JPH077977B2 - 多重動作機器構成を可能にするデータ回線終端装置（ｄｃｅ）およびその受信データ処理方法 - Google Patents
多重動作機器構成を可能にするデータ回線終端装置（ｄｃｅ）およびその受信データ処理方法Info
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- JPH077977B2 JPH077977B2 JP3269443A JP26944391A JPH077977B2 JP H077977 B2 JPH077977 B2 JP H077977B2 JP 3269443 A JP3269443 A JP 3269443A JP 26944391 A JP26944391 A JP 26944391A JP H077977 B2 JPH077977 B2 JP H077977B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L67/00—Network arrangements or protocols for supporting network services or applications
- H04L67/01—Protocols
- H04L67/12—Protocols specially adapted for proprietary or special-purpose networking environments, e.g. medical networks, sensor networks, networks in vehicles or remote metering networks
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Health & Medical Sciences (AREA)
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- Communication Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ通信システム、
より詳しくは、多重動作機器構成の可能なデータ回線終
端装置（ＤＣＥ）に関する。
より詳しくは、多重動作機器構成の可能なデータ回線終
端装置（ＤＣＥ）に関する。
【０００２】
【従来の技術およびその課題】多重動作機器構成の可能
な（例えば、ＣＣＩＴＴ要求条件に従ったＶ．２５ｂｉ
ｓ， Ｖ．４２．．．）ＤＣＥが知られている。これら
のＤＣＥは、プロトコルを処理するために使用される制
御プロセッサによって支援される第１のディジタル信号
プロセッサ（ＤＳＰ）、また一般に、当該のプロトコル
に従って、ＤＣＥ、制御プロセッサ、ＤＳＰおよび通信
回線に接続された２のデータ端末装置（ＤＴＥ）間の通
信を管理するための（スイッチ、レジスタ、シリアル通
信コントローラを含む）複雑なハードウエア回路を含ん
でいる。
な（例えば、ＣＣＩＴＴ要求条件に従ったＶ．２５ｂｉ
ｓ， Ｖ．４２．．．）ＤＣＥが知られている。これら
のＤＣＥは、プロトコルを処理するために使用される制
御プロセッサによって支援される第１のディジタル信号
プロセッサ（ＤＳＰ）、また一般に、当該のプロトコル
に従って、ＤＣＥ、制御プロセッサ、ＤＳＰおよび通信
回線に接続された２のデータ端末装置（ＤＴＥ）間の通
信を管理するための（スイッチ、レジスタ、シリアル通
信コントローラを含む）複雑なハードウエア回路を含ん
でいる。
【０００３】ハードウエア回路は、モデムの複雑さおよ
びコストを必然的に増大させる大量の電子構成要素を含
む。
びコストを必然的に増大させる大量の電子構成要素を含
む。
【０００４】さらに、公知のＤＣＥに必要な電子構成要
素の数の多さは、特にＤＣＥがパーソナルコンピュータ
などのワークステーション用インタフェースカードで実
施されようとした場合、ＤＣＥの統合の可能性を危うく
する。
素の数の多さは、特にＤＣＥがパーソナルコンピュータ
などのワークステーション用インタフェースカードで実
施されようとした場合、ＤＣＥの統合の可能性を危うく
する。
【０００５】従って、多重動作機器構成を可能にする一
方、大量の電子構成要素を必要としない単純なＤＣＥの
必要性が生じている。
方、大量の電子構成要素を必要としない単純なＤＣＥの
必要性が生じている。
【０００６】
【課題を解決するための手段】本発明の目的は、大量の
電子構成要素を必要とせずに多重機器構成をサポートす
るＤＣＥにおけるデータ処理用装置を提供することであ
る。
電子構成要素を必要とせずに多重機器構成をサポートす
るＤＣＥにおけるデータ処理用装置を提供することであ
る。
【０００７】本発明の第２の目的は、内部制御プロセッ
サが複雑な電子スイッチを必要とせずに一連のデータに
容易に割り込むことができるＤＣＥを提供することであ
る。
サが複雑な電子スイッチを必要とせずに一連のデータに
容易に割り込むことができるＤＣＥを提供することであ
る。
【０００８】本発明の第３の目的は、ＣＣＩＴＴ勧告の
Ｖ．２５ ｂｉｓ、Ｖ．４２ ｂｉｓ、Ｖ．２２ ｂｉ
ｓ、Ｖ．３２ならびに、将来のＶ．１７、Ｖ．３２ ｂ
ｉｓおよび「Ｖファスト」をサポートし、また、通信ネ
ットワーク管理機能を付与する低コストのＤＣＥを提供
することである。
Ｖ．２５ ｂｉｓ、Ｖ．４２ ｂｉｓ、Ｖ．２２ ｂｉ
ｓ、Ｖ．３２ならびに、将来のＶ．１７、Ｖ．３２ ｂ
ｉｓおよび「Ｖファスト」をサポートし、また、通信ネ
ットワーク管理機能を付与する低コストのＤＣＥを提供
することである。
【０００９】本発明の第４の目的は、多重機器構成を可
能にするＤＣＥを通じて伝送されたデータを処理するた
めの方法を提供することである。
能にするＤＣＥを通じて伝送されたデータを処理するた
めの方法を提供することである。
【００１０】本発明の上記およびその他の目的は、ＤＣ
Ｅに含まれる各種構成要素、特にデータ処理に使用され
るＤＳＰ、通信プロトコルを取り扱う制御プロセッサ、
ＤＴＥおよび通信回線の間の通信の新編成によって達成
される。さらに正確に言えば、本発明に従った装置は、
ＤＴＥまたは通信回線のいずれかから入力されるビット
および文字をそれぞれロードされる異なる待ち行列が記
憶される記憶機構を含む。
Ｅに含まれる各種構成要素、特にデータ処理に使用され
るＤＳＰ、通信プロトコルを取り扱う制御プロセッサ、
ＤＴＥおよび通信回線の間の通信の新編成によって達成
される。さらに正確に言えば、本発明に従った装置は、
ＤＴＥまたは通信回線のいずれかから入力されるビット
および文字をそれぞれロードされる異なる待ち行列が記
憶される記憶機構を含む。
【００１１】各種待ち行列間の論理接続を行うことによ
り、単一の装置で多数の通信プロトコルが付与される。
り、単一の装置で多数の通信プロトコルが付与される。
【００１２】本発明は、大量の電子構成要素を必要とせ
ずに多重動作機器構成を可能にするＤＣＥを提供する。
従って、そのＤＣＥは、単一のインタフェース、ワーク
ステーション、さらにはシングルチップに一体化するこ
とがよりいっそう容易になる。
ずに多重動作機器構成を可能にするＤＣＥを提供する。
従って、そのＤＣＥは、単一のインタフェース、ワーク
ステーション、さらにはシングルチップに一体化するこ
とがよりいっそう容易になる。
【００１３】本発明はまた、ＤＣＥ内のデータおよび、
ＤＣＥに接続されたＤＴＥまたは通信回線のいずれかか
ら受信されたデータを処理するための方法も提供する。
本方法は、ＤＴＥおよび通信回線から受信されたビット
および文字をそれぞれ記憶する異なる待ち行列を記憶機
構に生成する段階を含む。
ＤＣＥに接続されたＤＴＥまたは通信回線のいずれかか
ら受信されたデータを処理するための方法も提供する。
本方法は、ＤＴＥおよび通信回線から受信されたビット
および文字をそれぞれ記憶する異なる待ち行列を記憶機
構に生成する段階を含む。
【００１４】関連づけられたポインタの適切な管理によ
る改善された待ち行列のいくつかの間の論理接続は、Ｄ
ＣＥが多重通信機器構成に従って動作することを可能に
する。
る改善された待ち行列のいくつかの間の論理接続は、Ｄ
ＣＥが多重通信機器構成に従って動作することを可能に
する。
【００１５】本方法は、特にＤＣＥへのデータの処理を
実行し、本発明に従ったＤＣＥは、ＤＴＥと通信回線と
の間で伝送されたデータを処理するためのＤＳＰ、ＤＴ
Ｅインタフェースに接続されている送信回路および受信
回路を含む。ＤＣＥはさらに、データをアナログ形式か
らパルス符号変調（ＰＣＭ）ワードに変換するアナログ
−ディジタル（Ａ／Ｄ）コンバータおよびＰＣＭワード
をアナログ形式に変換するディジタル−アナログ（Ｄ／
Ａ）コンバータ、通信プロトコルを制御する制御プロセ
ッサ、ならびに、ＤＳＰおよび制御プロセッサの両者に
接続されている記憶装置を含む。本方法は、ＤＳＰが、
送信回路によって供給されたビットを記憶装置に置かれ
た第１の待ち行列に格納する段階、および、ＤＳＰによ
って計算され、（調歩式、ＨＤＬＣまたはＢＳＣ伝送プ
ロトコルのいずれかである）第１の所与の伝送プロトコ
ルに従って第１の待ち行列に格納されたビットから得ら
れた文字をやはり同一の記憶装置に置かれた第２の待ち
行列に格納する段階を含むことを特徴とする。本方法は
さらに、通信回線を通じて遠隔のＤＣＥに伝送するため
に制御プロセッサにより供給された文字を上述と同一の
記憶装置に置かれた第３の待ち行列に格納する段階を含
む。さらに、ＤＳＰによって計算され、第２の所与の伝
送プロトコルに従って第３の待ち行列に格納された文字
から得られるビットを同じく記憶装置に置かれた第４の
待ち行列に格納する段階が含まれる。通信回線を通じた
データ伝送は、所与の変調アルゴリズムに従ってＤＳＰ
によって計算されたＰＣＭワードを第５の待ち行列に格
納することにより行われる。このＰＣＭワードは、同期
モードの場合は第１の待ち行列の内容から得られ、ＤＣ
Ｅの送信部が非同期モードで動作するように意図されて
いる場合または制御プロセッサが通信回線を介したデー
タ伝送を希望する場合には第３の待ち行列の内容から得
られる。調歩式、ＨＤＬＣ、ＢＳＣといった現行の伝送
プロトコルから選択できる適切な伝送プロトコルを選択
し、また、ＤＴＥから通信回線に伝送されるデータを処
理するための方法を付与する適切な変調アルゴリズムを
選択することにより、通常は必要となる大量の電子構成
要素を要さずに、多重機器構成が可能になる。
実行し、本発明に従ったＤＣＥは、ＤＴＥと通信回線と
の間で伝送されたデータを処理するためのＤＳＰ、ＤＴ
Ｅインタフェースに接続されている送信回路および受信
回路を含む。ＤＣＥはさらに、データをアナログ形式か
らパルス符号変調（ＰＣＭ）ワードに変換するアナログ
−ディジタル（Ａ／Ｄ）コンバータおよびＰＣＭワード
をアナログ形式に変換するディジタル−アナログ（Ｄ／
Ａ）コンバータ、通信プロトコルを制御する制御プロセ
ッサ、ならびに、ＤＳＰおよび制御プロセッサの両者に
接続されている記憶装置を含む。本方法は、ＤＳＰが、
送信回路によって供給されたビットを記憶装置に置かれ
た第１の待ち行列に格納する段階、および、ＤＳＰによ
って計算され、（調歩式、ＨＤＬＣまたはＢＳＣ伝送プ
ロトコルのいずれかである）第１の所与の伝送プロトコ
ルに従って第１の待ち行列に格納されたビットから得ら
れた文字をやはり同一の記憶装置に置かれた第２の待ち
行列に格納する段階を含むことを特徴とする。本方法は
さらに、通信回線を通じて遠隔のＤＣＥに伝送するため
に制御プロセッサにより供給された文字を上述と同一の
記憶装置に置かれた第３の待ち行列に格納する段階を含
む。さらに、ＤＳＰによって計算され、第２の所与の伝
送プロトコルに従って第３の待ち行列に格納された文字
から得られるビットを同じく記憶装置に置かれた第４の
待ち行列に格納する段階が含まれる。通信回線を通じた
データ伝送は、所与の変調アルゴリズムに従ってＤＳＰ
によって計算されたＰＣＭワードを第５の待ち行列に格
納することにより行われる。このＰＣＭワードは、同期
モードの場合は第１の待ち行列の内容から得られ、ＤＣ
Ｅの送信部が非同期モードで動作するように意図されて
いる場合または制御プロセッサが通信回線を介したデー
タ伝送を希望する場合には第３の待ち行列の内容から得
られる。調歩式、ＨＤＬＣ、ＢＳＣといった現行の伝送
プロトコルから選択できる適切な伝送プロトコルを選択
し、また、ＤＴＥから通信回線に伝送されるデータを処
理するための方法を付与する適切な変調アルゴリズムを
選択することにより、通常は必要となる大量の電子構成
要素を要さずに、多重機器構成が可能になる。
【００１６】本発明はまた、ＤＣＥの受信部を実施する
ための方法も提供する。その場合、本方法は、ＤＴＥに
伝送されるために制御プロセッサにより供給される文字
を、記憶装置に置かれた第１の待ち行列に格納する段階
を含む。さらに、ＤＳＰによって計算され、所与の第３
の伝送プロトコルに従って第１の待ち行列に格納された
文字から得られるビットを、やはり記憶装置に置かれた
第２の待ち行列に格納する段階を含む。同じく記憶装置
に置かれた第３の待ち行列には、Ａ／Ｄコンバータから
受信されたＰＣＭワードが格納される。さらに本方法
は、ＤＳＰが、所与の復調アルゴリズムに従ってＤＳＰ
により計算されるビットを記憶装置に置かれた第４の待
ち行列に格納する段階を含む。計算されるビットは第３
の待ち行列に格納されたＰＣＭワードから得られる。同
じく記憶装置に置かれた第５の待ち行列には、ＤＳＰに
よって計算され、所与の第４の伝送プロトコルに従って
第４の待ち行列に格納されたビットから得られる文字が
格納される。本発明に従った方法はさらに、ＤＣＥが同
期モードで動作する場合は第４の待ち行列から入力され
たビットを、また、ＤＣＥが非同期モードで動作する場
合または制御プロセッサが通信回線を介してＤＴＥへの
データ伝送を希望する場合には第２の待ち行列から入力
されたビットを受信回路に伝送する段階を含む。上述と
同様、第３または第４の伝送プロトコルに調歩式、ＨＤ
ＬＣまたはＢＳＣといった適切な伝送プロトコルを選択
することにより、大量のハードウエア構成要素を要さず
に多重動作機器構成の可能性が得られる。
ための方法も提供する。その場合、本方法は、ＤＴＥに
伝送されるために制御プロセッサにより供給される文字
を、記憶装置に置かれた第１の待ち行列に格納する段階
を含む。さらに、ＤＳＰによって計算され、所与の第３
の伝送プロトコルに従って第１の待ち行列に格納された
文字から得られるビットを、やはり記憶装置に置かれた
第２の待ち行列に格納する段階を含む。同じく記憶装置
に置かれた第３の待ち行列には、Ａ／Ｄコンバータから
受信されたＰＣＭワードが格納される。さらに本方法
は、ＤＳＰが、所与の復調アルゴリズムに従ってＤＳＰ
により計算されるビットを記憶装置に置かれた第４の待
ち行列に格納する段階を含む。計算されるビットは第３
の待ち行列に格納されたＰＣＭワードから得られる。同
じく記憶装置に置かれた第５の待ち行列には、ＤＳＰに
よって計算され、所与の第４の伝送プロトコルに従って
第４の待ち行列に格納されたビットから得られる文字が
格納される。本発明に従った方法はさらに、ＤＣＥが同
期モードで動作する場合は第４の待ち行列から入力され
たビットを、また、ＤＣＥが非同期モードで動作する場
合または制御プロセッサが通信回線を介してＤＴＥへの
データ伝送を希望する場合には第２の待ち行列から入力
されたビットを受信回路に伝送する段階を含む。上述と
同様、第３または第４の伝送プロトコルに調歩式、ＨＤ
ＬＣまたはＢＳＣといった適切な伝送プロトコルを選択
することにより、大量のハードウエア構成要素を要さず
に多重動作機器構成の可能性が得られる。
【００１７】
【実施例】図１によって公知のＤＣＥの例を説明する。
これは、プロトコルを制御するための第１のプロセッサ
１００および、リアルタイム信号処理動作のほかビット
フロー制御動作を実行するために使用される第２のプロ
セッサ１０２を含む。プロセッサ１０２は一般に、上述
の動作を行うために、強力な信号処理能力を有するディ
ジタル信号プロセッサ（ＤＳＰ）である。プロセッサ１
００は、詳しくは、Ｖ．２５ ｂｉｓ、Ｖ．４２ ｂｉ
ｓさらにはＬＰＤＡ２機能（通信ネットワーク管理機
能）などの、ＣＣＩＴＴ要求条件に従った機能を行う。
これを実施するために、プロセッサ１００は、プログラ
ム命令セットを記憶するＰＲＯＭ １０５およびＲＡＭ
１０１と関係づけられており、ＰＲＯＭ １０５およ
びＲＡＭ１０１の両者は、プロセッサ１００に接続され
たｕＰバス１１９に接続されている。ＤＳＰ １０２
は、ＣＣＩＴＴ Ｖ．２２ ｂｉｓモデム（伝送速度２
４００ ｂｐｓ全二重２線式伝送の場合）またはＣＣＩ
ＴＴ Ｖ．３２モデム（伝送速度９６００ ｂｐｓ全二
重２線式伝送の場合）に関係する機能などの信号処理機
能を管理する。ＤＳＰ １０２はＤＳＰバス１１７によ
ってＲＯＭ １０３およびＲＡＭ １０６に接続されて
いる。シリアル通信コントローラ１（ＳＣＣ１）１１０
はバス１１９に接続されており、スイッチ１０８からリ
ード線１２７でシリアルデータを受信し、リード線１２
８でスイッチ１０８へのデータを直列で生成する。その
ために必要な適切なクロックは、クロックジェネレータ
１３２により生成されたクロック信号を分配するクロッ
クバス１１８で供給される。クロックジェネレータ１３
２の目的は、ＤＣＥで必要とされるすべてのクロック信
号をクロックバス１１８で供給することであり、詳細に
は、内部クロックは内部発振器（図示せず）から得ら
れ、受信クロックは受信信号から得られ、また、外部ク
ロックはＤＴＥ １０９によって供給される。ＳＣＣ１
１１０は、同期データリンク制御（ＳＤＬＣ）または
２進データ同期通信（ＢＳＣ）などの当業で公知の従来
のプロトコルをサポートする。同様に、シリアル通信コ
ントローラ２（ＳＣＣ２）１１１は、バス１１９に接続
されており、スイッチ１０８からリード線１２５でシリ
アルデータを受信し、リード線１２６でシリアルデータ
をスイッチ１０８に伝送する。パラレル入出力回路（Ｐ
ＩＯ）１１２は、バス１１９に接続されており、リード
線１２９を通じてスイッチ１０８を制御できる。ＰＩＯ
１１２を通じたプロセッサ１００によるスイッチ１０８
の制御は、ＤＣＥが複数の異なる機器構成で動作できる
ようにしている。ＤＴＥインタフェースでの制御信号
（データセットレディ（ＤＳＲ）信号、キャリヤ検出
（ＣＤ）信号など）の生成は、プロセッサ１００および
１０２によって実行される。スイッチ１０８は、（ＣＣ
ＩＴＴ勧告Ｖ．２４による）ＤＴＥインタフェースで現
行のシリアルデータ伝送リード線１３１およびシリアル
データ受信リード線１３０の、以下に詳述する機器構成
に従ったＤＣＥの各部への接続を行う。スイッチ１０８
は以下のように動作する。データ伝送モードでは、デー
タ伝送リード線１３１はリード線１２１に接続され、逆
に、リード線１２２はデータ受信リード線１３０に接続
される。このようにして、データビットは、共通データ
ポンプにおけるようにＤＴＥインタフェースに通信回線
から直接送受信される。交換網に関するＣＣＩＴＴ勧告
Ｖ．２５ ｂｉｓに従った起呼段階に対応する第２の通
信モードでは、データ伝送リード線１３１はリード線１
２７に接続され、リード線１２８はデータ受信リード線
１３０に接続される。プロセッサ１００は、Ｖ．２５
ｂｉｓプロトコルに従ってＳＣＣ１ １１０を通じてＤ
ＴＥ １０９と通信し、起呼側の識別を知るなどの能力
を有する。起呼段階が完了しない限り、リード線１２１
および１２２は、ＤＳＰ １０２がデータを発しないの
で、未使用のままである。
これは、プロトコルを制御するための第１のプロセッサ
１００および、リアルタイム信号処理動作のほかビット
フロー制御動作を実行するために使用される第２のプロ
セッサ１０２を含む。プロセッサ１０２は一般に、上述
の動作を行うために、強力な信号処理能力を有するディ
ジタル信号プロセッサ（ＤＳＰ）である。プロセッサ１
００は、詳しくは、Ｖ．２５ ｂｉｓ、Ｖ．４２ ｂｉ
ｓさらにはＬＰＤＡ２機能（通信ネットワーク管理機
能）などの、ＣＣＩＴＴ要求条件に従った機能を行う。
これを実施するために、プロセッサ１００は、プログラ
ム命令セットを記憶するＰＲＯＭ １０５およびＲＡＭ
１０１と関係づけられており、ＰＲＯＭ １０５およ
びＲＡＭ１０１の両者は、プロセッサ１００に接続され
たｕＰバス１１９に接続されている。ＤＳＰ １０２
は、ＣＣＩＴＴ Ｖ．２２ ｂｉｓモデム（伝送速度２
４００ ｂｐｓ全二重２線式伝送の場合）またはＣＣＩ
ＴＴ Ｖ．３２モデム（伝送速度９６００ ｂｐｓ全二
重２線式伝送の場合）に関係する機能などの信号処理機
能を管理する。ＤＳＰ １０２はＤＳＰバス１１７によ
ってＲＯＭ １０３およびＲＡＭ １０６に接続されて
いる。シリアル通信コントローラ１（ＳＣＣ１）１１０
はバス１１９に接続されており、スイッチ１０８からリ
ード線１２７でシリアルデータを受信し、リード線１２
８でスイッチ１０８へのデータを直列で生成する。その
ために必要な適切なクロックは、クロックジェネレータ
１３２により生成されたクロック信号を分配するクロッ
クバス１１８で供給される。クロックジェネレータ１３
２の目的は、ＤＣＥで必要とされるすべてのクロック信
号をクロックバス１１８で供給することであり、詳細に
は、内部クロックは内部発振器（図示せず）から得ら
れ、受信クロックは受信信号から得られ、また、外部ク
ロックはＤＴＥ １０９によって供給される。ＳＣＣ１
１１０は、同期データリンク制御（ＳＤＬＣ）または
２進データ同期通信（ＢＳＣ）などの当業で公知の従来
のプロトコルをサポートする。同様に、シリアル通信コ
ントローラ２（ＳＣＣ２）１１１は、バス１１９に接続
されており、スイッチ１０８からリード線１２５でシリ
アルデータを受信し、リード線１２６でシリアルデータ
をスイッチ１０８に伝送する。パラレル入出力回路（Ｐ
ＩＯ）１１２は、バス１１９に接続されており、リード
線１２９を通じてスイッチ１０８を制御できる。ＰＩＯ
１１２を通じたプロセッサ１００によるスイッチ１０８
の制御は、ＤＣＥが複数の異なる機器構成で動作できる
ようにしている。ＤＴＥインタフェースでの制御信号
（データセットレディ（ＤＳＲ）信号、キャリヤ検出
（ＣＤ）信号など）の生成は、プロセッサ１００および
１０２によって実行される。スイッチ１０８は、（ＣＣ
ＩＴＴ勧告Ｖ．２４による）ＤＴＥインタフェースで現
行のシリアルデータ伝送リード線１３１およびシリアル
データ受信リード線１３０の、以下に詳述する機器構成
に従ったＤＣＥの各部への接続を行う。スイッチ１０８
は以下のように動作する。データ伝送モードでは、デー
タ伝送リード線１３１はリード線１２１に接続され、逆
に、リード線１２２はデータ受信リード線１３０に接続
される。このようにして、データビットは、共通データ
ポンプにおけるようにＤＴＥインタフェースに通信回線
から直接送受信される。交換網に関するＣＣＩＴＴ勧告
Ｖ．２５ ｂｉｓに従った起呼段階に対応する第２の通
信モードでは、データ伝送リード線１３１はリード線１
２７に接続され、リード線１２８はデータ受信リード線
１３０に接続される。プロセッサ１００は、Ｖ．２５
ｂｉｓプロトコルに従ってＳＣＣ１ １１０を通じてＤ
ＴＥ １０９と通信し、起呼側の識別を知るなどの能力
を有する。起呼段階が完了しない限り、リード線１２１
および１２２は、ＤＳＰ １０２がデータを発しないの
で、未使用のままである。
【００１８】ＤＣＥの、とりわけハードウエア構成要素
に関した複雑さは、第２のＳＣＣ２１１１およびＰＩＯ
１１２が特に関与することから、リンク問題識別プロ
グラム２（ＬＰＤＡ２）プロトコルをサポートする第３
のモードでＤＣＥが動作するように意図された場合にい
っそう増す。ＬＰＤＡ２機能（詳細については、ＩＢＭ
文書「リンク問題識別プログラム」参照番号ＳＹ３３−
２０６４−０を参照。）は、ネットワークとＤＣＥとの
間の通信の一般原則を規定したものであり、特に、通信
ネットワークによる通信ネットワーク管理（ＣＮＭ）コ
マンドの伝送を含んでいる（ＣＮＭコマンドおよびユー
ザデータは同一の通信チャネルによって伝送される）。
そのＬＰＤＡモードでは、プロセッサ１００は、データ
伝送リード線１３１がリード線１２７および１２１に接
続され、また、データ受信リード線１３０がリード線１
２２および１２５に接続されるように、ＰＩＯ １１２
を通じてスイッチ１０８を制御する。プロセッサ１００
は、ＬＰＤＡ２ヘッダを検出するために、データ伝送リ
ード線１３１に生じる（およびリード線１２７に伝送さ
れた）データを、ＳＣＣ１ １１０によって継続して監
視する。同様に、プロセッサ１００は、サービスメッセ
ージを検出するためにリード線１２２／１２５に搬送さ
れたデータを、ＳＣＣ２ １１１によって継続して監視
する。リード線１２７に生じたＬＰＤＡ２ヘッダを検出
すると、プロセッサ１００は、リード線１２２をデータ
受信リード線１３０から切断し（リード線１２２はリー
ド線１２５に接続されたまま）、リード線１２８をデー
タ受信リード線１３０と接続して、ＬＰＤＡ２コマンド
の実行を開始する。同時に、プロセッサ１００は、リー
ド線１２１およびデータ伝送リード線１３１を切断し、
リード線１２６をリード線１２１に接続する。その瞬間
から、ＳＣＣ１ １１０はＤＴＥと接続され、逆に、Ｓ
ＣＣ２ １１１は通信回線に接続される。その後、プロ
セッサ１００は、通信ネットワークに接続された所与の
遠隔通信装置とのサービス手続きをＳＣＣ２ １１１に
よって開始する。遠隔通信装置は、データチャネルでＬ
ＰＤＡ２ヘッダを検出することによりサービスメッセー
ジを認識し、続いてそのサービスメッセージを処理す
る。プロセッサ１００がＣＮＭサービスメッセージ手続
きの間に遠隔通信装置から伝送されたＣＮＭデータを受
信し記憶した場合、プロセッサ１００はＳＣＣ１ １１
０によりデータ受信リード線１３０を通じてＬＰＤＡ２
応答を伝送し、上述の第１のモードの機器構成に復帰す
る。ＣＣＩＴＴ勧告Ｖ．４２／Ｖ．４２ ｂｉｓを含む
第４のモードでは、Ｖ．２５ ｂｉｓ起呼段階に応答し
て、エラー補正プロトコルを伴うデータ伝送段階が含ま
れる。プロセッサ１００は、Ｖ．２５ ｂｉｓ手続きか
らＶ．４２手続きへ切り換えるためにＰＩＯ １１２に
よってスイッチ１０８を制御する。Ｖ．４２手続きを実
行するために、それぞれ、データ受信リード線１３０は
リード線１２８に、データ伝送リード線１３１はリード
線１２７に、リード線１２６はリード線１２１に、リー
ド線１２２はリード線１２５に接続される。ＳＣＣ１
１１０は、非同期モードで使用されるが、ＳＣＣ２ １
１１はプロセッサ１００の制御のもとでＳＤＬＣプロト
コルに従って使用される。
に関した複雑さは、第２のＳＣＣ２１１１およびＰＩＯ
１１２が特に関与することから、リンク問題識別プロ
グラム２（ＬＰＤＡ２）プロトコルをサポートする第３
のモードでＤＣＥが動作するように意図された場合にい
っそう増す。ＬＰＤＡ２機能（詳細については、ＩＢＭ
文書「リンク問題識別プログラム」参照番号ＳＹ３３−
２０６４−０を参照。）は、ネットワークとＤＣＥとの
間の通信の一般原則を規定したものであり、特に、通信
ネットワークによる通信ネットワーク管理（ＣＮＭ）コ
マンドの伝送を含んでいる（ＣＮＭコマンドおよびユー
ザデータは同一の通信チャネルによって伝送される）。
そのＬＰＤＡモードでは、プロセッサ１００は、データ
伝送リード線１３１がリード線１２７および１２１に接
続され、また、データ受信リード線１３０がリード線１
２２および１２５に接続されるように、ＰＩＯ １１２
を通じてスイッチ１０８を制御する。プロセッサ１００
は、ＬＰＤＡ２ヘッダを検出するために、データ伝送リ
ード線１３１に生じる（およびリード線１２７に伝送さ
れた）データを、ＳＣＣ１ １１０によって継続して監
視する。同様に、プロセッサ１００は、サービスメッセ
ージを検出するためにリード線１２２／１２５に搬送さ
れたデータを、ＳＣＣ２ １１１によって継続して監視
する。リード線１２７に生じたＬＰＤＡ２ヘッダを検出
すると、プロセッサ１００は、リード線１２２をデータ
受信リード線１３０から切断し（リード線１２２はリー
ド線１２５に接続されたまま）、リード線１２８をデー
タ受信リード線１３０と接続して、ＬＰＤＡ２コマンド
の実行を開始する。同時に、プロセッサ１００は、リー
ド線１２１およびデータ伝送リード線１３１を切断し、
リード線１２６をリード線１２１に接続する。その瞬間
から、ＳＣＣ１ １１０はＤＴＥと接続され、逆に、Ｓ
ＣＣ２ １１１は通信回線に接続される。その後、プロ
セッサ１００は、通信ネットワークに接続された所与の
遠隔通信装置とのサービス手続きをＳＣＣ２ １１１に
よって開始する。遠隔通信装置は、データチャネルでＬ
ＰＤＡ２ヘッダを検出することによりサービスメッセー
ジを認識し、続いてそのサービスメッセージを処理す
る。プロセッサ１００がＣＮＭサービスメッセージ手続
きの間に遠隔通信装置から伝送されたＣＮＭデータを受
信し記憶した場合、プロセッサ１００はＳＣＣ１ １１
０によりデータ受信リード線１３０を通じてＬＰＤＡ２
応答を伝送し、上述の第１のモードの機器構成に復帰す
る。ＣＣＩＴＴ勧告Ｖ．４２／Ｖ．４２ ｂｉｓを含む
第４のモードでは、Ｖ．２５ ｂｉｓ起呼段階に応答し
て、エラー補正プロトコルを伴うデータ伝送段階が含ま
れる。プロセッサ１００は、Ｖ．２５ ｂｉｓ手続きか
らＶ．４２手続きへ切り換えるためにＰＩＯ １１２に
よってスイッチ１０８を制御する。Ｖ．４２手続きを実
行するために、それぞれ、データ受信リード線１３０は
リード線１２８に、データ伝送リード線１３１はリード
線１２７に、リード線１２６はリード線１２１に、リー
ド線１２２はリード線１２５に接続される。ＳＣＣ１
１１０は、非同期モードで使用されるが、ＳＣＣ２ １
１１はプロセッサ１００の制御のもとでＳＤＬＣプロト
コルに従って使用される。
【００１９】上述のすべての機器構成において、ＤＳＰ
１０２は以下のように動作する。リード線１２１から
入力されたシリアルデータビットは送信ブロック１１３
によって非直列化され、送信ブロック１１３はそれらを
ｎビットパケットで、割り込みモードでＤＳＰ １０２
に伝送する。送信ブロック１１３は、クロックバス１１
８で搬送される伝送クロック（希望の機器構成に従って
内部または外部クロック）によって制御される。非同期
のＶ．１４モードに従えば、送信ブロック１１３は非同
期文字を解読し、すなわちスタートビットを認識し、非
直列化クロックを生成する。受信ブロック１１４は、Ｄ
ＳＰ １０２がＤＳＰバス１１７にｎビットワードを生
成するように、ＤＳＰ １０２への割り込み信号を生成
する。その後、受信ブロック１１４は、リード線１２２
でｎビットワードをクロックバス１１８にある受信クロ
ック速度で直列化する。ディジタル−アナログコンバー
タ１１６は、変調アルゴリズムに従ってＤＳＰ １０２
によって計算されたサンプルを受信する。この変調は、
クロックバス１１８を通じてクロックジェネレータ１３
２により供給される伝送サンプリングクロックによって
パルス化される。同様に、アナログ−ディジタルコンバ
ータ１１５は、クロックバス１１８にクロックジェネレ
ータ１３２によって生成された受信サンプリングクロッ
クのタイミングでサンプルをＤＳＰ １０２に供給す
る。リード線１２３および１２４にあるアナログ信号
は、通信回線との適切な結合を最終的に行う回線インタ
フェース回路１１７との間で伝送される。ＲＡＭ １０
６はすべての指示に関する記憶装置１０４への１個のバ
ッファを含んでいる。従って、リード線１２１によって
供給された伝送ビットは、ＲＡＭ １０６の第１の待ち
行列に格納され、その後、ディジタル−アナログコンバ
ータ１１６に要求されるサンプルを生成するためにＤＳ
Ｐ １０２によって処理される。逆に、アナログ−ディ
ジタルコンバータ１１５によって供給されたサンプル
は、ＤＳＰ １０２によって処理される。その処理は、
受信ブロック１１４を通じてリード線１２２に伝送され
る前にＲＡＭ １０６の第２の待ち行列に格納されるビ
ットを供給する。ＤＳＰバス１１７に生じ、送信ブロッ
ク１１３を制御する割り込み信号は、ディジタル−アナ
ログコンバータ１１６を制御する信号と同期しており、
同様に、受信ブロック１１４を制御する割り込み信号は
アナログ−ディジタルコンバータ１１５を制御する信号
と同期している。バス１１９および１１７の両者に接続
されている共用バッファ１０４は、プロセッサ１００と
ＤＳＰ １０２との間のコマンドの交換を可能にし、特
に、ＤＣＥのステータスに関する応答（ＣＣＩＴＴ勧告
に従った起呼段階、データ段階）の交換を可能にする。
１０２は以下のように動作する。リード線１２１から
入力されたシリアルデータビットは送信ブロック１１３
によって非直列化され、送信ブロック１１３はそれらを
ｎビットパケットで、割り込みモードでＤＳＰ １０２
に伝送する。送信ブロック１１３は、クロックバス１１
８で搬送される伝送クロック（希望の機器構成に従って
内部または外部クロック）によって制御される。非同期
のＶ．１４モードに従えば、送信ブロック１１３は非同
期文字を解読し、すなわちスタートビットを認識し、非
直列化クロックを生成する。受信ブロック１１４は、Ｄ
ＳＰ １０２がＤＳＰバス１１７にｎビットワードを生
成するように、ＤＳＰ １０２への割り込み信号を生成
する。その後、受信ブロック１１４は、リード線１２２
でｎビットワードをクロックバス１１８にある受信クロ
ック速度で直列化する。ディジタル−アナログコンバー
タ１１６は、変調アルゴリズムに従ってＤＳＰ １０２
によって計算されたサンプルを受信する。この変調は、
クロックバス１１８を通じてクロックジェネレータ１３
２により供給される伝送サンプリングクロックによって
パルス化される。同様に、アナログ−ディジタルコンバ
ータ１１５は、クロックバス１１８にクロックジェネレ
ータ１３２によって生成された受信サンプリングクロッ
クのタイミングでサンプルをＤＳＰ １０２に供給す
る。リード線１２３および１２４にあるアナログ信号
は、通信回線との適切な結合を最終的に行う回線インタ
フェース回路１１７との間で伝送される。ＲＡＭ １０
６はすべての指示に関する記憶装置１０４への１個のバ
ッファを含んでいる。従って、リード線１２１によって
供給された伝送ビットは、ＲＡＭ １０６の第１の待ち
行列に格納され、その後、ディジタル−アナログコンバ
ータ１１６に要求されるサンプルを生成するためにＤＳ
Ｐ １０２によって処理される。逆に、アナログ−ディ
ジタルコンバータ１１５によって供給されたサンプル
は、ＤＳＰ １０２によって処理される。その処理は、
受信ブロック１１４を通じてリード線１２２に伝送され
る前にＲＡＭ １０６の第２の待ち行列に格納されるビ
ットを供給する。ＤＳＰバス１１７に生じ、送信ブロッ
ク１１３を制御する割り込み信号は、ディジタル−アナ
ログコンバータ１１６を制御する信号と同期しており、
同様に、受信ブロック１１４を制御する割り込み信号は
アナログ−ディジタルコンバータ１１５を制御する信号
と同期している。バス１１９および１１７の両者に接続
されている共用バッファ１０４は、プロセッサ１００と
ＤＳＰ １０２との間のコマンドの交換を可能にし、特
に、ＤＣＥのステータスに関する応答（ＣＣＩＴＴ勧告
に従った起呼段階、データ段階）の交換を可能にする。
【００２０】以上のように、多重動作機器構成を可能に
するように意図された公知のＤＣＥは、複雑で高価なス
イッチ１０８、多数のレジスタを含むＰＩＯ １１２、
２のＳＣＣ １１０および１１１の存在、さらに一般的
には、多数のハードウエア回路および電子構成要素を含
むものと思われる。
するように意図された公知のＤＣＥは、複雑で高価なス
イッチ１０８、多数のレジスタを含むＰＩＯ １１２、
２のＳＣＣ １１０および１１１の存在、さらに一般的
には、多数のハードウエア回路および電子構成要素を含
むものと思われる。
【００２１】図２は、本発明に従った多重機器構成ＤＣ
Ｅの好ましい実施例を示す。本発明に従ったＤＣＥは、
バス２１９によってＰＲＯＭ ２０５およびＲＡＭ ２
０１に接続されているプロトコル制御用プロセッサ２０
０を含む。バス２２０によってＰＲＯＭ ２０３に接続
されたディジタル信号プロセッサ（ＤＳＰ）２０２は、
リアルタイム信号処理動作およびビットフロー制御動作
を実行するために使用される。ＤＳＰ ２０２は、ＤＳ
Ｐバス２１７を通じて共用ＲＡＭ ２０４に接続されて
おり、その編成は図３によって詳述する。ＲＡＭ ２０
４はまた、プロセッサ２００および２０２の間の論理接
続を行うためにバス２１９のデータバスに接続されてい
る。クロックジェネレータ２３２は、クロックバス２１
８に、ＤＣＥで必要なすべてのクロック、詳細には、内
部発振器（図示せず）から得られる内部クロック、受信
信号から得られる受信クロック、ＤＴＥインタフェース
で供給される外部クロックを供給する。
Ｅの好ましい実施例を示す。本発明に従ったＤＣＥは、
バス２１９によってＰＲＯＭ ２０５およびＲＡＭ ２
０１に接続されているプロトコル制御用プロセッサ２０
０を含む。バス２２０によってＰＲＯＭ ２０３に接続
されたディジタル信号プロセッサ（ＤＳＰ）２０２は、
リアルタイム信号処理動作およびビットフロー制御動作
を実行するために使用される。ＤＳＰ ２０２は、ＤＳ
Ｐバス２１７を通じて共用ＲＡＭ ２０４に接続されて
おり、その編成は図３によって詳述する。ＲＡＭ ２０
４はまた、プロセッサ２００および２０２の間の論理接
続を行うためにバス２１９のデータバスに接続されてい
る。クロックジェネレータ２３２は、クロックバス２１
８に、ＤＣＥで必要なすべてのクロック、詳細には、内
部発振器（図示せず）から得られる内部クロック、受信
信号から得られる受信クロック、ＤＴＥインタフェース
で供給される外部クロックを供給する。
【００２２】送信ブロック２１３は、ＤＴＥ Ｖ．２４
インタフェースのリード線２２１から入力される伝送デ
ータビットを非直列化する。ｎビットパケットが組み立
てられると、ＤＳＰプロセッサに対してそのｎビットパ
ケットを読み出すことができるということを指示するた
めにＤＳＰへの割り込み信号が生成される。送信ブロッ
ク２１３は、クロックバス２１８で供給される（希望の
機器構成に従って、内部クロック、外部クロックまたは
受信クロックのいずれかである）伝送クロックの制御の
もとにある。ＣＣＩＴＴ勧告Ｖ．１４に従えば、送信ブ
ロック２１３はまた、非同期文字を解読するための、す
なわちスタートビットを認識し、非同期化クロックを生
成するための手段も含む。
インタフェースのリード線２２１から入力される伝送デ
ータビットを非直列化する。ｎビットパケットが組み立
てられると、ＤＳＰプロセッサに対してそのｎビットパ
ケットを読み出すことができるということを指示するた
めにＤＳＰへの割り込み信号が生成される。送信ブロッ
ク２１３は、クロックバス２１８で供給される（希望の
機器構成に従って、内部クロック、外部クロックまたは
受信クロックのいずれかである）伝送クロックの制御の
もとにある。ＣＣＩＴＴ勧告Ｖ．１４に従えば、送信ブ
ロック２１３はまた、非同期文字を解読するための、す
なわちスタートビットを認識し、非同期化クロックを生
成するための手段も含む。
【００２３】受信ブロック２１４は、バス２１７でＤＳ
Ｐからのｎビットパケットを受信しなければならない場
合、ＤＳＰへの割り込み信号を生成する。その後受信ブ
ロック２１４は、クロックバス２１８にある受信クロッ
ク速度でそのｎビットワードをリード線２２２で直列化
する。
Ｐからのｎビットパケットを受信しなければならない場
合、ＤＳＰへの割り込み信号を生成する。その後受信ブ
ロック２１４は、クロックバス２１８にある受信クロッ
ク速度でそのｎビットワードをリード線２２２で直列化
する。
【００２４】ディジタル−アナログコンバータ２１６
は、変調アルゴリズムに従ってＤＳＰ２０２によって計
算されたサンプルを受信する。変調は、やはりクロック
バス２１８でクロックジェネレータ２３２により供給さ
れる伝送サンプリングクロックの速度でパルス化され
る。
は、変調アルゴリズムに従ってＤＳＰ２０２によって計
算されたサンプルを受信する。変調は、やはりクロック
バス２１８でクロックジェネレータ２３２により供給さ
れる伝送サンプリングクロックの速度でパルス化され
る。
【００２５】同様に、アナログ−ディジタルコンバータ
２１５は、クロックバス２１８にクロックジェネレータ
２３２によって生成された受信サンプリングクロックの
タイミングでサンプルをＤＳＰ ２０２に供給する。最
後に、リード線２１５によってアナログ−ディジタルコ
ンバータ２１５に、また、リード線２２３によってディ
ジタル−アナログコンバータ２１６に接続された回線イ
ンタフェース回路２０７は、通信回線との適切な結合を
実行する。
２１５は、クロックバス２１８にクロックジェネレータ
２３２によって生成された受信サンプリングクロックの
タイミングでサンプルをＤＳＰ ２０２に供給する。最
後に、リード線２１５によってアナログ−ディジタルコ
ンバータ２１５に、また、リード線２２３によってディ
ジタル−アナログコンバータ２１６に接続された回線イ
ンタフェース回路２０７は、通信回線との適切な結合を
実行する。
【００２６】送信ブロック２１３、受信ブロック２１
４、アナログ−ディジタルコンバータ２１５およびディ
ジタル−アナログコンバータ２１６を制御するための効
果的なタイミング配列回路は、“Ｄａｔａ ｃｉｒｃｕ
ｉｔ ｔｅｒｍｉｎａｔｉｎｇｅｑｉｐｍｅｎｔ （Ｄ
ＴＥ） ｉｎｃｌｕｄｉｎｇ ｔｉｍｉｎｇ ａｒｒａ
ｎｇｅｍｅｎｔ ｃｉｒｃｕｉｔｓ ｃｏｎｔｒｏｌｌ
ｅｄ ｂｙ ｐｒｏｃｅｓｓｉｎｇ ｍｅａｎｓ”と題
する、本出願の譲受人に譲渡された、ＥＰ−Ａ−９０４
８０１５０．３に開示されている。要約すると、ＥＰ−
Ａ−９０４８０１５０．３に従えば、これらの回路の制
御は、受信サンプリング（ＲＳ）タイムレジスタ（４
３）、伝送サンプリング（ＸＳ）タイムレジスタ（５
３）、伝送データ（ＴＤ）レジスタ（３３）、受信デー
タ（ＲＤ）タイムレジスタ（２３）といった適切なレジ
スタに多数のディジタル値を格納することにより行われ
る。すべてのレジスタの内容は、タイマ（６０）の内容
と継続的に比較される。タイマが１レジスタ（例えばＲ
Ｓタイムレジスタ（４３））に格納された値に達する
と、アナログ−ディジタルコンバータ２１５は、リード
線２２４に生じたアナログ信号のサンプリングを実行す
る。ＲＳタイムレジスタに格納される値をプログラムす
ることにより、ＤＳＰ ２０２は、Ａ／Ｄコンバータ２
１５にパルスを発生させるサンプリング伝送クロックを
制御できる。さらに概括的に言えば、上述の各レジスタ
すべてに適切なディジタル値をプログラムすることによ
って、ＤＳＰは、大量のクロックディバイダおよび電子
スイッチを要さずに、ＤＣＥで使用されるいずれのクロ
ックも正確に制御し調整することができる。同様に、Ｄ
ＳＰは、Ｄ／Ａコンバータ２１６に関係するＸＳタイム
レジスタに適切な順序のディジタル値を生成することに
より適切な伝送サンプリングクロックでｎビットワード
のディジタル−アナログ変換を正確に制御できる。しか
しながら、従来のクロック制御またはタイミング配列回
路も本発明を実施するために使用できる点に留意すべき
である。
４、アナログ−ディジタルコンバータ２１５およびディ
ジタル−アナログコンバータ２１６を制御するための効
果的なタイミング配列回路は、“Ｄａｔａ ｃｉｒｃｕ
ｉｔ ｔｅｒｍｉｎａｔｉｎｇｅｑｉｐｍｅｎｔ （Ｄ
ＴＥ） ｉｎｃｌｕｄｉｎｇ ｔｉｍｉｎｇ ａｒｒａ
ｎｇｅｍｅｎｔ ｃｉｒｃｕｉｔｓ ｃｏｎｔｒｏｌｌ
ｅｄ ｂｙ ｐｒｏｃｅｓｓｉｎｇ ｍｅａｎｓ”と題
する、本出願の譲受人に譲渡された、ＥＰ−Ａ−９０４
８０１５０．３に開示されている。要約すると、ＥＰ−
Ａ−９０４８０１５０．３に従えば、これらの回路の制
御は、受信サンプリング（ＲＳ）タイムレジスタ（４
３）、伝送サンプリング（ＸＳ）タイムレジスタ（５
３）、伝送データ（ＴＤ）レジスタ（３３）、受信デー
タ（ＲＤ）タイムレジスタ（２３）といった適切なレジ
スタに多数のディジタル値を格納することにより行われ
る。すべてのレジスタの内容は、タイマ（６０）の内容
と継続的に比較される。タイマが１レジスタ（例えばＲ
Ｓタイムレジスタ（４３））に格納された値に達する
と、アナログ−ディジタルコンバータ２１５は、リード
線２２４に生じたアナログ信号のサンプリングを実行す
る。ＲＳタイムレジスタに格納される値をプログラムす
ることにより、ＤＳＰ ２０２は、Ａ／Ｄコンバータ２
１５にパルスを発生させるサンプリング伝送クロックを
制御できる。さらに概括的に言えば、上述の各レジスタ
すべてに適切なディジタル値をプログラムすることによ
って、ＤＳＰは、大量のクロックディバイダおよび電子
スイッチを要さずに、ＤＣＥで使用されるいずれのクロ
ックも正確に制御し調整することができる。同様に、Ｄ
ＳＰは、Ｄ／Ａコンバータ２１６に関係するＸＳタイム
レジスタに適切な順序のディジタル値を生成することに
より適切な伝送サンプリングクロックでｎビットワード
のディジタル−アナログ変換を正確に制御できる。しか
しながら、従来のクロック制御またはタイミング配列回
路も本発明を実施するために使用できる点に留意すべき
である。
【００２７】図３は、本発明に従った共用記憶域２０４
の構成を示す。共用記憶域２０４は、ＤＳＰ ２０２で
走行する背景プログラム（図５Ａ，５Ｂおよび５Ｃによ
って詳述する）への割り込みルーチンのインタフェース
となるために使用される４のバッファから成る第１のセ
ットを含む。第１の「伝送データ」バッファ３００は、
ＤＴＥインタフェースの伝送データリード線２２１から
入力するビットを受信するために使用される。「伝送サ
ンプル」バッファ３０２はＤ／Ａコンバータ２１６によ
ってアナログ形式に変換されるＰＣＭサンプルを格納
し、「受信サンプル」バッファ３０３はＡ／Ｄコンバー
タ２１５から受信されたＰＣＭサンプルを格納する。最
後に、「受信データ」バッファ３０１は、選択した復調
アルゴリズムに従って、「受信サンプル」バッファ３０
３の内容からＤＳＰ ２０２によって計算されたビット
を格納するために使用される。共用記憶域２０４は、制
御プロセッサ２００とのインタフェースをとるための文
字を格納することを意図した４のバッファから成る第２
のセットを含む。第１の「ＤＴＥ入力文字」バッファ３
０４は、希望の伝送プロトコルに従って「伝送データ」
バッファ３００の内容から解読された文字を格納する。
「回線入力文字」バッファ３０６は、希望の伝送プロト
コルに従って「受信データ」バッファ３０１から解読さ
れた文字を格納する。さらに、「ＤＴＥ出力文字」バッ
ファ３０５は、受信データリード線２２２によってＤＴ
Ｅへ伝送する文字を格納するために使用される。これら
の文字は、希望の伝送プロトコルに従って、「ＤＴＥ出
力ビット」バッファ３０８に格納される一連のビットと
して変換される。最後に、「回線出力文字」バッファ３
０７は、通信回線に伝送する文字を格納する。これらの
文字は、希望の伝送プロトコルに従って、その後「回線
出力ビット」バッファ３０９に格納される一連のビット
として変換される。共用記憶域２０４はまた、以下に詳
述するように、図５の背景プログラムによる図４の各種
割り込みルーチンを管理するために使用される次の４の
フラグ、「伝送データ」フラグ３１０、「受信データ」
フラグ３１１、「伝送サンプルデータ」フラグ３１２お
よび「受信サンプルデータ」フラグ３１３を含む。共用
記憶域２０４はさらに、制御プロセッサ２００が図５の
背景プログラムの機能を制御できるようにする２のフラ
グ、「回線出力プロセスイネーブル」フラグ３１４およ
び「ＤＴＥ出力プロセスイネーブル」フラグ３１５、さ
らには、いくつかの動作がバッファ３０４〜３０７に関
して実行されなければならないということを制御プロセ
ッサ２００に指示するようにＤＳＰ ２０２に行わせる
４のフラグ、「回線入力文字サービス」フラグ３１６、
「ＤＴＥ入力文字サービス」フラグ３１７、「回線出力
文字サービス要求」フラグ３１８および「ＤＴＥ出力文
字サービス要求」フラグ３１９を含む。
の構成を示す。共用記憶域２０４は、ＤＳＰ ２０２で
走行する背景プログラム（図５Ａ，５Ｂおよび５Ｃによ
って詳述する）への割り込みルーチンのインタフェース
となるために使用される４のバッファから成る第１のセ
ットを含む。第１の「伝送データ」バッファ３００は、
ＤＴＥインタフェースの伝送データリード線２２１から
入力するビットを受信するために使用される。「伝送サ
ンプル」バッファ３０２はＤ／Ａコンバータ２１６によ
ってアナログ形式に変換されるＰＣＭサンプルを格納
し、「受信サンプル」バッファ３０３はＡ／Ｄコンバー
タ２１５から受信されたＰＣＭサンプルを格納する。最
後に、「受信データ」バッファ３０１は、選択した復調
アルゴリズムに従って、「受信サンプル」バッファ３０
３の内容からＤＳＰ ２０２によって計算されたビット
を格納するために使用される。共用記憶域２０４は、制
御プロセッサ２００とのインタフェースをとるための文
字を格納することを意図した４のバッファから成る第２
のセットを含む。第１の「ＤＴＥ入力文字」バッファ３
０４は、希望の伝送プロトコルに従って「伝送データ」
バッファ３００の内容から解読された文字を格納する。
「回線入力文字」バッファ３０６は、希望の伝送プロト
コルに従って「受信データ」バッファ３０１から解読さ
れた文字を格納する。さらに、「ＤＴＥ出力文字」バッ
ファ３０５は、受信データリード線２２２によってＤＴ
Ｅへ伝送する文字を格納するために使用される。これら
の文字は、希望の伝送プロトコルに従って、「ＤＴＥ出
力ビット」バッファ３０８に格納される一連のビットと
して変換される。最後に、「回線出力文字」バッファ３
０７は、通信回線に伝送する文字を格納する。これらの
文字は、希望の伝送プロトコルに従って、その後「回線
出力ビット」バッファ３０９に格納される一連のビット
として変換される。共用記憶域２０４はまた、以下に詳
述するように、図５の背景プログラムによる図４の各種
割り込みルーチンを管理するために使用される次の４の
フラグ、「伝送データ」フラグ３１０、「受信データ」
フラグ３１１、「伝送サンプルデータ」フラグ３１２お
よび「受信サンプルデータ」フラグ３１３を含む。共用
記憶域２０４はさらに、制御プロセッサ２００が図５の
背景プログラムの機能を制御できるようにする２のフラ
グ、「回線出力プロセスイネーブル」フラグ３１４およ
び「ＤＴＥ出力プロセスイネーブル」フラグ３１５、さ
らには、いくつかの動作がバッファ３０４〜３０７に関
して実行されなければならないということを制御プロセ
ッサ２００に指示するようにＤＳＰ ２０２に行わせる
４のフラグ、「回線入力文字サービス」フラグ３１６、
「ＤＴＥ入力文字サービス」フラグ３１７、「回線出力
文字サービス要求」フラグ３１８および「ＤＴＥ出力文
字サービス要求」フラグ３１９を含む。
【００２８】本発明に従ったＤＣＥの動作について、図
４に示す割り込みプログラムの流れ図および図５に示す
背景プログラムの流れ図によって以下に説明する。
４に示す割り込みプログラムの流れ図および図５に示す
背景プログラムの流れ図によって以下に説明する。
【００２９】割り込み信号は、希望の機器構成に従って
選択された、クロックジェネレータ２３２によって供給
されるクロックのタイミングで、ＤＳＰバス２１７に生
成される。上述のように、クロック制御システムがＥＰ
−Ａ−９０４８０１５０．３に開示されたタイミング配
列回路に従って実施された場合、割り込み信号は、タイ
マが達した値と、ＤＳＰ ２０２によって適切なレジス
タ（ＸＳタイム（５３）、ＲＳタイム（４３）、ＲＤタ
イム（２３）およびＴＤ（３３））にプログラムされた
値とを比較するためにそれぞれ使用される、４のコンパ
レータの出力に生成される。しかしながら、従来のタイ
ミング配列回路もクロックジェネレータ２３２を実施す
る（スイッチ、クロックディバイダなどにより）ために
使用できる点に留意すべきである。従って、リード線２
２１でＤＴＥインタフェースに受信される、または、リ
ード線２２２でＤＴＥインタフェースに伝送される各ｎ
ビットごとに、クロックジェネレータ２３２はＤＳＰバ
ス２１７を通じてＤＳＰ２０２への割り込み信号を生成
する。ＤＳＰ ２０２が割り込み信号の処理を受け付け
ると、ＤＳＰは、図４のステップ４００に示すように、
割り込み入口点、すなわちそれに割り当てられた割り込
みアドレスに行く。同様に、Ｄ／Ａコンバータ２１６へ
の基本Ｄ／Ａ変換を実行するためにＰＣＭワードが使用
可能になると、または、逆にＰＣＭワードがＡ／Ｄコン
バータ２１５によって計算されると、同様に割り込み信
号が生成され、ＤＳＰ ２０２に伝送される。ルーチン
４０１は、割り込み信号の性質の判別、すなわち、送信
ブロック２１３、受信ブロック２１４、Ａ／Ｄコンバー
タ２１５またはＤ／Ａコンバータ２１６のうちのいずれ
のブロックがその割り込み信号を生成したかの判別を行
う。これを行うために、本発明の好ましい実施例は、ク
ロックジェネレータ２３２が割り込みの形式を特徴づけ
るデータを設定できる内部レジスタ（図示せず）を含
む。
選択された、クロックジェネレータ２３２によって供給
されるクロックのタイミングで、ＤＳＰバス２１７に生
成される。上述のように、クロック制御システムがＥＰ
−Ａ−９０４８０１５０．３に開示されたタイミング配
列回路に従って実施された場合、割り込み信号は、タイ
マが達した値と、ＤＳＰ ２０２によって適切なレジス
タ（ＸＳタイム（５３）、ＲＳタイム（４３）、ＲＤタ
イム（２３）およびＴＤ（３３））にプログラムされた
値とを比較するためにそれぞれ使用される、４のコンパ
レータの出力に生成される。しかしながら、従来のタイ
ミング配列回路もクロックジェネレータ２３２を実施す
る（スイッチ、クロックディバイダなどにより）ために
使用できる点に留意すべきである。従って、リード線２
２１でＤＴＥインタフェースに受信される、または、リ
ード線２２２でＤＴＥインタフェースに伝送される各ｎ
ビットごとに、クロックジェネレータ２３２はＤＳＰバ
ス２１７を通じてＤＳＰ２０２への割り込み信号を生成
する。ＤＳＰ ２０２が割り込み信号の処理を受け付け
ると、ＤＳＰは、図４のステップ４００に示すように、
割り込み入口点、すなわちそれに割り当てられた割り込
みアドレスに行く。同様に、Ｄ／Ａコンバータ２１６へ
の基本Ｄ／Ａ変換を実行するためにＰＣＭワードが使用
可能になると、または、逆にＰＣＭワードがＡ／Ｄコン
バータ２１５によって計算されると、同様に割り込み信
号が生成され、ＤＳＰ ２０２に伝送される。ルーチン
４０１は、割り込み信号の性質の判別、すなわち、送信
ブロック２１３、受信ブロック２１４、Ａ／Ｄコンバー
タ２１５またはＤ／Ａコンバータ２１６のうちのいずれ
のブロックがその割り込み信号を生成したかの判別を行
う。これを行うために、本発明の好ましい実施例は、ク
ロックジェネレータ２３２が割り込みの形式を特徴づけ
るデータを設定できる内部レジスタ（図示せず）を含
む。
【００３０】割り込み信号が送信ブロック２１３から入
力する場合には、ＤＳＰ ２０２は、ステップ４０２に
進み、リード線２２１でＤＴＥインタフェースで受信さ
れ、送信ブロック２１３に含まれる１レジスタに組み立
てられたｎビットを読み出す。その後ステップ４０３
で、ＤＳＰ ２０２はそのｎビットを「伝送データ」バ
ッファ３００にロードし、このバッファに関係する入力
ポインタを更新する。一般的に言えば、バッファ３００
〜３０７のうちの１バッファのロードおよびアンロード
は、それぞれ、そのバッファに対応する入力ポインタま
たは出力ポインタの更新と関係する。ステップ４０４
で、ＤＳＰ ２０２は図５の背景プログラムで試験され
る「伝送データ」フラグ３１０を設定する。ステップ４
０４で、タイミング制御、特に伝送クロックの管理が従
来通りに実行される。上述のように、タイミング制御は
ＥＰ−Ａ−９０４８０１５０．３に示された説明に従っ
て実施できる。この場合、ステップ４０５でＴＤタイム
レジスタに格納されるディジタル値がＤＳＰ ２０２に
よって計算される。このディジタル値は、送信ブロック
２１３によって生成されＤＳＰ ２０２に伝送される次
の割り込み信号の発生を決定する。ステップ４０６で、
ＤＳＰ ２０２は割り込みルーチンを出て、図５の背景
プログラムに戻る。
力する場合には、ＤＳＰ ２０２は、ステップ４０２に
進み、リード線２２１でＤＴＥインタフェースで受信さ
れ、送信ブロック２１３に含まれる１レジスタに組み立
てられたｎビットを読み出す。その後ステップ４０３
で、ＤＳＰ ２０２はそのｎビットを「伝送データ」バ
ッファ３００にロードし、このバッファに関係する入力
ポインタを更新する。一般的に言えば、バッファ３００
〜３０７のうちの１バッファのロードおよびアンロード
は、それぞれ、そのバッファに対応する入力ポインタま
たは出力ポインタの更新と関係する。ステップ４０４
で、ＤＳＰ ２０２は図５の背景プログラムで試験され
る「伝送データ」フラグ３１０を設定する。ステップ４
０４で、タイミング制御、特に伝送クロックの管理が従
来通りに実行される。上述のように、タイミング制御は
ＥＰ−Ａ−９０４８０１５０．３に示された説明に従っ
て実施できる。この場合、ステップ４０５でＴＤタイム
レジスタに格納されるディジタル値がＤＳＰ ２０２に
よって計算される。このディジタル値は、送信ブロック
２１３によって生成されＤＳＰ ２０２に伝送される次
の割り込み信号の発生を決定する。ステップ４０６で、
ＤＳＰ ２０２は割り込みルーチンを出て、図５の背景
プログラムに戻る。
【００３１】割り込み信号が受信ブロック２１４から入
力される場合、ＤＳＰ ２０２はステップ４０７に行
き、「ＤＴＥ出力プロセスイネーブル」フラグ３１５の
ステータスを調べる。このフラグがリセットされている
と、同期伝送の場合、ＤＳＰ２０２はステップ４０８へ
行き、「受信データ」バッファ３０１からｎビットを読
み出し、対応する出力ポインタを更新する。「ＤＴＥ出
力プロセスイネーブル」フラグ３１５が設定されている
場合、ＤＳＰ ２０２は、ステップ４０９で、「ＤＴＥ
出力ビット」バッファ３０８からのｎビットの読み出し
動作を実行し、対応する出力ポインタも更新する。ステ
ップ４０８または４０９の完了後、プロセスはステップ
４１０に進み、ＤＳＰ ２０２はｎビットを受信ブロッ
ク２１４に含まれる当該の（図示せず）レジスタに書き
込む。その後、ＤＳＰ ２０２はステップ４１１で「受
信データ」フラグ３１１を設定する。ステップ４１２で
は、受信クロックの制御がクロックジェネレータ２３２
を通じてＤＳＰ ２０２により実行される。ＥＰ−Ａ−
９０４８０１５０．３に従って実施されるクロック制御
では、ステップ４１２で、ＲＤタイムレジスタにロード
されるディジタル値がＤＳＰ ２０２によって計算さ
れ、そのディジタル値が、受信ブロック２１４によって
生成されＤＳＰ ２０２に伝送される次の割り込み信号
の発生を決定することに留意すべきである。ステップ４
１３で、割り込みルーチンを出て、プロセスは図５の背
景プログラムに戻る。
力される場合、ＤＳＰ ２０２はステップ４０７に行
き、「ＤＴＥ出力プロセスイネーブル」フラグ３１５の
ステータスを調べる。このフラグがリセットされている
と、同期伝送の場合、ＤＳＰ２０２はステップ４０８へ
行き、「受信データ」バッファ３０１からｎビットを読
み出し、対応する出力ポインタを更新する。「ＤＴＥ出
力プロセスイネーブル」フラグ３１５が設定されている
場合、ＤＳＰ ２０２は、ステップ４０９で、「ＤＴＥ
出力ビット」バッファ３０８からのｎビットの読み出し
動作を実行し、対応する出力ポインタも更新する。ステ
ップ４０８または４０９の完了後、プロセスはステップ
４１０に進み、ＤＳＰ ２０２はｎビットを受信ブロッ
ク２１４に含まれる当該の（図示せず）レジスタに書き
込む。その後、ＤＳＰ ２０２はステップ４１１で「受
信データ」フラグ３１１を設定する。ステップ４１２で
は、受信クロックの制御がクロックジェネレータ２３２
を通じてＤＳＰ ２０２により実行される。ＥＰ−Ａ−
９０４８０１５０．３に従って実施されるクロック制御
では、ステップ４１２で、ＲＤタイムレジスタにロード
されるディジタル値がＤＳＰ ２０２によって計算さ
れ、そのディジタル値が、受信ブロック２１４によって
生成されＤＳＰ ２０２に伝送される次の割り込み信号
の発生を決定することに留意すべきである。ステップ４
１３で、割り込みルーチンを出て、プロセスは図５の背
景プログラムに戻る。
【００３２】割り込み信号がＡ／Ｄコンバータ２１５か
ら入力する場合、ＤＳＰ ２０２はステップ４１４に行
き、Ａ／Ｄコンバータ２１５に含まれる当該の（図示せ
ず）受信サンプリングレジスタに格納されたＰＣＭサン
プルを読み出す。ステップ４１５で、ＤＳＰ ２０２は
そのＰＣＭサンプルを「受信サンプル」バッファ３０３
に書き込み、当該の（図示せず）対応する入力ポインタ
を更新する。その後ステップ４１６で、ＤＳＰ ２０２
は「受信サンプルデータ」フラグ３１３を設定する。ス
テップ４１７で、プロセスはクロック制御ステップ、す
なわち記述サンプリングステップの制御に進む。上述と
同様、クロック制御ステップがＥＰ−Ａ−９０４８０１
５０．３の教示に従って実施される場合、ステップ４１
７では、ＲＳタイムレジスタ（ＥＰ−Ａ−９０４８０１
５０．３の参照番号４３）にロードされるディジタル値
がＤＳＰ ２０２により計算され、このディジタル値
が、Ａ／Ｄコンバータ２１５によって生成されＤＳＰ
２０２に伝送される次の割り込み信号の発生を決定す
る。ステップ４１８で、割り込みルーチンは完了し、Ｄ
ＳＰ ２０２は図５の背景プログラムに戻る。
ら入力する場合、ＤＳＰ ２０２はステップ４１４に行
き、Ａ／Ｄコンバータ２１５に含まれる当該の（図示せ
ず）受信サンプリングレジスタに格納されたＰＣＭサン
プルを読み出す。ステップ４１５で、ＤＳＰ ２０２は
そのＰＣＭサンプルを「受信サンプル」バッファ３０３
に書き込み、当該の（図示せず）対応する入力ポインタ
を更新する。その後ステップ４１６で、ＤＳＰ ２０２
は「受信サンプルデータ」フラグ３１３を設定する。ス
テップ４１７で、プロセスはクロック制御ステップ、す
なわち記述サンプリングステップの制御に進む。上述と
同様、クロック制御ステップがＥＰ−Ａ−９０４８０１
５０．３の教示に従って実施される場合、ステップ４１
７では、ＲＳタイムレジスタ（ＥＰ−Ａ−９０４８０１
５０．３の参照番号４３）にロードされるディジタル値
がＤＳＰ ２０２により計算され、このディジタル値
が、Ａ／Ｄコンバータ２１５によって生成されＤＳＰ
２０２に伝送される次の割り込み信号の発生を決定す
る。ステップ４１８で、割り込みルーチンは完了し、Ｄ
ＳＰ ２０２は図５の背景プログラムに戻る。
【００３３】ステップ４００で割り込み信号がＤ／Ａコ
ンバータ２１６から入力する場合、ＤＳＰ ２０２はス
テップ４１９に行き、「伝送サンプル」バッファ３０２
に格納されたＰＣＭサンプルを読み出し、対応する出力
ポインタを更新する。その後ステップ４２０で、ＤＳＰ
２０２はそのＰＣＭサンプルをＤ／Ａコンバータ２１
６に含まれる当該の（図示せず）レジスタにロードす
る。ステップ４２１で、ＤＳＰ ２０２は「伝送サンプ
ルデータ」フラグ３１２を設定する。ステップ４２２で
は、クロック制御、特に伝送サンプリングクロックの制
御が行われる。上述の通り、クロック制御がＥＰ−Ａ−
９０４８０１５０．３の教示に従って行われる場合、ス
テップ４２２では、ＸＳタイムレジスタ（ＥＰ−Ａ−９
０４８０１５０．３の参照番号５３）にロードされるデ
ィジタル値がＤＳＰ ２０２により計算され、このディ
ジタル値が、Ｄ／Ａコンバータ２１６によって生成され
ＤＳＰ ２０２に伝送される次の割り込み信号の発生を
決定する。従来のクロック回路が使用される場合、ステ
ップ４２２では、ＤＳＰによるクロックジェネレータ２
３２の制御が行われ、クロックジェネレータ２３２は必
要な伝送サンプリングクロックをクロックバス２１８で
Ｄ／Ａコンバータ２１６に供給する。ステップ４２３で
プロセスは完了し、ＤＳＰ ２０２は図５の背景プログ
ラムに戻る。
ンバータ２１６から入力する場合、ＤＳＰ ２０２はス
テップ４１９に行き、「伝送サンプル」バッファ３０２
に格納されたＰＣＭサンプルを読み出し、対応する出力
ポインタを更新する。その後ステップ４２０で、ＤＳＰ
２０２はそのＰＣＭサンプルをＤ／Ａコンバータ２１
６に含まれる当該の（図示せず）レジスタにロードす
る。ステップ４２１で、ＤＳＰ ２０２は「伝送サンプ
ルデータ」フラグ３１２を設定する。ステップ４２２で
は、クロック制御、特に伝送サンプリングクロックの制
御が行われる。上述の通り、クロック制御がＥＰ−Ａ−
９０４８０１５０．３の教示に従って行われる場合、ス
テップ４２２では、ＸＳタイムレジスタ（ＥＰ−Ａ−９
０４８０１５０．３の参照番号５３）にロードされるデ
ィジタル値がＤＳＰ ２０２により計算され、このディ
ジタル値が、Ｄ／Ａコンバータ２１６によって生成され
ＤＳＰ ２０２に伝送される次の割り込み信号の発生を
決定する。従来のクロック回路が使用される場合、ステ
ップ４２２では、ＤＳＰによるクロックジェネレータ２
３２の制御が行われ、クロックジェネレータ２３２は必
要な伝送サンプリングクロックをクロックバス２１８で
Ｄ／Ａコンバータ２１６に供給する。ステップ４２３で
プロセスは完了し、ＤＳＰ ２０２は図５の背景プログ
ラムに戻る。
【００３４】図５、６および７は、背景プログラムを示
す流れ図である。背景プログラムは、ＤＣＥの電源投入
後に実行される最初の初期化ステップ５００を含む。そ
の後、ステップ５０１で、従来通りにＤＣＥによって実
行される通常の非リアルタイムタスクである。この非リ
アルタイムタスクは、対応する動作を実行するためにフ
ラグ３１０〜３１３を連続して調べるスキャナによって
実行される。ＤＳＰ２０２は、送信ブロック２１３、受
信ブロック２１４、Ａ／Ｄコンバータ２１５およびＤ／
Ａコンバータ２１６によって生成される可能性のある各
種割り込み信号間のあらゆるコンテンションを防止する
ように選択される点に留意すべきである。より正確に
は、ＤＳＰ ２０２は、事前に設定されたフラグが背景
プログラムによって処理されるまでは、あらゆる割り込
みルーチンによってもフラグ３１０〜３１３のうちのい
ずれも設定することが不可能な程度に、十分に強力でな
ければならない。そのために、オーバラン機構、アンダ
ラン機構といった従来技術で公知の何らかの検出・補正
機構を使用することが有利であろう。
す流れ図である。背景プログラムは、ＤＣＥの電源投入
後に実行される最初の初期化ステップ５００を含む。そ
の後、ステップ５０１で、従来通りにＤＣＥによって実
行される通常の非リアルタイムタスクである。この非リ
アルタイムタスクは、対応する動作を実行するためにフ
ラグ３１０〜３１３を連続して調べるスキャナによって
実行される。ＤＳＰ２０２は、送信ブロック２１３、受
信ブロック２１４、Ａ／Ｄコンバータ２１５およびＤ／
Ａコンバータ２１６によって生成される可能性のある各
種割り込み信号間のあらゆるコンテンションを防止する
ように選択される点に留意すべきである。より正確に
は、ＤＳＰ ２０２は、事前に設定されたフラグが背景
プログラムによって処理されるまでは、あらゆる割り込
みルーチンによってもフラグ３１０〜３１３のうちのい
ずれも設定することが不可能な程度に、十分に強力でな
ければならない。そのために、オーバラン機構、アンダ
ラン機構といった従来技術で公知の何らかの検出・補正
機構を使用することが有利であろう。
【００３５】ステップ５０２では、ＤＳＰ ２０２は
「受信サンプルデータ」フラグ３１３のステータスを調
べる。このフラグが設定されている場合、プロセスはス
テップ５０４に進み、ＤＳＰ ２０２は適切な復調アル
ゴリズムに従って基本復調動作を実行する。そのため
に、ＤＳＰは、「受信サンプル」バッファ３０３から希
望の数のＰＣＭサンプルを抽出した後、当該の復調アル
ゴリズムに従ってサンプルを処理する。一般的に言え
ば、必要なＰＣＭサンプルの数は、復調アルゴリズムの
性質、ボー時間当たりのサンプル数およびフィルタ特性
によって異なる。ステップ５０４で、ＤＳＰ ２０２は
抽出したサンプルから受信ビットの概算を出し、「受信
データ」バッファ３０１に格納する。その後ステップ５
０５で、ＤＳＰ２０２は、同期または非同期のいずれか
の、希望の通信プロトコルに従ってそれらのビットを文
字に変換し、それらの文字は「回線入力文字」バッファ
３０６に格納される。十分なビット数が組み立てられる
と、ＤＳＰ ２０２は、完全文字が以後の処理に使用可
能であることを制御プロセッサ２００に指示するために
「回線入力文字サービス」フラグ３１６を設定する。そ
の後ＤＳＰ ２０２は、「伝送サンプルデータ」フラグ
３１２をリセッし、ステップ５０３に進む。ステップ５
０２で「受信サンプルデータ」フラグ３１３が設定され
ていない場合、ＤＳＰ ２０２はステップ５０３に進
み、「伝送データ」フラグ３１０を検査する。このフラ
グが設定されている場合、プロセスはステップ５０６に
進み、逆に設定されていなければステップ５０７に進
み、ＤＳＰ ２０２は「伝送データ」バッファ３００に
ロードされているビットを取り出し、伝送プロトコルに
従って、対応する文字に組み立て、この文字はその後
「ＤＴＥ入力文字」バッファ３０４に格納される。１文
字が完全に組み立てられると、ＤＳＰは文字が以後の処
理に使用可能であることを制御プロセッサ２００に知ら
せるための「ＤＴＥ入力文字サービス」フラグ３１７を
設定する。その後ＤＳＰ ２０２は、「伝送データ」フ
ラグ３１０をリセットし、ステップ５０６に進み、「伝
送サンプルデータ」フラグ３１２が試験される。
「受信サンプルデータ」フラグ３１３のステータスを調
べる。このフラグが設定されている場合、プロセスはス
テップ５０４に進み、ＤＳＰ ２０２は適切な復調アル
ゴリズムに従って基本復調動作を実行する。そのため
に、ＤＳＰは、「受信サンプル」バッファ３０３から希
望の数のＰＣＭサンプルを抽出した後、当該の復調アル
ゴリズムに従ってサンプルを処理する。一般的に言え
ば、必要なＰＣＭサンプルの数は、復調アルゴリズムの
性質、ボー時間当たりのサンプル数およびフィルタ特性
によって異なる。ステップ５０４で、ＤＳＰ ２０２は
抽出したサンプルから受信ビットの概算を出し、「受信
データ」バッファ３０１に格納する。その後ステップ５
０５で、ＤＳＰ２０２は、同期または非同期のいずれか
の、希望の通信プロトコルに従ってそれらのビットを文
字に変換し、それらの文字は「回線入力文字」バッファ
３０６に格納される。十分なビット数が組み立てられる
と、ＤＳＰ ２０２は、完全文字が以後の処理に使用可
能であることを制御プロセッサ２００に指示するために
「回線入力文字サービス」フラグ３１６を設定する。そ
の後ＤＳＰ ２０２は、「伝送サンプルデータ」フラグ
３１２をリセッし、ステップ５０３に進む。ステップ５
０２で「受信サンプルデータ」フラグ３１３が設定され
ていない場合、ＤＳＰ ２０２はステップ５０３に進
み、「伝送データ」フラグ３１０を検査する。このフラ
グが設定されている場合、プロセスはステップ５０６に
進み、逆に設定されていなければステップ５０７に進
み、ＤＳＰ ２０２は「伝送データ」バッファ３００に
ロードされているビットを取り出し、伝送プロトコルに
従って、対応する文字に組み立て、この文字はその後
「ＤＴＥ入力文字」バッファ３０４に格納される。１文
字が完全に組み立てられると、ＤＳＰは文字が以後の処
理に使用可能であることを制御プロセッサ２００に知ら
せるための「ＤＴＥ入力文字サービス」フラグ３１７を
設定する。その後ＤＳＰ ２０２は、「伝送データ」フ
ラグ３１０をリセットし、ステップ５０６に進み、「伝
送サンプルデータ」フラグ３１２が試験される。
【００３６】このフラグが設定されている場合、ＤＳＰ
２０２は図６に示すサブルーチン１を実行する。サブ
ルーチン１はまず、ＤＳＰ ２０２が「回線出力プロセ
スイネーブル」フラグ３１４を検査するステップ５０９
に始まる。フラグ３１４がリセットされている場合、Ｄ
ＳＰ ２０２はステップ５１０に進み、使用されている
変調アルゴリズムに従って基本変調プロセスを実行す
る。これを行うために、ＤＳＰ ２０２は「伝送デー
タ」バッファ３００にロードされているビットを抽出
し、ＰＣＭサンプルを計算する。その数は、使用されて
いる変調アルゴリズム、ボー時間当たりのサンプル数お
よびフィルタ特性によって異なる。その後ＤＳＰ ２０
２は、割り込みルーチンによる以後の処理のためにその
ＰＣＭサンプルを「伝送サンプル」バッファ３０２にロ
ードする。その後ＤＳＰ ２０２は出口ステップ５１５
に進む。反対に、フラグ３１４がステップ５０９で設定
されていると判明した場合、プロセスはステップ５０９
に進み、ＤＳＰ ２０２は当該の変調アルゴリズムに従
って基本変調動作を実行する。そのために、ＤＳＰ ２
０２は「回線出力ビット」バッファ３０９からビットを
取り出し、ＰＣＭサンプルを計算し、そのＰＣＭサンプ
ルは「伝送サンプル」バッファ３０２にロードされる。
ステップ５１２では、バッファ３０９にロードされたビ
ット数がステップ５１１に従った次の処理に十分である
かどうかを判定するために試験が実行される。これは、
当該のバッファに関係する入力ポインタおよび出力ポイ
ンタ調べることにより行われる。計算されたビット数が
十分であると判明した場合、ＤＳＰ２０２はステップ５
１５でサブルーチン１を出る。ビット数が十分でない場
合は、ＤＳＰ ２０２はステップ５１３に進み、「回線
出力文字」バッファ３０７に格納されている文字を取り
出し、使用されている通信プロトコルに従って、そのビ
ット数を計算した後それらを「回線出力ビット」バッフ
ァ３０９にロードする。その後ＤＳＰ ２０２はステッ
プ５１４に進み、伝送すべき次の文字が要求されている
ことを制御プロセッサ２００に知らせるために「回線出
力サービス要求」フラグ３１８を設定する。
２０２は図６に示すサブルーチン１を実行する。サブ
ルーチン１はまず、ＤＳＰ ２０２が「回線出力プロセ
スイネーブル」フラグ３１４を検査するステップ５０９
に始まる。フラグ３１４がリセットされている場合、Ｄ
ＳＰ ２０２はステップ５１０に進み、使用されている
変調アルゴリズムに従って基本変調プロセスを実行す
る。これを行うために、ＤＳＰ ２０２は「伝送デー
タ」バッファ３００にロードされているビットを抽出
し、ＰＣＭサンプルを計算する。その数は、使用されて
いる変調アルゴリズム、ボー時間当たりのサンプル数お
よびフィルタ特性によって異なる。その後ＤＳＰ ２０
２は、割り込みルーチンによる以後の処理のためにその
ＰＣＭサンプルを「伝送サンプル」バッファ３０２にロ
ードする。その後ＤＳＰ ２０２は出口ステップ５１５
に進む。反対に、フラグ３１４がステップ５０９で設定
されていると判明した場合、プロセスはステップ５０９
に進み、ＤＳＰ ２０２は当該の変調アルゴリズムに従
って基本変調動作を実行する。そのために、ＤＳＰ ２
０２は「回線出力ビット」バッファ３０９からビットを
取り出し、ＰＣＭサンプルを計算し、そのＰＣＭサンプ
ルは「伝送サンプル」バッファ３０２にロードされる。
ステップ５１２では、バッファ３０９にロードされたビ
ット数がステップ５１１に従った次の処理に十分である
かどうかを判定するために試験が実行される。これは、
当該のバッファに関係する入力ポインタおよび出力ポイ
ンタ調べることにより行われる。計算されたビット数が
十分であると判明した場合、ＤＳＰ２０２はステップ５
１５でサブルーチン１を出る。ビット数が十分でない場
合は、ＤＳＰ ２０２はステップ５１３に進み、「回線
出力文字」バッファ３０７に格納されている文字を取り
出し、使用されている通信プロトコルに従って、そのビ
ット数を計算した後それらを「回線出力ビット」バッフ
ァ３０９にロードする。その後ＤＳＰ ２０２はステッ
プ５１４に進み、伝送すべき次の文字が要求されている
ことを制御プロセッサ２００に知らせるために「回線出
力サービス要求」フラグ３１８を設定する。
【００３７】サブルーチン１の完了後、ＤＳＰ ２０２
は「伝送サンプルデータ」フラグ３１２をリセットし、
ステップ５０８に向かう。ステップ５０８は、「伝送サ
ンプルデータ」フラグ３１２がステップ５０６でリセッ
トされていた場合にも実行される。ステップ５０８で
は、ＤＳＰ ２０２は「受信データ」フラグ３１１のス
テータスを調べる。このフラグがリセットされていると
判明した場合、ＤＳＰ２０２はステップ５０１に戻る。
フラグ３１１が設定されている場合は、ＤＳＰ２０２
は、図７に示すサブルーチン２を実行する。サブルーチ
ン２は、ステップ５１６の「ＤＴＥ出力プロセスイネー
ブル」フラグ３１５の試験に始まる。このフラグがリセ
ットされている場合、ＤＳＰ ２０２はステップ５２２
でサブルーチン２を出る。逆にフラグが設定されている
場合、ＤＳＰ ２０２はステップ５１７に進み、「ＤＴ
Ｅ出力文字」バッファ３０５にロードされている文字を
取り出し、使用されている通信プロトコルに従って、ビ
ット数を計算し、導出する。これらのビットはその後、
ステップ４０９で「ＤＴＥ出力ビット」バッファ３０８
が十分にロードされていないと判明した場合に、「ＤＴ
Ｅ出力ビット」バッファ３０８にロードされる。こうし
た状況は、以下の例でさらに詳しく説明する。ステップ
５１８で、ＤＳＰ ２０２は、次の文字が要求されてい
ることを制御プロセッサ２００に知らせるために「ＤＴ
Ｅ出力サービス要求」フラグ３１９を設定する。その後
プロセスはサブルーチン２を出て、「受信データ」フラ
グ３１１をリセットし、図５のステップ５０１に戻る。
は「伝送サンプルデータ」フラグ３１２をリセットし、
ステップ５０８に向かう。ステップ５０８は、「伝送サ
ンプルデータ」フラグ３１２がステップ５０６でリセッ
トされていた場合にも実行される。ステップ５０８で
は、ＤＳＰ ２０２は「受信データ」フラグ３１１のス
テータスを調べる。このフラグがリセットされていると
判明した場合、ＤＳＰ２０２はステップ５０１に戻る。
フラグ３１１が設定されている場合は、ＤＳＰ２０２
は、図７に示すサブルーチン２を実行する。サブルーチ
ン２は、ステップ５１６の「ＤＴＥ出力プロセスイネー
ブル」フラグ３１５の試験に始まる。このフラグがリセ
ットされている場合、ＤＳＰ ２０２はステップ５２２
でサブルーチン２を出る。逆にフラグが設定されている
場合、ＤＳＰ ２０２はステップ５１７に進み、「ＤＴ
Ｅ出力文字」バッファ３０５にロードされている文字を
取り出し、使用されている通信プロトコルに従って、ビ
ット数を計算し、導出する。これらのビットはその後、
ステップ４０９で「ＤＴＥ出力ビット」バッファ３０８
が十分にロードされていないと判明した場合に、「ＤＴ
Ｅ出力ビット」バッファ３０８にロードされる。こうし
た状況は、以下の例でさらに詳しく説明する。ステップ
５１８で、ＤＳＰ ２０２は、次の文字が要求されてい
ることを制御プロセッサ２００に知らせるために「ＤＴ
Ｅ出力サービス要求」フラグ３１９を設定する。その後
プロセスはサブルーチン２を出て、「受信データ」フラ
グ３１１をリセットし、図５のステップ５０１に戻る。
【００３８】ステップ５０４、５１０および５１１は選
択されている変調形式に密接に依存する点に留意しなけ
ればならない。従って、記憶装置２０３は、ＤＣＥが複
数の変調形式を取り扱えるように複数のソフトウエア部
を含んでいなければならない。例えば、第１のソフトウ
エア部は、ＣＣＩＴＴ勧告Ｖ．２２ ｂｉｓに従ってス
テップ５０４を実施する部分、第２のソフトウエア部は
ＣＣＩＴＴ勧告Ｖ．３２に従ってステップ５０４を実施
する部分、第３のソフトウエア部はベースバンドモデム
専用でステップ５０４を実施する部分、といったように
である。ステップ５０５、５０７、５１３および５１７
は、使用されているプロトコル、すなわち調歩式プロト
コル、ＳＤＬＣ（またはＨＤＬＣ）プロトコル、ＢＳＣ
プロトコルに密接に依存する。（Ｖ．２５ ｂｉｓ、
Ｖ．４２、Ｖ．４２ ｂｉｓ、ＬＰＤＡ２、Ｖ．１
４．．．などを可能にする）この多目的ＤＣＥは、選択
されているプロトコルに従って複数のソフトウエア部が
記憶される記憶装置２０３を含む。従って、このＤＣＥ
がＣＣＩＴＴ勧告Ｖ．４２のサポートを意図する場合、
ステップ５０７および５１７は調歩式プロトコルに従う
べきであり、一方、ステップ５０５〜５１３はＳＤＬＣ
プロトコル（ＨＤＬＣプロトコル）に適合しなければな
らない。さらに、「回線出力プロセスイネーブル」フラ
グ３１４は、電話回線でＶ．２４ ＤＴＥインタフェー
スのデータ伝送リード線から直接入力されるデータ伝送
を可能にする。加えて、それらのデータはＣＣＩＴＴ勧
告Ｖ．２４に従ってＤＣＥ内部で生成することもでき
る。同様に、「ＤＴＥ出力プロセスイネーブル」フラグ
３１５は、電話回線からＶ．２４ ＤＴＥインタフェー
スの受信データリード線に直接入力されるデータ伝送を
可能にする。また、それらのデータは、例えば制御プロ
セッサ２００がＶ．２４ ＤＴＥインタフェースの受信
データリード線を通じてＶ．２５ ｂｉｓコマンドに対
する応答を送信したい場合などに、ＤＣＥ内部で生成す
ることもできる。
択されている変調形式に密接に依存する点に留意しなけ
ればならない。従って、記憶装置２０３は、ＤＣＥが複
数の変調形式を取り扱えるように複数のソフトウエア部
を含んでいなければならない。例えば、第１のソフトウ
エア部は、ＣＣＩＴＴ勧告Ｖ．２２ ｂｉｓに従ってス
テップ５０４を実施する部分、第２のソフトウエア部は
ＣＣＩＴＴ勧告Ｖ．３２に従ってステップ５０４を実施
する部分、第３のソフトウエア部はベースバンドモデム
専用でステップ５０４を実施する部分、といったように
である。ステップ５０５、５０７、５１３および５１７
は、使用されているプロトコル、すなわち調歩式プロト
コル、ＳＤＬＣ（またはＨＤＬＣ）プロトコル、ＢＳＣ
プロトコルに密接に依存する。（Ｖ．２５ ｂｉｓ、
Ｖ．４２、Ｖ．４２ ｂｉｓ、ＬＰＤＡ２、Ｖ．１
４．．．などを可能にする）この多目的ＤＣＥは、選択
されているプロトコルに従って複数のソフトウエア部が
記憶される記憶装置２０３を含む。従って、このＤＣＥ
がＣＣＩＴＴ勧告Ｖ．４２のサポートを意図する場合、
ステップ５０７および５１７は調歩式プロトコルに従う
べきであり、一方、ステップ５０５〜５１３はＳＤＬＣ
プロトコル（ＨＤＬＣプロトコル）に適合しなければな
らない。さらに、「回線出力プロセスイネーブル」フラ
グ３１４は、電話回線でＶ．２４ ＤＴＥインタフェー
スのデータ伝送リード線から直接入力されるデータ伝送
を可能にする。加えて、それらのデータはＣＣＩＴＴ勧
告Ｖ．２４に従ってＤＣＥ内部で生成することもでき
る。同様に、「ＤＴＥ出力プロセスイネーブル」フラグ
３１５は、電話回線からＶ．２４ ＤＴＥインタフェー
スの受信データリード線に直接入力されるデータ伝送を
可能にする。また、それらのデータは、例えば制御プロ
セッサ２００がＶ．２４ ＤＴＥインタフェースの受信
データリード線を通じてＶ．２５ ｂｉｓコマンドに対
する応答を送信したい場合などに、ＤＣＥ内部で生成す
ることもできる。
【図１】公知の多重機器構成ＤＣＥの説明図。
【図２】本発明に従った多重機器構成ＤＣＥの説明図。
【図３】本発明に従った共用記憶域２０４の説明図。
【図４】本発明のＤＣＥで動作する割り込みルーチンの
詳細図。
詳細図。
【図５】ＤＳＰによって実行される背景プログラムを示
す流れ図。
す流れ図。
【図６】図５の背景プログラムのサブルーチン１を示す
流れ図。
流れ図。
【図７】図５の背景プログラムのサブルーチン２を示す
流れ図。
流れ図。
２０４ 共用記憶域 ２１７ ＤＳＰバス ２１９ ｕＰバス ２３２ クロック（ジェネレータ） ２０７ 回線インタフェース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルビー、ゴール‐ルー フランス国ラ、コール、シュール、ルー、 シュマン、デ、バ‐カンポン、280 (72)発明者 ゴトフリート、ウンゲルベック スイス国ラングノー、アー、アー、アイヒ シュトラーセ、４
Claims (14)
- 【請求項１】データ端末装置（ＤＴＥ）と通信回線との
間で伝送されるデータを処理するディジタル信号プロセ
ッサ（ＤＳＰ）、ＤＴＥインタフェースに接続された送
信回路および受信回路、データをアナログ形式からディ
ジタル符号化データに変換するアナログ−ディジタル
（Ａ／Ｄ）コンバータおよびディジタル符号化データを
アナログ形式に変換するディジタル−アナログ（Ｄ／
Ａ）コンバータ、通信プロトコルを制御する制御プロセ
ッサ、ならびに、前記ＤＳＰおよび前記制御プロセッサ
の両者に接続されている記憶装置を含むデータ回線終端
装置（ＤＣＥ）であって、 前記送信回路によって第１の待ち行列に供給されるビッ
トを前記記憶装置に格納するための手段と、 前記ＤＳＰによって計算され、第１の所与の伝送プロト
コルに従って前記第１の待ち行列に格納されたビットか
ら得られる文字を前記記憶装置の第２の待ち行列に格納
するための手段と、 通信回線を通じて遠隔のＤＣＥに伝送するために前記制
御プロセッサによって供給される文字を前記記憶装置の
第３の待ち行列に格納するための手段と、 前記ＤＳＰによって計算され、第２の所与の伝送プロト
コルに従って前記第３の待ち行列に格納された文字から
得られるビットを前記記憶装置の第４の待ち行列に格納
するための手段と、 所与の変調アルゴリズムに従って前記ＤＳＰによって計
算されたディジタル符号化データを第５の待ち行列に格
納するための手段とを含み、前記ディジタル符号化デー
タは同期モードでは前記第１の待ち行列の内容から得ら
れ、非同期モードまたは前記制御プロセッサが通信回線
を介したデータ伝送を希望する場合には前記第３の待ち
行列の内容から得られ、 それにより多重動作機器構成を可能にすることを特徴と
するＤＣＥ。 - 【請求項２】請求項１記載のＤＣＥであって、前記第１
の伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝送
プロトコルのうちから選択されることを特徴とするＤＣ
Ｅ。 - 【請求項３】請求項１記載のＤＣＥであって、前記第２
の伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝送
プロトコルのうちから選択されることを特徴とするＤＣ
Ｅ。 - 【請求項４】請求項１記載のＤＣＥであって、前記第１
の伝送プロトコルが調歩式伝送プロトコルに適合し、前
記第２の伝送プロトコルがＨＤＬＣプロトコルであり、
それによって、通信回線を介したデータ伝送がＣＣＩＴ
Ｔ勧告Ｖ．４２に適応することを特徴とするＤＣＥ。 - 【請求項５】請求項１記載のＤＣＥであって、通信回線
を通じて前記制御プロセッサから遠隔ＤＣＥへ伝送され
る前記データが通信ネットワーク管理コマンドであるこ
とを特徴とするＤＣＥ。 - 【請求項６】データ端末装置（ＤＴＥ）と通信回線との
間で伝送されるデータを処理するディジタル信号プロセ
ッサ（ＤＳＰ）、ＤＴＥインタフェースに接続された送
信回路および受信回路、データをアナログ形式からディ
ジタル符号化データに変換するアナログ−ディジタル
（Ａ／Ｄ）コンバータおよびディジタル符号化データを
アナログ形式に変換するディジタル−アナログ（Ｄ／
Ａ）コンバータ、通信プロトコルを制御する制御プロセ
ッサ、ならびに、前記ＤＳＰおよび前記制御プロセッサ
の両者に接続されている記憶装置を含むデータ回線終端
装置（ＤＣＥ）へのデータ処理を実行するための方法で
あって、 前記送信回路によって供給されたビットを前記記憶装置
に置かれた第１の待ち行列に前記ＤＳＰが格納する段階
と、 前記ＤＳＰによって計算され、第１の所与の伝送プロト
コルに従って前記第１の待ち行列に格納されたビットか
ら得られる文字を前記記憶装置に置かれた第２の待ち行
列に格納する段階と、 通信回線を通じて遠隔のＤＣＥに伝送するために前記制
御プロセッサによって供給される文字を前記記憶装置に
置かれた第３の待ち行列に格納する段階と、 前記ＤＳＰによって計算され、第２の所与の伝送プロト
コルに従って前記第３の待ち行列に格納された文字から
得られるビットを前記記憶装置に置かれた第４の待ち行
列に格納する段階と、 所与の変調アルゴリズムに従って前記ＤＳＰによって計
算されたパルス符号変調（ＰＣＭ）ワードを第５の待ち
行列に格納する段階とを含み、前記ＰＣＭワードは同期
モードでは前記第１の待ち行列の内容から得られ、非同
期モードまたは前記制御プロセッサが通信回線を介した
データ伝送を希望する場合には前記第３の待ち行列の内
容から得られ、 それにより多重動作機器構成を可能にすることを特徴と
する方法。 - 【請求項７】請求項６記載の方法であって、前記第１の
伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝送プ
ロトコルのうちから選択されることを特徴とする方法。 - 【請求項８】請求項６記載の方法であって、前記第２の
伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝送プ
ロトコルのうちから選択されることを特徴とする方法。 - 【請求項９】請求項６記載の方法であって、前記第１の
伝送プロトコルが調歩式伝送プロトコルに適合し、前記
第２の伝送プロトコルがＨＤＬＣプロトコルであり、そ
れによって、通信回線を介したデータ伝送がＣＣＩＴＴ
勧告Ｖ．４２に適応することを特徴とする方法。 - 【請求項１０】請求項６記載の方法であって、通信回線
を通じて前記制御プロセッサから遠隔ＤＣＥへ伝送され
る前記データが通信ネットワーク管理コマンドであるこ
とを特徴とする方法。 - 【請求項１１】通信回線から受信されたデータおよびデ
ータ端末装置（ＤＴＥ）に伝送されるデータを処理する
ディジタル信号プロセッサ（ＤＳＰ）、ＤＴＥインタフ
ェースに接続された送信回路および受信回路、データを
アナログ形式からパルス符号変調（ＰＣＭ）ワードに変
換するアナログ−ディジタル（Ａ／Ｄ）コンバータおよ
びＰＣＭワードをアナログ形式に変換するディジタル−
アナログ（Ｄ／Ａ）コンバータ、通信プロトコルを制御
する制御プロセッサ、ならびに、前記ＤＳＰおよび前記
制御プロセッサの両者に接続されている記憶装置を含む
ＤＣＥにおけるデータ処理を実行するための方法であっ
て、 前記ＤＴＥに伝送するために前記制御プロセッサによっ
て供給された文字を前記記憶装置に置かれた第１の待ち
行列に格納する段階と、 前記ＤＳＰによって計算され、第１の所与の伝送プロト
コルに従って前記第１の待ち行列に格納された文字から
得られる（前記ＤＴＥに伝送される）ビットを前記記憶
装置に置かれた第２の待ち行列に格納する段階と、 前記Ａ／Ｄコンバータから受信されたＰＣＭワードを前
記記憶装置に置かれた第３の待ち行列に格納する段階
と、 前記ＤＳＰによって所与の復調アルゴリズムに従って計
算されたビット（前記計算されたビットは前記第３の待
ち行列にロードされたＰＣＭワードから得られる）を前
記記憶装置に置かれた第４の待ち行列に前記ＤＳＰによ
って格納する段階と、 前記ＤＳＰによって計算され、第２の所与の伝送プロト
コルに従って前記第４の待ち行列に格納されたビットか
ら得られる文字を前記記憶装置に置かれた第５の待ち行
列に格納する段階と、 同期モードの場合には前記第４の待ち行列から入力され
るビットを、また、非同期モードまたは前記制御プロセ
ッサが前記ＤＴＥへのデータ伝送を希望する場合には前
記第４の待ち行列から入力されるビットを受信回路に伝
送する段階とを含むことを特徴とする方法。 - 【請求項１２】請求項１１記載の方法であって、前記第
１の伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝
送プロトコルのうちから選択されることを特徴とする方
法。 - 【請求項１３】請求項１１記載の方法であって、前記第
２の伝送プロトコルが調歩式、ＨＤＬＣまたはＢＳＣ伝
送プロトコルのうちから選択されることを特徴とする方
法。 - 【請求項１４】請求項１１記載の方法であって、前記第
１の伝送プロトコルが調歩式伝送プロトコルであり、前
記第２の伝送プロトコルがＨＤＬＣプロトコルであり、
それによって、前記ＤＣＥがＣＣＩＴＴ勧告Ｖ．４２に
適応することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR91480025.5 | 1991-02-21 | ||
| EP91480025A EP0499763B1 (en) | 1991-02-21 | 1991-02-21 | DCE and method for processing data received in a DCE allowing multiple operating configurations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630076A JPH0630076A (ja) | 1994-02-04 |
| JPH077977B2 true JPH077977B2 (ja) | 1995-01-30 |
Family
ID=8208698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269443A Expired - Lifetime JPH077977B2 (ja) | 1991-02-21 | 1991-10-17 | 多重動作機器構成を可能にするデータ回線終端装置（ｄｃｅ）およびその受信データ処理方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5359709A (ja) |
| EP (1) | EP0499763B1 (ja) |
| JP (1) | JPH077977B2 (ja) |
| CA (1) | CA2060976C (ja) |
| DE (1) | DE69125816T2 (ja) |
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- 1991-02-21 EP EP91480025A patent/EP0499763B1/en not_active Expired - Lifetime
- 1991-10-17 JP JP3269443A patent/JPH077977B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-27 US US07/826,504 patent/US5359709A/en not_active Expired - Fee Related
- 1992-02-11 CA CA002060976A patent/CA2060976C/en not_active Expired - Fee Related
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