JPH0777243B2 - Surface mount package - Google Patents
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- JPH0777243B2 JPH0777243B2 JP62065186A JP6518687A JPH0777243B2 JP H0777243 B2 JPH0777243 B2 JP H0777243B2 JP 62065186 A JP62065186 A JP 62065186A JP 6518687 A JP6518687 A JP 6518687A JP H0777243 B2 JPH0777243 B2 JP H0777243B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、各種の半導体素子を搭載して使用される半導
体パッケージに関し、特にプリント配線板上に高密度に
実装される、チップキャリア型の表面実装用パッケージ
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package in which various semiconductor elements are mounted and used, and more particularly to a chip carrier type package mounted on a printed wiring board at high density. The present invention relates to a surface mount package.
（従来の技術） 表面実装用パッケージとしては、第４図に示したように
チップキャリア、あるいは第５図に示したようなフラッ
トパッケージが知られている。近年の半導体素子はその
高集積化が進み、それに伴ってこの種の半導体素子を搭
載するためのパッケージについても、多数の入出力端子
が必要とされるようになってきている。(Prior Art) As a surface mounting package, a chip carrier as shown in FIG. 4 or a flat package as shown in FIG. 5 is known. In recent years, semiconductor devices have been highly integrated, and accordingly, a large number of input / output terminals are required for a package for mounting this type of semiconductor device.
従来のチップキャリア及びフラットパッケージは、半導
体素子を搭載した基材の外周にしか入出力端子を配列し
ておらず、入出力端子が200以上のものになると、パッ
ケージが大面積化しプリント配線板に対する実装密度が
低下してしまうという問題があった。このような高端子
数のパッケージについては、第６図に示したようなピン
グリッドアレイが適している。In the conventional chip carrier and flat package, the input / output terminals are arranged only on the outer periphery of the base material on which the semiconductor elements are mounted. When the number of input / output terminals exceeds 200, the area of the package becomes large and the printed wiring board There is a problem that the mounting density is reduced. For such a package with a high number of terminals, the pin grid array as shown in FIG. 6 is suitable.
ところが、ピングリッドアレイにおいては、これが実装
されるプリント配線板には、パッケージに配置された導
体ピンが挿入されるべき多数のスルーホールを有してい
ることが条件となるため、当該プリント配線板に多大な
スルーホール加工を施こさなければならないだけでな
く、当該プリント配線板側の実装密度が多数のスルーホ
ールの分だけ低くなる。However, in the pin grid array, the printed wiring board on which it is mounted must have a large number of through holes into which the conductor pins arranged in the package are inserted. In addition to requiring a large amount of through hole processing, the mounting density on the printed wiring board side is reduced by the number of through holes.
このような問題と、前述した半導体素子自体の高密度化
に伴って、プリント配線板の表面に形成した導体回路
に、電子部品を直接接続する表面実装方式が増加してき
ている。Due to such problems and the increase in the density of the semiconductor element itself, the surface mounting method for directly connecting the electronic component to the conductor circuit formed on the surface of the printed wiring board has been increasing.
最近、このような表面実装用パッケージにおいて、多数
の入出力端子を設け、高密度な実装を目的とした実装方
法としては、第７図に示したようなチップキャリアの実
装方法が開示されている。（特開昭60-49697号公報） これは、チップキャリア（21）のプリント配線板（31）
への接続用導体パッド（24）を、チップキャリア（21）
の底面内側に形成したことにより、小形で高密度な実装
を可能としたものである。Recently, in such a surface mounting package, a chip carrier mounting method as shown in FIG. 7 is disclosed as a mounting method for providing high density mounting by providing a large number of input / output terminals. . (JP-A-60-49697) This is a printed wiring board (31) of a chip carrier (21).
Contact pads (24) for connection to the chip carrier (21)
Since it is formed on the inner side of the bottom surface of, the small-sized and high-density mounting is possible.
しかし、前述のチップキャリアを含め、従来のチップキ
ャリアにおいては、プリント配線板への接続方法に問題
がある。従来の接続方法は、チップキャリアの導体パッ
ドとそれに対応するプリント配線板の導体パッドとの間
に、直接半田を溶隔させて接続していたため、チップキ
ャリアに搭載された半導体チップの発熱により、チップ
キャリア及びプリント配線板の温度が上昇し、チップキ
ャリアとプリント配線板との熱膨張率及び熱容量の差に
よって、チップキャリアとプリント配線板とを接続して
いる半田に歪を生じ、時間の経過とともにその部分で接
続不良が発生するようになる。このような問題を解決す
るために、第８図に示したようなチップキャリアの実装
方法が開示されている。（特開昭60-8994号公報） これは、チップキャリア（21）とプリント配線板（31）
との間に、接続用半田（22）より高さあるいは粒径が小
さく、且つ融点が前記半田（22）より高い金属部材（2
3）を介在させ、チップキャリア（21）とプリント配線
板（31）との接続高さを制御したことによって、前記半
田（22）にかかる剪断応力を小さくし、接続不良を減少
させたものである。However, in the conventional chip carriers including the above-mentioned chip carrier, there is a problem in the method of connecting to the printed wiring board. In the conventional connection method, between the conductor pad of the chip carrier and the conductor pad of the printed wiring board corresponding to it, since the solder was directly melted and connected, the heat generated by the semiconductor chip mounted on the chip carrier, The temperature of the chip carrier and the printed wiring board rises, and due to the difference in the coefficient of thermal expansion and the thermal capacity between the chip carrier and the printed wiring board, the solder connecting the chip carrier and the printed wiring board is distorted. At the same time, a connection failure will occur at that portion. In order to solve such a problem, a chip carrier mounting method as shown in FIG. 8 is disclosed. (JP-A-60-8994) This is a chip carrier (21) and a printed wiring board (31).
And a metal member (2) having a height or particle size smaller than that of the connecting solder (22) and a melting point higher than that of the solder (22).
By controlling the connection height between the chip carrier (21) and the printed wiring board (31) with the interposition of 3), the shear stress applied to the solder (22) can be reduced and the connection failure can be reduced. is there.
しかしながら、この実装方法において、チップキャリア
とプリント配線板との間に介在させた金属部材は、チッ
プキャリアとプリント配線板との導通を目的としておら
ず、前述した高密度実装の要望に対しては不適であっ
た。However, in this mounting method, the metal member interposed between the chip carrier and the printed wiring board is not intended for electrical continuity between the chip carrier and the printed wiring board, so that the above-mentioned request for high-density mounting is not required. It was unsuitable.
（発明が解決しようとする問題点） 本発明は、前述した２つの問題点、すなわち従来のチッ
プキャリアでは、基材の外周にしか入出力端子を配列し
ていないため、多数の入出力端子を必要とする場合、プ
リント配線板への実装密度が低下してしまうという問題
点と、プリント配線板への実装方法において、従来の方
法ではチップキャリア側の導体パッドとそれに対応する
プリント配線板側の導体パッドとを、直接半田により接
合するため、チップキャリアとプリント配線板の熱膨張
率及び熱容量の差によって、半導体チップ動作中の発熱
により接合半田に物理的障害が生じ、接続不良を起こし
やすいという問題点との両方を同時に解決しようとする
ものである。(Problems to be Solved by the Invention) The present invention has two problems described above, that is, in the conventional chip carrier, since the input / output terminals are arranged only on the outer periphery of the base material, a large number of input / output terminals are provided. If it is necessary, the problem that the mounting density on the printed wiring board decreases, and in the mounting method on the printed wiring board, in the conventional method, the conductor pad on the chip carrier side and the corresponding printed wiring board side Since the conductor pads are directly joined by soldering, the difference in thermal expansion coefficient and thermal capacity between the chip carrier and the printed wiring board causes physical failure of the joining solder due to heat generation during operation of the semiconductor chip, which is likely to cause connection failure. It aims to solve both problems and problems at the same time.
（問題点を解決するための手段） 以上のように問題点を解決するために本発明が採った手
段は、第１図〜第３図に示した実施例に従って説明する
と、半導体素子（８）を搭載してプリント配線板（11）
上に実装される表面実装用パッケージ(1)であって、こ
の表面実装用パッケージ(1)の基材(7)の、前記プリント
配線板（11）上に形成された導体パッド（12）に対応す
る位置に、スルーホール（４）及び前記基材(7)の端面
に位置する側面スルーホール（５）を設け、前記スルー
ホール（４）には、該スルーホール（４）に挿入される
挿入部（3c）と前記導体パッド（12）に接合される接合
面（3a）と前記挿入部（3c）・接合面（3a）に設けられ
たスルーホール（４）より大径の大径部（3b），（3
d），（3e）とを有する導体ピン（３）を挿入し、さら
に前記側面スルーホール（５）の底面及び前記導体ピン
（３）の先端に半田バンプを形成することである。(Means for Solving Problems) Means adopted by the present invention in order to solve the problems as described above will be described with reference to the embodiments shown in FIGS. With printed wiring board (11)
A surface mount package (1) to be mounted on a conductor pad (12) formed on the printed wiring board (11) of a base material (7) of the surface mount package (1). A through hole (4) and a side through hole (5) located at the end face of the base material (7) are provided at corresponding positions, and the through hole (4) is inserted into the through hole (4). A large diameter portion having a diameter larger than the joint surface (3a) joined to the insertion portion (3c) and the conductor pad (12) and the through hole (4) provided in the insertion portion (3c) / joint surface (3a). (3b), (3
d) and (3e) are inserted, and solder bumps are formed on the bottom surface of the side surface through hole (5) and the tip of the conductor pin (3).
（発明の作用） 本発明が以上のような手段を採ることによって以下のよ
うな作用がある。(Operation of the Invention) The present invention adopts the above-mentioned means and has the following operation.
本発明による表面実装用パッケージ（１）は、プリント
配線板（11）上に形成された導体パッド（12）に接合す
る入出力端子を、前記表面実装用パッケージ（１）の外
周及びその内側にも設けたことにより、多数の入出力端
子を必要とする表面実装用パッケージにおいて、小形で
高密度な実装が可能となった。また、本発明による表面
実装用パッケージ（１）においては、前記の内側の入出
力端子を、前記表面実装用パッケージにスルーホール
（４）を設け、このスルーホール（４）に導体ピン
（３）の一部を挿入した構造にすることにより、前記プ
リント配線板（11）に実装した際、当該表面実装用パッ
ケージ（１）は、各導体ピン（３）が外に出た分だけ前
記プリント配線板（11）とは空間（13）ができ、これに
より前記表面実装用パッケージ（１）の熱放散性が良好
となり、前記表面実装用パッケージ（１）と前記プリン
ト配線板（11）との熱膨張率及び熱容量の差によって生
じていた接合半田の歪が小さくなり、その部分での接続
不良が少なくなる。The surface mounting package (1) according to the present invention has an input / output terminal to be joined to a conductor pad (12) formed on a printed wiring board (11) on the outer periphery and inside of the surface mounting package (1). By also providing the above, it is possible to achieve small-sized and high-density mounting in a surface mounting package that requires a large number of input / output terminals. Further, in the surface mounting package (1) according to the present invention, the inside input / output terminals are provided with through holes (4) in the surface mounting package, and conductor pins (3) are provided in the through holes (4). With the structure in which a part of is inserted, when mounted on the printed wiring board (11), the surface mounting package (1) has a structure in which the printed wiring is as much as each conductor pin (3) goes out. A space (13) is formed with the board (11), which improves the heat dissipation of the surface mounting package (1), and the heat between the surface mounting package (1) and the printed wiring board (11). The distortion of the bonding solder caused by the difference in the expansion coefficient and the heat capacity is reduced, and the connection failure at that portion is reduced.
（実施例） 次に、本発明を図面に示した具体的な実施例に基づいて
詳細に説明する。第１図には本発明に係る表面実装用パ
ッケージ（１）の縦断面図が示してある。(Examples) Next, the present invention will be described in detail based on specific examples shown in the drawings. FIG. 1 shows a vertical sectional view of a surface mounting package (1) according to the present invention.
この表面実装用パッケージ（１）は、基材（７）にスル
ーホール（４）と側面する（５）を形成し、前記スルー
ホール（４）には導体ピン（３）を挿入し、前記側面ス
ルーホール（５）の底面及び前記導体ピン（３）の先端
にバンプ（２）を形成したものである。In this surface mounting package (1), a through hole (4) and a side surface (5) are formed on a base material (7), and a conductor pin (3) is inserted into the through hole (4) to form the side surface. A bump (2) is formed on the bottom surface of the through hole (5) and the tip of the conductor pin (3).
・実施例１ 第１図において、基材（７）は、ガラスエポキシ基板を
使用し、導体ピン（３）は、リン青銅によって形成した
ものを使用した。この導体ピン（３）は、第２図（Ａ）
に示したように、基材（７）側の各スルーホール（４）
に挿入されるための挿入部（3c）と、ピン中央付近に
は、スルーホール（４）より大径の大径部、さらにプリ
ント配線板（11）上に形成された導体パッド（12）に半
田接合されるための接合面（3a）からなっている。な
お、本実施例においては、大径部を、挿入部（3c）の下
端部分から外方に延出する鍔（3b）としてある。前記挿
入部（3c）には、前記スルーホール（４）へ容易に挿入
するために、テーパー面を施した。前記鍔（3b）は、前
記挿入部（3c）より大径であるため、前記スルーホール
（４）に前記導体ピン（３）を挿入した際に、前記鍔
（3b）により前記導体ピン（３）が係止され、第３図に
示した空間（13）の分だけ前記基材（７）はプリント配
線板（11）から離れた構造となる。バンプ（２）は、本
実施例において、Sn60％の溶融半田に浸漬することによ
って形成したものである。-Example 1 In FIG. 1, the base material (7) used the glass epoxy substrate, and the conductor pin (3) used what was formed by phosphor bronze. This conductor pin (3) is shown in FIG. 2 (A).
As shown in, each through hole (4) on the base material (7) side
The insertion part (3c) to be inserted into, the large diameter part having a diameter larger than the through hole (4) near the center of the pin, and the conductor pad (12) formed on the printed wiring board (11). It consists of a joint surface (3a) for soldering. In the present embodiment, the large diameter portion is the flange (3b) extending outward from the lower end of the insertion portion (3c). The insertion portion (3c) has a tapered surface for easy insertion into the through hole (4). Since the flange (3b) has a larger diameter than the insertion portion (3c), when the conductor pin (3) is inserted into the through hole (4), the flange (3b) causes the conductor pin (3b) to move. ) Is locked, and the base material (7) is separated from the printed wiring board (11) by the space (13) shown in FIG. The bump (2) is formed by immersing it in a molten solder of Sn60% in this embodiment.
・実施例２ 第１図において基材（７）は、ガラストリアジン基板を
使用し、導体ピン（３）は、コバールによって形成した
ものを使用した。この導体ピン（３）は、第２図（Ｂ）
に示したように、基材（７）側の各スルーホール（４）
に挿入されるための挿入部（3c）と、スルーホール
（４）より大径の大径部と、接合面（3a）とからなって
いる。なお、本実施例においては、大径部を、挿入部
（3c）より大径の支柱部（3d）としてあり、この支柱部
（3d）の図示下側面が接合面（3a）となっている。バン
プ（２）は、実施例１と同様にして形成したものであ
る。-Example 2 In FIG. 1, the base material (7) used the glass triazine substrate, and the conductor pin (3) used what was formed by Kovar. This conductor pin (3) is shown in FIG. 2 (B).
As shown in, each through hole (4) on the base material (7) side
It has an insertion portion (3c) for insertion into, a large diameter portion having a diameter larger than that of the through hole (4), and a joint surface (3a). In the present embodiment, the large-diameter portion is the pillar portion (3d) having a larger diameter than the insertion portion (3c), and the lower surface of the pillar portion (3d) in the drawing is the joining surface (3a). . The bumps (2) are formed in the same manner as in Example 1.
・実施例３ 第１図において基材（７）は、ガラスポリイミド基板を
使用し、導体ピン（３）は、42アロイによって形成した
ものを使用した。この導体ピン（３）は、第２図（Ｃ）
に示したように、基材（７）側の各スルーホール（４）
に挿入されるための挿入部（3c）と、スルーホール
（４）より大径の大径部と、接合面（3a）とからなって
いる。なお、本実施例においては、大径部を、挿入部
（3c）から連続的に大径となる支柱部（3e）としてあ
り、この支柱部（3e）の図示下側面（3a）が接合面とな
っている。バンプ（２）は、実施例１と同様にして形成
したものである。-Example 3 In FIG. 1, the base material (7) used the glass polyimide substrate, and the conductor pin (3) used what was formed by 42 alloy. This conductor pin (3) is shown in FIG. 2 (C).
As shown in, each through hole (4) on the base material (7) side
It has an insertion portion (3c) for insertion into, a large diameter portion having a diameter larger than that of the through hole (4), and a joint surface (3a). In this embodiment, the large-diameter portion is the pillar portion (3e) continuously increasing in diameter from the insertion portion (3c), and the lower surface (3a) of the pillar portion (3e) in the drawing is the joint surface. Has become. The bumps (2) are formed in the same manner as in Example 1.
（発明の効果） 第３図は、本発明による表面実装用パッケージ（１）
に、半導体素子（８）をダイボンディング及びワイヤー
ボンディングを経てエポキシ樹脂（10）で封止した状態
の表面実装用パッケージを、プリント配線板（11）に実
装した状態の縦断面図である。第３図に示したように、
本発明による表面実装用パッケージ（１）とプリント配
線板（11）とは、前記導体ピン（３）を介して空間（1
3）が形成され、この空間（13）により半導体素子
（８）の動作中に発生する放散しやすくするため、前記
表面実装用パッケージ（１）と前記プリント配線板との
熱膨張率及び熱容量の差によって生じる接合部（14）で
の歪による接続不良が少なくなり、高信頼度の表面実装
を行うことができる。また、表面実装用パッケージ
（１）をプリント配線板（11）に半田接合によって実装
した場合、そのフラックスやフラックス残渣の除去が容
易にできる。さらに、本発明による表面実装用パッケー
ジにおいては、入出力端子を基材（７）の外周だけでな
く、その内側にも配置したことによって、多数の入出力
端子を必要とするパッケージにおいても表面実装が可能
となった。(Effect of the Invention) FIG. 3 shows a surface mounting package (1) according to the present invention.
FIG. 3 is a vertical cross-sectional view showing a state in which the surface mounting package in which the semiconductor element (8) is sealed with an epoxy resin (10) through die bonding and wire bonding is mounted on a printed wiring board (11). As shown in FIG.
The surface mounting package (1) and the printed wiring board (11) according to the present invention are provided with a space (1) through the conductor pin (3).
3) is formed, and the space (13) makes it easier to dissipate during the operation of the semiconductor element (8), so that the thermal expansion coefficient and the heat capacity of the surface mounting package (1) and the printed wiring board are reduced. Connection defects due to distortion in the joint portion (14) caused by the difference are reduced, and highly reliable surface mounting can be performed. Further, when the surface mounting package (1) is mounted on the printed wiring board (11) by soldering, the flux and flux residue can be easily removed. Further, in the surface mounting package according to the present invention, the input / output terminals are arranged not only on the outer periphery of the base material (7) but also on the inner side thereof, so that the surface mounting is achieved even in a package requiring a large number of input / output terminals. Became possible.
第１図は本発明による表面実装用パッケージの縦断面
図、第２図（Ａ）はこの表面実装用パッケージに使用さ
れる導体ピンの拡大斜視図、第２図（Ｂ）はこの表面実
装用パッケージに使用される別の導体ピンの拡大斜視
図、第２図（Ｃ）はこの表面実装用パッケージに使用さ
れるさらに別の導体ピンの拡大斜視図、第３図は本発明
による表面実装用パッケージに半導体素子を搭載しプリ
ント配線板に実装した状態の縦断面図、第４図〜第６図
は従来のパッケージをそれぞれ示す縦断面図、第７図及
び第８図はそれぞれ従来のチップキャリア搭載方法の一
実施例を示す縦断面図である。 符号の説明 （１）……本発明による表面実装用パッケージ、
（２），（22）……半田、（３）……導体ピン、（3a）
……接合面、（3b）……鍔、（3c）……挿入部、（3d）
（3e）……支柱部、（４）……スルーホール、（５）側
面スルーホール、（６）……半導体搭載用凹部、（７）
……基材、（８）……半導体素子、（９）ボンディング
ワイヤー、（10）……封止用エポキシ樹脂、（11），
（31）……プリント配線板、（12），（24），（32）…
…導体パッド、（13）……空間、（14）……接合部、
（21）……チップキャリア、（23）……金属部材。FIG. 1 is a longitudinal sectional view of a surface mounting package according to the present invention, FIG. 2 (A) is an enlarged perspective view of a conductor pin used in this surface mounting package, and FIG. 2 (B) is this surface mounting package. FIG. 2C is an enlarged perspective view of another conductor pin used in the package, FIG. 2C is an enlarged perspective view of yet another conductor pin used in the package for surface mounting, and FIG. 3 is a surface mount according to the present invention. The semiconductor device is mounted on the package and mounted on a printed wiring board. The vertical cross-sectional views are shown in FIGS. 4 to 6, respectively, and the conventional chip carrier is shown in FIGS. It is a longitudinal cross-sectional view showing an embodiment of a mounting method. DESCRIPTION OF SYMBOLS (1) ... Surface mounting package according to the present invention,
(2), (22) ... solder, (3) ... conductor pin, (3a)
...... Mating surface, (3b) …… Tsuba, (3c) …… Insertion part, (3d)
(3e) …… Support post, (4) …… Through hole, (5) Side through hole, (6) …… Semiconductor mounting recess, (7)
…… Base material, (8) …… Semiconductor element, (9) Bonding wire, (10) …… Epoxy resin for sealing, (11),
(31) …… Printed wiring board, (12), (24), (32)…
… Conductor pad, (13) …… Space, (14) …… Joining part,
(21) …… Chip carrier, (23) …… Metal member.
Claims (1)
実装される表面実装用パッケージであって、この表面実
装用パッケージの基材の、前記プリント配線板上に形成
された導体回路の導体パッドに対応する位置に、スルー
ホールと前記基材の端面に位置する側面スルホールを設
け、前記スルーホールには、該スルーホールに挿入され
る挿入部と前記導体パッドに接合される接合面と前記挿
入部・接合面間に設けられたスルーホールより大径の大
径部とを有する導体ピンを挿入し、前記側面スルーホー
ルの底面及び前記導体ピンの先端にバンプを形成したこ
とを特徴とする表面実装用パッケージ。1. A surface mounting package for mounting a semiconductor element on a printed wiring board, the conductor of a conductor circuit formed on the printed wiring board, which is a base material of the surface mounting package. A through hole and a side through hole located at an end face of the base material are provided at a position corresponding to the pad, and the through hole has an insertion portion to be inserted into the through hole, a joint surface to be joined to the conductor pad, and the A conductor pin having a large diameter portion having a diameter larger than that of the through hole provided between the insertion portion and the joint surface is inserted, and bumps are formed on a bottom surface of the side surface through hole and a tip of the conductor pin. Surface mount package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065186A JPH0777243B2 (en) | 1987-03-19 | 1987-03-19 | Surface mount package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62065186A JPH0777243B2 (en) | 1987-03-19 | 1987-03-19 | Surface mount package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229842A JPS63229842A (en) | 1988-09-26 |
| JPH0777243B2 true JPH0777243B2 (en) | 1995-08-16 |
Family
ID=13279637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62065186A Expired - Lifetime JPH0777243B2 (en) | 1987-03-19 | 1987-03-19 | Surface mount package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777243B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-03-19 JP JP62065186A patent/JPH0777243B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63229842A (en) | 1988-09-26 |
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