JPH077507A - 非同期スイッチングノ−ドとそこで使用されるスイッチング素子用論理手段 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、複数のスイッチング段を備え、セ
ルをノ−ドの入力ポ−トから出力ポ−トのグル−プに分
配し、各スイッチング段のスイッチング素子はセルに関
連する内部経路設定ラベルに基づいてスイッチング素子
の入口の１つから出口に向かう経路を設定する経路設定
論理手段を含む非同期スイッチングノ−ドで不規則な出
力ポ−トのグル−プに分配する能力を与えることを目的
とする。 【構成】 経路設定ラベルは入力ポ−トを出力ポ−トグ
ル−プと接続する分配ツリ−を識別し、経路設定論理手
段RLが内部経路設定ラベルRCA の制御下でその経路設定
論理手段が含まれているスイッチング素子に接続された
分岐のセットを予め選択する事前選択手段SEL と、分岐
のセットの予め選択された分岐の１つをダイナミックに
選択する選択手段RTS と、スイッチング素子から出る選
択された分岐上の経路設定を識別する手段とを具備して
いることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セルをノ−ドの入力ポ
−トから出力ポ−トのグル−プへ分配する非同期のスイ
ッチングノ−ドに関し、少なくとも１つのスイッチング
素子をそれぞれ含む複数のスイッチング段を含み、各ス
イッチング素子は前記セルの１つを前記スイッチング素
子の入口の１つから前記セルに関連する内部経路設定ラ
ベルに基づいて少なくとも出口の１つに経路設定する経
路設定論理手段を含む。

【０００２】

【従来の技術】このようなスイッチングノ−ドは例えば
1993年１月17日出願（Verhille 11 ）の欧州特許第0524
350 号明細書に記載されており、ここでグル−プの出力
ポ−トをさらに他のノ−ドに接続する種々の伝送リンク
にそれらを規則的に分配することによってセルを他のノ
−ドに転送することを提案している。このようにしてこ
れらのリンクの通信における増強された信頼性ならびに
ノ−ド間のリンクの増強された効率が与えられる。

【０００３】この既知のノ−ドの問題は、任意に選択さ
れた出力ポ−トを有するグル−プのアドレスを可能にせ
ず、いわゆる規則的なグル−プ、即ちアドレスが数学的
関係によりリンクされる出力ポ−トからなるグル−プの
アドレスのみを可能にすることである。従って規則的な
グル−プを構成する出力ポ−トのアドレスは例えば形態
ＡＢＸＤＥＦＸＸＩＪＸＸであり、Ａ、Ｂ、Ｄ、Ｅ、
Ｆ、Ｇ、Ｉ、Ｊは特定の二進値であり、Ｘは任意の二進
値を表す記号であり即ち値に関係しない。

【０００４】

【発明が解決しようとする課題】規則的なグル−プへの
前述の限定は、既知のノ−ドが前述の例、即ち値に関係
せずに限定されるようにアドレスでグル−プをアドレス
し、セルをスイッチングする瞬間に各スイッチング素子
を最終的に値に関係のない特定の値に関連づけさせるこ
とにより出力ポ−トの規則的なグル−プにわたって分配
が達成される事実から生じる。従ってこのような不規則
なグル−プがランダムの使用を規則的にするか、スイッ
チング素子の出口を識別するためにビット値に関係しな
いので、前述の既知のスイッチングノ−ドはセルを出力
ポ−トの不規則なグル−プに分配できないことが簡単に
立証される。

【０００５】本発明の目的は、セルを不規則な出力ポ−
トのグル−プにも分配する能力がある前述のタイプのス
イッチングノ−ドを提供することである。

【０００６】

【課題を解決するための手段】この目的は、前記内部経
路設定ラベルが前記入力ポ−トと出力ポ−トの前記グル
−プを接続する分岐の少なくとも１つの分配ツリ−を識
別し、少なくとも１つの前記経路設定論理手段が、前記
内部経路設定ラベルの制御下で、前記経路設定論理手段
がその一部を形成するスイッチング素子に接続される前
記分岐のセットを予め選択する事前選択手段と、前記セ
ットの予め選択された分岐の１つをダイナミックに選択
する選択手段と、前記スイッチング素子から出て行く選
択された分岐の経路設定を識別する手段とを含むことに
より達成される。

【０００７】このようなグル−プでは分配ツリ−は入力
ポ−トをグル−プを形成する各出力ポ−トに接続するよ
うに限定されているので、前述のノ−ドはセルを出力ポ
−トのグル−プに分配することができる。

【０００８】出力ポ−トのグル−プに対して、以下の方
法はそれをアドレスするために使用される。グル−プに
含まれる各出力ポ−トからスタ−トし、通路はトレ−ス
され、そのセルはこのような出力ポ−トに到達するよう
に後続しなければならない。このような方法で入力ポ−
トからグル−プの出力ポ−トの１つに導かれる全ての経
路からなる分岐が決定され、これらの分岐は明白にこの
グル−プに関連する前述の分配ツリ−を共に形成する。

【０００９】この分配ツリ−によるセルの経路設定に対
して、第１に明白なことは分岐点がグル−プをアドレス
するためにこれらのスイッチング素子に供給されなけれ
ばならないようにスイッチング素子のいくつかに分かれ
ることである。これらの分岐点はこのスイッチング素子
における分岐または経路のセットの限定で反映され、さ
らに明白なことは予め選択された分岐のセットからのダ
イナミックな分岐の選択において、このように経路設定
されたセルがグル−プの出力ポ−トにわたって分配され
ることである。

【００１０】既知のスイッチングノ−ドが特定のタイ
プ、即ち多重通路の自己経路設定タイプであるが本発明
は後述の説明から明白であるようにいかなるタイプのノ
−ドにも応用可能であることに注目すべきである。

【００１１】第１のタイプのスイッチングノ−ドは単一
通路のタイプであり、これは所定の入力ポ−トで受信さ
れるセルにより後続され、特定の出力ポ−トにアドレス
される通路が接続が行われると直ぐに全て決定される。
セルを受信するとき各スイッチング素子はセルがアドレ
スされるノ−ド出力ポ−トにアクセスを与える出口のた
だ１つを識別する。

【００１２】第２のタイプのスイッチングノ−ドは多重
通路の設定を行うことであり、この多重通路に応じて特
定の出力ポ−トにアドレスされたセルにより後続される
通路が、ノ−ドに供給される瞬間に完全に決定されるの
ではなく、第１および最後以外の交差段階で可能な多重
通路で各段で段階的に決定される。スイッチング素子が
セルを受信するとき、セルがアドレスされるノ−ド出力
ポ−トにアクセスを与える出口のグル−プを識別する。
このような出口グル−プはこの出力ポ−トの経路設定グ
ル−プと呼ばれる。このような経路設定グル−プの識別
後、このグル−プに含まれる出口の１つを選択する段階
は例えばランダムなスイッチング素子により行われる。

【００１３】前述の説明から本発明のノ−ドを限定する
のに使用されたスイッチング素子の送出“経路”という
表現は、対象となるネットワ−クが多重通路経路設定タ
イプであるならば経路設定グル−プをまた、ネットワ−
クが単一の通路経路設定タイプであるならば単一の出口
を表す。

【００１４】スイッチングノ−ドタイプに関する別の区
別は異なった経路設定タイプ、即ち翻訳経路設定と自己
経路設定との区分である。通常のスイッチングノ−ドで
は単一のノ−ド出力ポ−トにアドレスされるセルは各ス
イッチング素子中でスイッチング素子の単一の送出経路
に向けて経路設定される。翻訳経路設定では経路はセル
ヘッダに含まれる接続識別子を翻訳することにより選択
され、一方自己経路設定では経路はセルに付加され前者
の識別子から得られる内部経路設定デ−タを分析するこ
とにより直接選択される。

【００１５】後者から本発明のスイッチングノ−ドを限
定することに使用される表現“内部経路設定ラベル”は
この識別子またはセルに付加されるこの経路設定デ−タ
の一方を表すことが明白である。

【００１６】さらに、本発明は少なくとも１つの入口
と、それぞれ少なくとも１つの出口を有する複数の送出
経路とを有するスイッチング素子のための経路設定論理
手段に関し、前記経路設定論理手段は前記セルに関連す
る内部経路設定ラベルに基づいて少なくとも１つの前記
経路を前記入口で受信されたセルに対して選択し、前記
セルを前記選択された経路設定の前記出口に経路設定す
る。

【００１７】このような経路設定論理手段は欧州特許第
Al-0446493号明細書に記載されている。前述のようにセ
ルは特定の経路設定グル−プの１つの出口に経路設定す
るから、前述の多重通路タイプのスイッチングノ−ドを
提供することを可能にする。この経路設定論理手段は最
初に述べた特許明細書から明白なように前述の既知の非
同期スイッチングノ−ドで使用されるが、詳細に後述す
るように出力ポ−トの不規則なグル−プに対するセル分
配を行うことができない。

【００１８】この既知の経路設定論理手段は十分な分配
による全ての出口または経路設定グル−プで束にされた
出口のみのいずれか以外のセルを経路設定することは不
可能であり、そうすることはセルを前述の規則的なグル
−プに転送する役目をするだけである。

【００１９】ｋ＝１，…，８である数学的関係1792＋ｋ
^* 32により与えられるアドレスで８つのノ−ド出力ポ−
トのグル−プ内でセルがノ−ド入力ポ−トから出力ポ−
トに転送される例を考える。セルに関連する出力ポ−ト
のこのグル−プの目的地二進アドレスは３つのビットフ
ィ−ルド即ち、１１，ＸＸＸ，１１１１１を有する。こ
れらのビットフィ−ルドは既知のノ−ドで３段のスイッ
チングネットワ−クのスイッチング素子により連続して
使用される内部経路設定ラベルを構成する。スイッチン
グネットワ−ク内のスイッチング素子の相互接続と経路
設定グル−プの対応する選択によりセルはビットフィ−
ルド“ＸＸＸ”に対応する第２段で行われる十分な分配
によってのみ最後に述べたグル−プの出力ポ−トの１つ
に到達する。

【００２０】したがって、出力ポ−トのグル−プのアド
レスは十分な分配の使用により既知の経路設定論理手段
で行われ、一方、経路設定グル−プは同一の目的で非常
に限定された範囲にのみ使用される。経路設定グル−プ
はノ−ド、特にノ−ドの相互接続の必要性を適応させる
ために初期化され、それ故経路設定論理手段により処理
されるセルを経路設定するために使用される。それ故、
これらの経路設定グル−プの限定は半永久的であり、一
般的に限定された数の処理セルによってのみ使用される
出力ポ−トの不規則なグル−プをアドレスすることに使
用されることができない。

【００２１】それ故本発明の別の目的はセルをスイッチ
ング素子の任意の出口数に制御可能に分配することを可
能にする経路設定論理手段を提供することである。

【００２２】この目的は、前記経路設定手段が前記内部
経路設定ラベルの制御の下で１から全ての前記経路を含
む少なくとも１つのセットを予め選択する事前選択手段
と、前記選択された経路を各予め選択されたセットから
選択する選択手段とを含むことにより達成される。

【００２３】経路設定論理手段に関してセルに関する内
部経路設定ラベルにより経路のセットを識別し、このセ
ットから経路を選択することによりセルは経路設定グル
−プにより限定されるような出口グル−プよりも大き
く、スイッチング素子の出口の全体的なグル−プよりも
小さい出口グル−プの任意の出口に転送されることがで
きる。これは種々のスイッチング素子中でこれらのセル
の分配ツリ−を反映するように、即ち経路のセットが各
スイッチング素子の予め選択された分岐のセットに対応
し、セルの経路設定に必要な分岐点を分配ツリ−を介し
て出力ポ−トのグル−プに提供するように経路のセット
の選択によって前述のノ−ドに必要とされる方法でセル
の伝送能力を増加する。

【００２４】後者の経路設定論理手段は特定の数のセル
のみのセットの限定を可能にすることにより前述の使用
にかかわりなくスイッチング素子の柔軟性を増加するこ
とが認められる。このようなセットは限定がスイッチン
グネットワ−ク内の特定の相互接続により半永久的であ
る経路設定グル−プとは反対に、スイッチングネットワ
−クにより転送される特定のセル流の経路設定の必要性
を満足するように連続して再プログラムされることがで
きる。スイッチングノ−ドの知性の一部は後者が内部経
路設定ラベルに応じて経路設定選択をすることができる
ので、このようにスイッチング素子にわたって分配さ
れ、この経路設定選択が行われなければ中央化される方
法即ち特定の経路設定を選択する選択で行われなければ
ならない。知性のこのような分配は効率的で柔軟性のあ
る動作の保証として本発明の技術的範囲内である。

【００２５】経路設定論理手段の特徴的な性質は、前記
事前手段がその経路設定メモリであり、そのメモリ位置
が前記内部経路設定ラベルに含まれた経路の基準数によ
りアドレスされ、前記各メモリ位置は異なった前記セッ
トの経路を識別し、前記経路設定論理手段はまた複数の
経路を選択するように構成され、前記選択手段は前記セ
ットに含まれる１または全ての経路設定を選択するため
前記内部経路設定ラベルから得られる経路設定指示装置
により制御されることである。

【００２６】前述の方法で経路設定デ−タに基づくセッ
トのアドレスの非常に柔軟な方法が達成される。これら
のセットの再プログラムはさらに経路設定メモリにより
非常に簡単に行われることができる。

【００２７】しかしながら、より重要なことは前述の特
性が本発明を非常に有効に実行することを許容すること
である。最後に述べた特許明細書から、経路設定論理手
段が単一点から多点またはマルチキャスト接続を支持す
ることが明白である。これは既知の経路設定論理手段か
ら明白なようにメモリ位置で複数の経路が識別される経
路設定メモリを介しこの複数の経路設定から全ての経路
設定グル−プを選択することにより達成される。後者の
特徴は前述の経路設定と本発明の単一点から多点の経路
設定との両者が同様のリソ−スを必要とする事実によ
り、選択手段が前述の経路設定指示装置により適切に制
御されるとき単一の経路設定メモリが両者のタイプの経
路設定を行うことに使用されることを明白に指摘してい
る。このようにして本発明の経路設定論理手段は既知の
経路設定論理手段からスタ−トして簡単に構成されるこ
とができる。

【００２８】さらに経路設定論理手段の特徴の性質は、
前記各メモリ位置で異なった選択周波数値が前記異なっ
たセットの１つに含まれる各経路に関連され、前記経路
の１つが前記選択手段により前記１つの異なったセット
から選択される相対的周波数が前記１つの経路設定に関
連する選択周波数値に比例することである。

【００２９】このようにして経路設定グル−プの特定の
セットの内容中の異なった経路設定グル−プが選択され
る相対的周波数は、これらの異なった経路設定グル−プ
間で異なる。経路設定論理手段はこれらの異なった経路
設定グル−プを異なった帯域幅容量を有するものとして
認識する。

【００３０】このような異なった帯域幅容量が存在する
第１の実施例はスイッチング素子の出口の１つが使用さ
れることができないときである。後者の出口を含む経路
設定グル−プも経路設定グル−プのセットに含まれるな
らば、このセットの総合的な通信量の負荷は最大にされ
るだけであり、この経路設定グル−プが選択される相対
的周波数が他の経路設定グル−プが選択される周波数よ
りも小さいように選択周波数値が適応されるならば情報
損失の危険性はない。相対的周波数が等しいならば全て
のこれらの後者の経路設定グル−プはこれらが使用され
ない１つの出口を有する如く軽く負荷されなければなら
ない。

【００３１】第２の例は経路設定グル−プのセットが出
力ポ−トのグル−プをアドレスするのに使用されるとき
前述のタイプのノ−ドと関連して生じる。選択周波数値
なしにこのようなセットの各経路設定グル−プはアドレ
スされるグル−プの数と種類を著しく限定する等しい帯
域幅を提供する複数の出力ポ−トに接続されるべきであ
る。

【００３２】それ故、スイッチングノ−ドの非常に重要
な特徴は、前記予め選択された各分岐を選択する確率が
選択された分岐を介してアクセスすることができる前記
グル−プの前記出力ポ−トの帯域幅に比例するように決
定される選択周波数値の制御下で、前記選択手段が前記
予め選択された分岐の１つを選択することである。

【００３３】この方法で選択周波数値を限定すると、分
岐と各スイッチング素子で発生する経路が任意の量の帯
域幅を提供するグル−プの出力ポ−トに接続されること
ができることは明らかである。

【００３４】本発明の経路設定論理手段のさらに別の特
徴は、前記経路が異なった大きさであり、前記各出口が
それぞれ異なった大きさを有する複数の経路に属し、経
路サイズの指示装置が前記選択手段に特定の大きさの経
路のみが考慮されることを指示するのに使用される。

【００３５】このように明白に少ない大きな経路に対し
て、多数のビットが選択周波数値を特定化するため経路
設定メモリのメモリ位置で有効であることが立証され
る。それ故直観的に理解できるようにこのような大きな
経路でより必要性がより大きいとき特に有効であるこれ
らのより大きな経路設定グル−プに対して前述の精度が
改良される。

【００３６】より大きな経路が多数のより小さい経路を
包含するように限定されることができるという事実によ
り制御された分配の形態が本来有効であるので既に経路
自体の経路設定のこのような限定が経路設定の柔軟性を
改良する。

【００３７】本発明のさらに重要な点は、前記内部経路
設定ラベルに含まれている出力アドレスに基づいて組合
わされた経路設定論理装置によりそれを識別することに
よって前記経路設定論理手段が前記経路の１つを選択す
るために適合されることであり、前記出力アドレスの選
択は前記経路設定デ−タに含まれるデ−タに基づく。

【００３８】点から点への接続の前述の新規の経路設定
タイプは理論的にスイッチング素子により処理される全
てのセルに適用されるが、これは最新技術を有するスイ
ッチング素子の他の回路と同じ集積回路上に集積される
には非常に大きすぎる経路設定メモリの容量を必要とす
ることになる。経路設定メモリは適切にスイッチングネ
ットワ−クにより支持される出力ポ−トの各グル−プの
メモリ位置を具備しなければならない。

【００３９】経路設定メモリの分離した集積は市場と技
術的に重大な欠点につながるので、最後に参照した明細
書から既に知られている組合わせ論理を使用して点から
点の接続のための第２の回路が経路設定論理手段に含ま
れる。経路設定メモリ容量はそれを厳密に必要とする応
用のみに減少されることができる。このように経路設定
メモリ容量は残りのスイッチング素子と同じ集積回路に
このメモリが集積できるように減少されることができ
る。

【００４０】スイッチングノ−ドの別の特徴は、前記選
択手段が時間依存アルゴリズムにより前記予め選択され
た分岐の１つを選択することである。

【００４１】このようにして時間的にノ−ドは連続的に
受信したセルを分離し、それは出力ポ−トの同一のグル
−プにアドレスされ、アルゴリズムが幾つかの連続的な
セルの同一の分岐を選択するならば可能であるようにグ
ル−プの出力ポ−トが他に関して過負荷されることを防
止する。

【００４２】ノ−ドの別の特徴によると、前記選択手段
は段の一部分を形成する前記スイッチング素子の位置に
依存するアルゴリズムにより前記予め選択された分岐の
１つを選択する。

【００４３】従ってノ−ドは同じ段のスイッチング素子
または同じスイッチング素子の入力で同時に到達する空
いているセルで分離することが可能である。

【００４４】本発明の非同期スイッチングノ−ドのさら
に別の特徴的な性質は、前記経路設定論理手段の少なく
とも１つが出力ポ−トの前記グル−プをアドレスするよ
うにその一部分を形成するスイッチング素子の出口にわ
たって十分な分配を行うように他の前記セルの前記内部
経路設定レベルを構成することである。

【００４５】前述の説明から明白なように、本発明によ
る新規の経路設定タイプの排他的な使用は第１のスイッ
チングネットワ−クに与えられるネットワ−ク出力のグ
ル−プ数に等しい第１近似で各スイッチング素子の経路
設定メモリに複数のセットが含まれることになる。既に
前述したようにこのような大きい経路設定メモリは市場
で実現されていない。

【００４６】それ故分配によるネットワ−ク出力のグル
−プのアドレスの既知の方法を可能にすることにより、
新規の経路設定タイプの有効な特徴を必要とするネット
ワ−ク出力のグル−プのみが経路設定メモリに入るセッ
トを必要とする。このようにして本発明の市場で実行で
きる可能性は現在の技術で既に得られる。

【００４７】本発明による非同期のスイッチングノ−ド
の非常に重要な特徴は、前記セルの前記内部経路設定ラ
ベルが前記複数の分配ツリ−と、前記内部経路設定ラベ
ルにより複数の分岐のセットを選択する前記予め選択手
段と、前記スイッチング素子に接続する全ての前記分岐
を含み、前記複数の異なった分配ツリ−の異なるものに
属する各前記セットと、前記それぞれの予め選択された
分岐のセット当り１つの分岐を選択する前記選択手段
と、前記スイッチング素子から出る各選択された分岐の
経路設定の前記セルのコピ−を移動するマルチキャスト
手段を含む前記経路設定論理手段とを有するマルチキャ
ストツリ−を識別することである。

【００４８】後者の特徴はこのように経路設定されたセ
ルのコピ−が分離された出力ポ−トまたは規則的なグル
−プと同様に不規則なグル−プに有効に経路設定される
ことができるように単一点から多点またはマルチキャス
トの接続用の前述の新規の経路設定方法の使用を明白に
可能にする。前述の経路設定論理手段は複数の経路のセ
ットがスイッチング素子で限定されることを単に可能に
することによりこのタイプのマルチキャスト能力を提供
される簡単で明白な方法で適合されることができ、これ
らの各セットはセルのコピ−の１つの経路設定に使用さ
れる。

【００４９】本発明の前述およびその他の目的および特
徴はより明白になり本発明は添付図面を伴った実施例の
後述の説明を参照してよりよく理解されるであろう。

【００５０】

【実施例】図１で示された本発明の実施例はＮ個の入力
ポ−トＩ１，…Ｉｊ，…ＩＮをリンクグル−プＬＧ１，
…ＬＧｋに接続するＮ´個の出力ポ−トＯＰ，…，ＯＰ
Ｎ´に接続するノ−ドＮＤである。まず、セルが例えば
グル−プＬＧ１などの単一の不規則な出力グル−プにア
ドレスされる状態を考える。このセルはノ−ドに入ると
きセルと関連する内部経路設定ラベルに含まれる内部経
路設定デ−タに応じてノ−ドＮＤ中のスイッチング素子
により経路設定される。内部経路設定デ−タは暗黙的
（時間分割マルチプレクスのセル位置）または明白な
（可視的な通路と回路の識別子ＶＰＩ−ＶＣＩ）である
外部の経路設定デ−タから演繹される。

【００５１】図１で示されている本発明の実施例におい
て、ノ−ドＮＤの同様の名称の出力ポ−トに結合される
Ｎ´個のネットワ−ク出力ＯＰ１，…，ＯＰＮ´とＮ個
のネットワ−ク入力ＩＰ１，…，ＩＰｊ，…，ＩＰＮと
を有するスイッチングネットワ−クＳＮと、ノ−ドＮＤ
の各入力ポ−トＩ１，…，ＩＮとスイッチングネットワ
−クＳＮ１のネットワ−ク入力ＩＰ１，…，ＩＰＮとの
間に接続されている入力と出力とをそれぞれ有する翻訳
回路Ｔ１，…，ＴＮから構成されているＮ個の入口端子
モジュ−ルとを具備する。

【００５２】後述の説明はノ−ド出力ポ−トグル−プ
と、ネットワ−ク出力グル−プとノ−ドＮＤの出力リン
クグル−プの概念を交換可能に使用する。グル−プが限
定される方法によって、リンクグル−プＬＧ１，…，Ｌ
Ｇｋの１つにアドレスされるセルはこのグル−プのリン
クの１つに接続された出力ポ−トＯＰ１，…，ＯＰＮに
送信される。

【００５３】各入口端子変換回路Ｔ１，…，ＴＮは仮想
回路の識別子ＶＣＩと仮想通路の識別子ＶＰＩとを有す
る接続識別子ＶＣＩ−ＶＰＩのような外部経路設定デ−
タを翻訳し、その接続の全てのセルに対して同一である
接続の内部経路設定ラベルの各セルに供給する。このラ
ベルは単一の分配ツリ−を限定する。分配ツリ−は分岐
のセットであり、各分岐はセルの１つのコピ−をセルを
受信するノ−ドの入力ポ−トからセルがアドレスされる
出力ポ−トのグル−プのノ−ドの出力ポ−トの１つに経
路設定することに使用できる全ての経路を具備する。

【００５４】以下の２つの状況の間で区別を行わなけれ
ばならない。すなわち、ネットワ−クＳＮが翻訳タイプ
の経路設定を有する単一通路のタイプであるならば、内
部経路設定ラベルは古い値の代りにセルのヘッダで翻訳
装置Ｔ１，…，ＴＮにより書かれる接続識別子ＶＰＩ−
ＶＣＩの新しい値を含み、この接続識別子はセルがスイ
ッチング素子から送出されるセルの分配ツリ−の分岐を
識別するために遭遇する各スイッチング素子で翻訳さ
れ、各スイッチング素子の経路設定論理手段は新しい接
続が設定される度に内容が更新される翻訳メモリを含む
状況と、ネットワ−クＳＮが単一通路または多重通路の
経路設定タイプであるならば、内部経路設定ラベルはセ
ルがアドレスされるネットワ−クＳＮの出力ポ−トのグ
ル−プのリンクグル−プアドレス（ＬＧＡ）を具備し、
このアドレスはヘッダの前にセルに付加され、スイッチ
ング素子から送出される分配ツリ−の分岐を直接識別す
るフィ−ルドをアドレスから抽出するためにセルが遭遇
することを各スイッチング素子で分析する状況である。

【００５５】図２は分配ツリ−と分岐の定義を示してい
る。図面は単一点から単一点の経路設定のみに影響する
ネットワ−クＳＮ１のスイッチング素子を示している。
単一点から多点の経路設定またはマルチキャストの状態
については後述する。図２はセルが入力Ａに到達し、４
つの出力ポ−トＢ、Ｃ、Ｄ、Ｅを有するグル−プＬＧに
アドレスされる分配ツリ−を示している。

【００５６】ネットワ−クＳＮ１はスイッチング素子Ｓ
11乃至Ｓ１Ｎを有する第１の段Ｓ１と、スイッチング素
子Ｓ21乃至Ｓ２Ｎを有する第２の段Ｓ２と、スイッチン
グ素子Ｓ31乃至Ｓ３Ｎを有する第３の段Ｓ３とにより構
成される。この例では各スイッチング素子Ｓ11乃至Ｓ１
Ｎは２つのリンクにより各素子Ｓ21乃至Ｓ２Ｎに接続さ
れる。第２、第３段Ｓ２、Ｓ３のスイッチング素子は複
数の面にグル−プにされる。各面Ｑで第２の段Ｓ２のス
イッチング素子は第３の段Ｓ３のＲスイッチング素子に
接続され、他の面のスイッチング素子に接続されない。
面で第２の段Ｓ２の各スイッチング素子は４つのリンク
により同一面における第３の段Ｓ３の各スイッチング素
子に接続されている。

【００５７】所定の入力ポ−トと所定の出力ポ−トのグ
ル−プに対する分配ツリ−はセルが所定の入力ポ−トか
らグル−プの出力ポ−トの１つに経路設定されることを
可能にし、このツリ−の各分岐でグル−プにする分岐の
セットであり、全てのグル−プは経路設定期間で等し
く、即ちこれはセルが同一の出力ポ−トまたは出力の同
一のサブグル−プに経路設定することを可能にする。換
言すると分岐が分配ツリ−で選択された後、この分岐の
スイッチング素子から送出する経路は暗黙的に選択され
る。選択された分岐に対応する経路内の特定の出力の選
択はスイッチングネットワ−ク内の通信量の分配のみに
影響する。

【００５８】示された例ではスイッチング素子Ｓ11は２
つの分岐ＢＲ１、ＢＲ２に延在する分岐点である。分岐
ＢＲ１に対応する送出経路はそれぞれ２つのリンクから
なり出力ポ−トＢにアクセスを提供するＱ個の方向Ｄ
１，…Ｄ１Ｑを具備する。分岐ＢＲ２に対応する送出経
路はそれぞれ２つのリンクを含み出力ポ−トＣ、Ｄ、Ｅ
にアクセスを提供するＱ個の方向のＤ21，…，Ｄ２Ｑを
具備する。分岐ＢＲ１はさらに分岐せずにスイッチング
素子Ｓ21乃至Ｓ２Ｑを通って直接に通過する。これらの
スイッチング素子は分配ツリ−中でＢＲ１と異なった新
しい分岐を生成しない。同様のことがスイッチング素子
Ｓ31にも適用される。分岐ＢＲ１は出力ポ−トＢを実際
の分岐なしにアクセスする。

【００５９】スイッチング素子Ｓ２（Ｎ−Ｑ）乃至Ｓ２
Ｎのセットは２つの分岐即ち、出力Ｃへのアクセスを提
供する分岐ＢＲ３と出力ポ−トＤ、Ｅへアクセスを提供
する分岐ＢＲ４を生成する分岐点である。第２の段の出
力における分岐ＢＲ３に対応する送出経路はそれぞれ４
つのリンクを具備するＱ個の方向Ｄ31，…，Ｄ３Ｑを有
する。分岐ＢＲ４に対応する送出経路はそれぞれ４つの
リンクを有するＱ個の方向Ｄ４１，…Ｄ４Ｑを具備す
る。

【００６０】分岐ＢＲ３はまた分岐せずにスイッチング
素子Ｓ３（Ｎ−Ｒ）を通って直接通過される。分岐ＢＲ
３は素子Ｓ３（Ｎ−Ｒ）で分岐せずに出力ポ−トＣに進
む。スイッチング素子Ｓ３Ｎは分岐ＢＲ４が出力ポ−ト
Ｄにのみ進む分岐ＢＲ５と出力ポ−トＥにのみに進む分
岐ＢＲ６とに分離されるので分岐点である。

【００６１】分岐ＢＲ１乃至ＢＲ６のリンクはそれぞれ
分配ツリ−で区別できるように６つの異なった記号で示
されている。

【００６２】この例では分配は第１の段でダイナミック
に分岐ＢＲ１、ＢＲ２を最初に選択することを必要と
し、例えば分岐ＢＲ２が選択されるとき第２の段の分配
は分岐ＢＲ３またはＢＲ４を選択する。セルがスイッチ
ング素子Ｓ２（Ｎ−Ｑ）乃至Ｓ２Ｎのどれに到達する
か、同一の分岐ＢＲ３、ＢＲ４の選択が行われる。例え
ば分岐ＢＲ４が選択されるならば、分配は第３の段で単
一の出力ポ−トＤ、Ｅに導かれる分岐ＢＲ５、ＢＲ６を
選択することである。選択された分岐に対応する経路内
の特定のリンクの選択は到達する目的地を変更しない。

【００６３】図３はノ−ドが単一の通路タイプのネット
ワ−クＳＮ１を有する状態の本発明によるノ−ドの第１
の実施例の動作を示している。例えば入力ポ−トＡから
出力ポ−トＢへセルを導くためにそのセルが属する接続
が設定されるとき予め定められた単一の通路が存在す
る。

【００６４】目的地が出力ポ−トＢ、Ｃ、Ｄ、Ｅのグル
−プであるならば、採用された分岐に応じて幾つかの可
能な通路が存在する。図３は入力ポ−トＡから出力グル
−プＬＧの出力ポ−トＢ、Ｃ、Ｄ、Ｅの１つにセルを経
路設定することができる全てのリンク、換言すれば分岐
ＢＲ１乃至ＢＲ６を構成することができる全てのリンク
を示している。当のセルが属する接続が設定されると
き、ノ−ドは分配ツリ−の各分岐が接続用に設定される
ための単一のリンクを具備する特定の分配ツリ−を予め
選択する。これらの予め選択されたリンクは太線で示さ
れている。分岐を構成するために使用されるが選択され
ない他のリンクは細線で示されている。

【００６５】本発明によると、スイッチング素子Ｓ11が
セルを受信するならば、セルに付加される出力グル−プ
アドレスＬＧＡまたはセルヘッダ中の接続識別子ＶＰＩ
−ＶＣＩの一方を具備する内部経路設定ラベルによりそ
こから送出される全ての分岐を識別する。前者の場合に
はアドレスＬＧＡの翻訳は分岐ＢＲ１、ＢＲ２を識別す
る。後者の場合には接続識別子ＶＰＩ−ＶＣＩは分岐Ｂ
Ｒ１、ＢＲ２を直接識別する。

【００６６】スイッチング素子Ｓ11は後述されるアルゴ
リズムを使用してこれらの２つの分岐との間で選択す
る。翻訳テ−ブルは選択された分岐に対応している素子
Ｓ11から送出する経路を識別する。この場合（接続が設
定されたときに選択された意味で事前選択の）この分岐
を構成する予め定められたリンクを識別する。

【００６７】例えば分岐ＢＲ２が選択されたと仮定する
とこの分岐を構成する予め定められたリンクは素子Ｓ1
1、Ｓ２Ｎを接続する２つのリンクの一方である。スイ
ッチング素子Ｓ２Ｎがセルを受信したとき、内部経路設
定ラベルに基づいてそこから出る全ての分岐ＢＲ３、Ｂ
Ｒ４を識別する。これは後述する同じアルゴリズムを使
用してこれらの２つの分岐の間でダイナミックに選択す
る。翻訳テ−ブルは選択された分岐に対応する素子Ｓ２
Ｎから出る経路を識別する。このテ−ブルはこの分岐を
構成する予め定められた（この接続の設定期間中に選択
された意味で予め定められた）リンクを直接識別する。
例えばそれは素子Ｓ２Ｎ、Ｓ３Ｎを接続するリンクの１
つである。

【００６８】スイッチング素子Ｓ３Ｎがセルを受信する
とき、それは内部経路設定レベルに基づいてそこから出
る全ての分岐ＢＲ５、ＢＲ６を識別する。後述する同じ
アルゴリズムを使用してこれらの２つの分岐をダイナミ
ックに選択する。例えば分岐ＢＲ５を選択する。翻訳テ
−ブルは選択された分岐ＢＲ５に対応する素子Ｓ３Ｎか
ら出る経路設定を経路する。この例ではテ−ブルは分岐
ＢＲ５を構成する単一のリンクを直接識別する。セルは
従って出力ポ−トＤに導かれる。

【００６９】図４はネットワ−クＳＮ１が多重通路タイ
プである本発明によるノ−ドの第１の実施例の動作を示
している。図４はセルが入力ポ−トＡから出力グル−プ
ＬＧの出力ポ−トＢ、Ｃ、Ｄ、Ｅの１つへ導かれること
のできる全てのリンクを示している。多重通路経路設定
の可能性により全てのこれらのリンクは各セルをグル−
プＬＧの出力に導くためにダイナミックに使用されるこ
とができる。この理由でこれらは全て細線で示されてい
る。

【００７０】当の接続が設定されると、ノ−ドは素子か
ら出る各分岐に対応する経路設定を各スイッチング素子
のために予め選択する。第１の段Ｓ１の出力において分
岐ＢＲ１に対応する経路は素子Ｓ11から各スイッチング
素子Ｓ21，…，Ｓ２Ｑまでの２つのリンクを有する経路
設定グル−プＲＧ１を具備する。第２の段の出力におい
て分岐ＢＲ１の可能な通路は各素子Ｓ21，…，Ｓ２Ｑか
ら出て素子Ｓ31方向に集中するＮ個の各経路設定グル−
プＲＧ31，…，ＲＧ３ＮであるＮ個の経路を有する。例
えば素子Ｓ21の出力において、分岐ＢＲ１に対応する経
路は素子Ｓ31への４つのリンクを有する経路設定グル−
プＲＧ31を有する。第３の段の出力において、分岐ＢＲ
１に対応する経路は出力ポ−トＢに進行する単一のリン
クを有する。

【００７１】第１の段Ｓ１の出力において、分岐ＢＲ２
に対応する経路は各Ｑ＋１個のスイッチング素子Ｓ２
（Ｎ−Ｑ），…，Ｓ２Ｎへの２つのリンクを有する経路
設定グル−プＲＧ２を有する。第２の段Ｓ２の出力にお
ける分岐ＢＲ３の可能な通路はＱ個の各経路設定グル−
プＲＧ51，…，ＲＧ４ＱであるＱ経路設定を有し、分岐
ＢＲ４に対応する経路はＱ個の各経路設定グル−プＲＧ
51，…，ＲＧ５ＱであるＱ経路設定を有する。第３の段
の出力における分岐ＢＲ３に対応する経路は出力ポ−ト
Ｃへの単一のリンクを有し、分岐ＢＲ５に対応する経路
は出力ポ−トＤへの単一のリンクを有し、分岐ＢＲ６に
対応する経路は出力ポ−トＥへの単一のリンクを有す
る。

【００７２】本発明によるとスイッチング素子Ｓ11がセ
ルを受信するとき、ノ−ドに入る際にセルに付加された
出力グル−プアドレスＬＧＡを有する内部経路設定ラベ
ルに基づいてそこから送出される全ての経路を識別す
る。スイッチング素子Ｓ11はこのスイッチング素子から
出る分配ツリ−の分岐ＢＲ１とＢＲ２を識別するために
アドレスＬＧＡを翻訳する。スイッチング素子Ｓ11は後
述するアルゴリズムを使用してこれらの２つの分岐の間
で選択する。翻訳テ−ブルは選択された分岐に対応する
スイッチング素子Ｓ11から出る経路を識別する。例えば
分岐ＢＲ２が選択されるならば、翻訳メモリは共通の目
的地が出力ポ−トＣ、Ｄ、Ｅを有する４つのリンクを有
する経路設定グル−プＲＧ２を有する経路を識別する。
スイッチング素子Ｓ11に固有の選択は経路設定グル−プ
ＲＧ１を構成する４つのリンクの１つを選択する。この
後者の選択は多重通路スイッチに固有であり例えばラン
ダムである。

【００７３】例えば選択されたリンクがスイッチング素
子Ｓ２Ｎに導かれる２つの中の一方であると仮定する。
後者はスイッチング素子Ｓ２Ｎから出る分配ツリ−の分
岐ＢＲ３とＢＲ４を識別するためにアドレスＬＧＡを翻
訳する。それは後述するアルゴリズムを使用してこれら
の２つの分岐の間で選択される。翻訳テ−ブルは選択さ
れた分岐に対応するスイッチング素子Ｓ２Ｎから出る経
路を識別する。例えば分岐ＢＲ４が選択されると翻訳メ
モリは共通の目的地が出力ポ−トＤ、Ｅを有する４つの
リンクを具備する経路設定グル−プＲＧ５Ｑを有する経
路を識別する。スイッチング素子Ｓ２Ｎに固有の選択は
経路設定グル−プＲＧ５Ｑを構成する４つのリンクの１
つを選択する。

【００７４】スイッチング素子Ｓ３Ｒがセルを受信する
とき、そこから出る分配ツリ−の分岐ＢＲ５、ＢＲ６を
識別するためにアドレスＬＧＡを翻訳する。それは後述
するアルゴリズムを使用してこれらの２つの分岐の間で
選択する。例えば分岐ＢＲ６を選択すると仮定する。翻
訳テ−ブルは分岐ＢＲ６に対応する素子Ｓ３Ｒから出る
経路のみを識別する。この経路はネットワ−クＳＮ１の
出力ポ−トＥへの単一のリンクを有する。それ故セルは
出力ポ−トＥに導かれる。

【００７５】図５は自己経路設定タイプであるネットワ
−クＳＮ１の各スイッチング素子に含まれる経路設定論
理手段の第１の実施例に含まれる装置ＭＣ１のブロック
図を示している。装置ＭＣ１はスイッチング素子に入っ
たときのこのセルに関連する内部経路設定ラベルＬＧＡ
に応じてセルを送信するために使用されるスイッチング
素子から送出される経路ＲＩを第２の段で識別するため
に使用される。第１のメモリＭＢは時間依存であり、選
択された分岐を介してアクセス可能なネットワ−クＳＮ
１の出力の総合的な帯域幅に依存するアルゴリズムを使
用して当のスイッチング素子から出る複数の分岐から１
つの分岐ＢＩを選択する。第２のメモリＭＯは分岐識別
子ＢＩを経路設定識別子ＲＩに変換する。

【００７６】メモリＭＢは内部経路設定ラベルＬＧＡ
と、セルがノ−ドの入力で受信されるタイミング率に対
応するタイミング率でクロックＨにより供給される値ｔ
と、例えばセルの継続期間の128 倍に等しい係数Ｔとに
より同時にアドレスされる。メモリＭＢはｔ＝０からｔ
＝Ｔ−１までの値に対応するＴ列を有する。各列で当の
ノ−ドの出力ポ−トの各グル−プＬＧ１，…，ＬＧｋを
識別する値ＬＧ１Ａと同数の行が存在する。各行はラベ
ルＬＧＡにより示され、当のスイッチング素子から得ら
れる経路設定ツリ−に属す分岐識別子の複数のコピ−を
含む。これらの識別子の選択方法は後述される。マルチ
プレクサＭＸはｔとＬＧＡよりなるアドレスで読取られ
る識別子ＢＩを選択する。

【００７７】メモリＭＯは分岐識別子ＢＩによりアドレ
スされる。そのセルが属する接続の設定期間中に予め定
められた単一の経路設定を識別する。

【００７８】ネットワ−クが単一通路のタイプであるな
らば、識別子ＲＩは直接スイッチング素子の出口を識別
する。ネットワ−クが多重通路タイプであるならば識別
子ＲＩは経路グル−プを識別する。この後者の場合には
出口はスイッチング素子の経路設定論理手段に含まれる
別の装置（図示せず）により経路設定グル−プを構成す
るものから選択され、これは装置ＭＣ１から独立して動
作する。選択はランダムであってもよく、または例えば
スイッチング素子の出口と関連する列の充満に依存して
行われてもよい。

【００７９】図６はネットワ−クＳＮ１の各スイッチン
グ素子の経路設定論理手段の第２の実施例に含まれる装
置ＭＣ２のブロック図を示している。これは１つの段で
スイッチング素子から送出される経路ＲＩを識別し、ス
イッチング素子に入るときセルと関連する内部経路設定
ラベルＬＧＡに応じてセルを送信するのに使用される。

【００８０】選択された分岐の識別子ＢＩは明瞭に決定
されない。メモリＭはラベルＬＧＡと時間値ｔ´により
同時にアドレスされる。後者はセルがノ−ドの入力で受
信されるタイミング率に対応するタイミング率における
クロックＨ´と、例えばセルの継続期間の128 倍に等し
い係数Ｔ´とにより供給される。

【００８１】メモリＭは各グル−プＬＧ１，…，ＬＧｋ
を識別する値ＬＧＡと同数の行を具備する。これはＴ´
個の列を有する。ラベルＬＧＡは１つの行をアドレスす
る。これは当の素子から出るツリ−ＬＧＡに属する分岐
の暗黙的な識別を可能にする。例えば８つの分岐のうち
の３つがスイッチング素子から出る。メモリＭは各分岐
の識別子を明白には含まないが、関係するスイッチング
素子の分岐を構成する経路の識別子を含む。関係する行
は分岐を構成する経路の識別子の多数のコピ−を含む。
各識別子のコピ−数を選択する方法を後述する。部分的
に選択アルゴリズムを決定する。

【００８２】最初に時間ｔのみに依存されることを仮定
として分岐選択アルゴリズムを以下説明する。関係する
スイッチング素子から出る８つの分岐の中でＬＧＡによ
り示されるツリ−が３つの分岐Ｂ１、Ｂ２、Ｂ３を含む
状態に対して図５で示された実施例中のメモリＭＢに書
込まれたデ−タを考慮する。加重を選択アルゴリズムに
適用する必要がないならば、アドレスＬＧＡにおける行
のメモリＭＢに蓄積されるデ−タは以下の通りである。

【００８３】

【数１】 １つの分岐が選択される確率は実際的に３つの分岐で１
／３に等しく、ほぼ１／43に等しい。

【００８４】空間でセルを分離する実行可能な別の実施
例では、明白または暗黙的な分岐選択アルゴリズムはさ
らに部分を構成する段中のスイッチング素子の位置ｎに
依存する。例えば前述のテ−ブル中の時間値ｔはパラメ
−タの値により置換される。

【００８５】ＤＤＰ＝ｎ＋ｔ（係数Ｎ） ここでｎは１と関連するスイッチング素子が属する段に
おけるスイッチング素子の数Ｎとの間である。

【００８６】パラメ−タＤＤＰの値は不規則なグル−プ
を構成するノ−ドの出力ポ−トにセルを導く分配ツリ−
の各セルに対する分岐のダイナミックな選択において時
間と空間の両者の分離を得るためにランダムに可変であ
る。

【００８７】図７は不規則な構造を有する分配ツリ−の
状態を示している。対応するネットワ−クは入力ポ−ト
ＩＰｊで同一の帯域幅を有するものと仮定される出力ポ
−トＯＰａ，ＯＰｂ，ＯＰｃ，ＯＰｄ等のグル−プを示
す内部経路設定ラベルＬＧｋを有するセルを受信する。
図面はこのツリ−の一部分を形成するスイッチング素子
１，２Ａ，２Ｂ，３Ａ，３Ｂ，３Ｃ，３Ｄ，４Ａ，４
Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆのみを示している。各分岐
に隣接する数はスイッチング素子から出るこの分岐を経
てアクセス可能なグル−プＬＧｋの出力ポ−ト数を示
す。

【００８８】例えばスイッチング素子４Ａから出る３つ
の分岐はそれぞれアクセスをグル−プＬＧｋの出力ポ−
トの１つのみに提供し、これは第１の段の全てのスイッ
チング素子から出る全ての分岐の場合にも該当する。一
方、第３の段では（例えば）スイッチング素子３Ａはア
クセスをグル−プＬＧｋの３つの出力ポ−トに供給する
第１の出力分岐と、アクセスをグル−プＬＧｋの１つの
出力ポ−トにのみに供給する第２の出力分岐とを有す
る。第２の段ではスイッチング素子２Ｂはそれぞれグル
−プＬＧｋの２、３、１の出力ポ−トにアクセスを提供
する３つの出力分岐を有する。

【００８９】それ故、選択が例えばスイッチング素子３
Ａ中で加重なしに行われるならば、このスイッチング素
子を通過するセルは２つが出力ポ−トＯＰｄに到達する
１度のチャンスと、６つが出力ポ−トＯＰｂに到達する
１度のチャンスと、６つが出力ポ−トＯＰｃに到達する
１度のチャンスとを有する。グル−プＬＧｋの全ての出
力ポ−トへ可能な限り平衡な分配を得るために、第１の
分岐が第２の分岐よりも３倍選択されるようにスイッチ
ング素子３Ａにおいて分岐選択を加重する必要がある。

【００９０】同様の加重は他のスイッチング素子におけ
る選択処理に供給されなければならない。出力ポ−トが
全て同一の帯域幅を有するならば加重係数はそれぞれア
クセス可能な出力ポ−ト数の逆数に等しい。そうでなけ
ればこの分岐を介してアクセス可能なノ−ドの出力の総
合的な帯域幅を考慮することが必要である。

【００９１】例えばそれぞれの分岐Ｂ１、Ｂ２、Ｂ３に
関して２／３／１加重を得るために装置ＭＣ１のメモリ
ＭＢに蓄積されるデ−タを考慮する。

【００９２】

【数２】 分岐Ｂ１、Ｂ２、Ｂ３が選択される確率は実際にそれぞ
れ１／３，１／２，１／６に等しいことが認められる。

【００９３】分岐選択アルゴリズムは前述したメモリＭ
Ｂ、ＭＯ、Ｍに蓄積されるものと類似したテ−ブルを使
用せずに設けられる。装置ＭＣ１、ＭＣ２はそれぞれマ
イクロ制御装置のようなコンピュ−タ装置を有し、これ
は例えばスイッチング素子入力に到達する各セル用にセ
ルが送信されなければならない素子から出る経路を指示
する指示装置の値を再度計算する。

【００９４】例えば後述の識別子のリストを得るため、 Ｂ１，Ｂ１，Ｂ２，Ｂ２，Ｂ２，Ｂ３；Ｂ１，Ｂ１，Ｂ
２，Ｂ２，Ｂ２，Ｂ３；… １クロック期間（モジュロ６）を数えるとき識別子Ｂ１
を供給し、３クロック期間、４クロック期間、５クロッ
ク期間（モジュロ６）を数えるとき識別子Ｂ２を供給
し、６クロック期間（モジュロ６）を数えるとき識別子
Ｂ３を供給するためにマイクロ制御装置をプログラムす
るのに十分である。

【００９５】当業者は検索テ−ブルを使用して構成に使
用されるメモリの量と、コンピュ−タ化構成の場合に必
要とされる計算時間との間の必要な妥協により前述の実
施例の１つを選択する。

【００９６】ノ−ドの出力ポ−トは全てが同一の帯域幅
を有しないならば、より大きな帯域幅でこれらを選択す
ることが重要である。この付加的な加重は所定の分岐を
介してアクセス可能なノ−ドの任意の数の出力ポ−トを
可能にするように前述のものと類似した方法で得られる
ことができる。

【００９７】図３、４を参照して説明されたネットワ−
クＳＮ１の実施例では分岐はネットワ−クの３つの段で
選択される。別の実施例ではこれは例えば単一の段で行
い、ノ−ドの定められた出力ポ−トへまたはノ−ド出力
の定められた規則的なグル−プへの自己経路設定に等し
い通常の選択のみを後続する段で行うことが可能であ
る。この後者の場合には、段は出力の不規則のグル−プ
のアドレスＬＧＡを単一の出力のアドレスまたはノ−ド
の出力ポ−トの規則的なグル−プのアドレスに置換する
ことにより内部経路設定ラベルを変化する経路設定論理
手段を具備する。

【００９８】本発明によるノ−ドはノ−ドから出る多数
の目的地にセルをマルチキャストすることも適合し、そ
れぞれ可能な限り出力ポ−トの不規則のグル−プで作ら
れている。このようなマルチキャストを可能にするため
に、入射端子モジュ−ルＴ１，…，ＴＮはマルチキャス
トのツリ−の識別子を具備する内部経路設定ラベルＡＲ
Ｄを選択する。各マルチキャストツリ−はセルのコピ−
をセルがアドレスされる出力グル−プの出力に導くため
に使用される分岐のセットをそれぞれ有する複数の分配
ツリ−の組合せである。特にセルは不規則なグル−プの
出力ポ−トでセルの１つのコピ−をそれぞれ受信する複
数の不規則なグル−プにマルチキャストされることがで
きる。

【００９９】これらの各分配ツリ−は図２を参照して前
述したものと類似している。ノ−ド出力ポ−トの複数の
予め定められたグル−プを結合することにより得られる
目的地の各組合わせのために異なったマルチキャストツ
リ−が存在する。各マルチキャストツリ−は各目的地を
構成する不規則なグル−プの出力ポ−トにセルのコピ−
を導くことを可能にする。目的地が単一出力ポ−トであ
る状況と目的地が出力ポ−トの規則的なグル−プである
状況は目的地が複数の不規則なグル−プを有する通常の
場合から容易に演繹される特殊なケ−スである。

【０１００】マルチキャストを可能にするために、スイ
ッチングネットワ−クの少なくとも１つのスイッチング
素子は内部経路設定ラベルＡＲＤにより識別されるマル
チキャストツリ−に応じてセルをマルチキャストできる
能力を必要とする。この種類のスイッチング素子はセル
に関係する内部経路設定ラベルＡＲＤにより素子から出
る少なくとも１つの経路を識別し、このように識別され
た各経路でこのセルのコピ−を送信する。

【０１０１】図８は全てのスイッチング素子がマルチキ
ャストで経路設定することのできるスイッチングネット
ワ−クＳＮ２を具備する本発明によるノ−ドの第２の実
施例の動作を示している。これは規則的なトポロジ−を
有する３つの段Ｓ１、Ｓ２、Ｓ３を具備する。段Ｓ１は
８つのスイッチング素子Ｓ11，…，Ｓ18をそれぞれ有す
る８つの入力平面ＰＩ１乃至ＰＩ８を具備する。段Ｓ
２、Ｓ３は16のスイッチング素子、即ち段Ｓ２に対する
８つのスイッチング素子Ｓ11，…，Ｓ28と段Ｓ３に対す
る８つのスイッチング素子Ｓ31，…，Ｓ38を有する８つ
の出力面ＰＯ１、…，ＰＯ８に位置される。各スイッチ
ング素子は32の入口と32の出口を有する。段Ｓ１、Ｓ２
の各スイッチング素子の32の出口は４つの出口の８つの
グル−プに組織され、それぞれのグル−プはスイッチン
グネットワ−クＳＮ２の内部の４つのリンクグル−プに
接続されている。同様に、段Ｓ２、Ｓ３の各スイッチン
グ素子の32の入口は４つの入口の８つのグル−プに組織
される。

【０１０２】図８は３つの不規則な出力グル−プＬＧ
１、ＬＧ２、ＬＧ３を有する３つの目的地にセルをマル
チキャストする場合の動作を示している。マルチキャス
トツリ−は太い破線で示されている。例を挙げると同一
のセルの３つのコピ−により取られる通路は実際に連続
した太線で示されている。

【０１０３】各スイッチング素子の経路設定論理手段は
図６を参照して前述したメモリＭと類似したメモリで検
索され、アドレスＡＲＤの予め定められたデ−タは、関
連するスイッチング素子により送信されるセルのコピ−
数と、各コピ−に対して、それを送信することができる
経路設定の識別子ＲＩとを識別する。分岐、したがって
経路と各コピ−の出力を選択する処理はセルの単一コピ
−の経路設定で前述されたものと同一である。

【０１０４】コピ−が１以上の分岐により経路設定され
ることができるならば、経路設定論理手段はアルゴリズ
ムを使用してこれらの分岐の１つを選択し、各分岐の選
択の確率は選択された分岐を介してアクセス可能なノ−
ドの出力ポ−トの全体的な帯域幅に比例し、これはスイ
ッチング素子が属する段のスイッチング素子の時間と位
置に依存される。選択された経路が経路設定グル−プを
有するならば、第３の段と例えば選択のランダム段はこ
の経路設定グル−プの出力から１つの出力を選択する。

【０１０５】図８で示されている例ではセルは内部経路
設定ラベルと共に入力ポ−トＩＰ１に供給され、内部経
路設定ラベルはマルチキャストツリ−の識別子ＡＲＤを
具備し、その供給方法は、このセルの第１のコピ−を不
規則な出力グル−プＬＧ１にこのセルの第２のコピ−を
不規則なグル−プＬＧ２にこのセルの第３のコピ−を不
規則なグル−プＬＧ３に経路設定する。この例ではラベ
ルＡＲＤは第１のスイッチング段Ｓ１の面ＰＩ１のスイ
ッチング素子Ｓ11のセルの３つのコピ−の生成を指令す
る。これらの３つのコピ−は各グル−プＬＧ１、ＬＧ
２、ＬＧ３にアクセスを与える３つの分岐Ｂ４、Ｂ５、
Ｂ６により送信される。この例ではアクセスを各グル−
プＬＧ１、ＬＧ２、ＬＧ３に与える３つの分岐Ｂ４、Ｂ
５、Ｂ６のみが存在するので、このレベルで必要な分岐
選択はない。各分岐Ｂ４、Ｂ５、Ｂ６は４つのリンクを
有する単一の経路を具備する。素子Ｓ11は分岐Ｂ４を生
成する４つの出口の１つをランダムに選択し、セルのコ
ピ−をこの出口に送信する。これは分岐Ｂ５、Ｂ６に対
して並列して同様に行う。

【０１０６】セルの第１のコピ−は他のコピ−が生成さ
れずに面ＰＯ１のスイッチング素子Ｓ21とＳ31を通過す
る。面ＰＯ１の経路設定論理手段Ｓ21は第１のコピ−が
グル−プＬＧ１、即ち分岐Ｂ７、Ｂ８をアクセスするこ
とを可能にする２つの分岐を識別する。これはこれらの
分岐の１つ、例えば分岐Ｂ７を選択し、これは４つのリ
ンクを具備する経路を有する。この経路設定が進行しそ
れにセルの第１のコピ−を転送する４つの出口の１つを
ランダムに選択する。面ＰＯ１のスイッチング素子Ｓ31
はセルの第１のコピ−を受信する。Ｓ31の経路設定論理
手段はマルチキャストツリ−ＡＲＤに属する複数の分岐
を識別する。これらの分岐はアクセスをグル−プＬＧ１
の各出力に行う。これはこれらの分岐の１つ（Ｂ９）を
選択し、それにセルの第１のコピ−を転送する。

【０１０７】第２のコピ−はグル−プＬＧ２の出力ポ−
トの１つに同様の方法で経路設定される。第３のコピ−
はグル−プＬＧ３の出力ポ−トの１つに類似した方法で
経路設定される。複数の経路設定ツリ−を組合わせるこ
とにより得られるマルチキャストツリ−によるセルのマ
ルチキャストが後者が共通の分岐をもたないことを必要
とする点に注意しなければならない。これは共通の分岐
の通信量のピ−クを回避する。ノ−ドの出力ポ−トのグ
ル−プは従って構成されなければならない。

【０１０８】本発明によるスイッチングノ−ドと経路設
定論理手段の両者の第３の実施例は図９乃至11を参照し
て以下説明される。図９で示された経路設定論理手段Ｒ
Ｌは国際特許第WO/91/02420 号明細書（Henrion 18）に
説明されているスイッチング素子で使用されることが好
ましく、ここでは本発明の経路設定論理手段の同一の通
常の原理により動作する国際特許第EP/A1/0446493 号明
細書（Henrion 19）で説明している経路設定論理手段に
置換されている。

【０１０９】本発明は特に経路設定論理手段の内部動作
に関連し、一方スイッチング素子の一般的動作原理およ
び経路設定論理手段とこのスイッチング素子との間の相
互作用は２つの前述の明細書に詳細に説明されており、
後者は以下簡単に説明する。

【０１１０】経路設定論理手段ＲＬは内部経路設定ラベ
ル、即ち同様の名称の端子上に、供給されるグル−プ経
路設定信号ＧＬを同様の名称の入力端子上で供給される
自己経路設定タッグＳＲＴから導出する。ＧＬは異なっ
た経路設定グル−プが前述の欧州特許明細書に詳細に説
明されていたように関連されている各14のビットを有す
る。前述の各経路設定グル−プはスイッチング素子の複
数の16の出口を具備し、各経路設定グル−プの組成は経
路設定グル−プテ−ブル（図示せず）で特定される。経
路設定論理手段は内部経路設定ラベル、即ち自己経路設
定のタッグＳＲＴに基づいてこれらの選択された経路設
定グル−プに対応するこれらのビットＧＬを設定するこ
とにより１以上の前述の経路設定グル−プを選択のよう
に外面的には見える。出力信号ＧＬに基づいてスイッチ
ング素子は前述のＳＲＴに関連する情報セルを各選択さ
れた経路設定グル−プの１つの出口、例えば経路設定グ
ル−プ内の全ての出口の中から実質上ランダムに選択さ
れた出口に送信する。前述の国際特許明細書は前述のこ
とが特に選択された経路設定グル−プに対応する列に情
報セルを置くことにより実行されることを特に説明して
いることに注目すべきであり、各経路設定グル−プはこ
のような列の１つに関連される。

【０１１１】本発明の実施例の経路設定グル−プテ−ブ
ルは例えば２つの出口と４つの出口の４つの経路設定グ
ル−プと８つの出口の２つの経路設定グル−プとを含む
８経路設定グル−プを特定する。これらの経路設定グル
−プは各出口が特定の大きさの１つの経路設定グル−プ
に丁度含まれるように選択される。

【０１１２】自己経路設定タッグＳＲＴは入力レジスタ
ＩＲ中に書き込まれ、そこから経路設定制御アドレスＲ
ＣＡと呼ばれ14のビットを有するＳＲＴの第１の部分が
シフトレジスタＳＲ中にシフトされ、転送パタ−ンコ−
ドＴＰＣと呼ばれる第２の部分が翻訳メモリＴＭをアド
レスするために使用される。後者の翻訳メモリＴＭはア
ドレス窓位置ＡＷＰ、アドレス窓サイズＡＷＳ、経路設
定タッグＲＴ、経路設定グル−プサイズＲＧＳという名
称であり同様の呼称の端子に供給される４つの出力信号
を有する。後者の信号はＴＰＣに含まれるアドレスに対
応するＴＭのメモリ位置の内容を共に形成する。これら
の第１の信号、アドレス窓位置ＡＷＰはビット位置ＡＷ
Ｐ乃至ＡＷＰ＋５に対応する出力にＲＣＡの６つのビッ
トを供給するようにレジスタＳＲのシフトを制御するこ
とによって本発明のスイッチング素子に妥当であるＲＣ
Ａの部分を決定する。この出力は両者とも後述するよう
に経路設定メモリＲＭおよび組合わせ経路設定論理ＣＲ
Ｌに供給される。

【０１１３】経路設定メモリＲＭはシフトレジスタＳＲ
により出力され、この目的で経路設定基準数とも呼ばれ
る前述の６つのビットによりアドレスされ、従ってアド
レスされたメモリ位置ＭＳＫの16ビットの内容を選択手
段ＳＥＬに送る。この選択手段ＳＥＬは経路設定タイプ
の選択装置ＲＴＳに供給されるＧＬの14ビットの候補値
から得られ、経路設定タイプの選択装置ＲＴＳはこの候
補値と、組合わせの経路設定論理ＣＲＬにより得られる
ＧＬの第２の14ビット候補値との間で選択する。ＲＴＳ
はこの目的で前述の経路設定タッグＲＴと経路設定グル
−プサイズＲＧＳからなり出力としてグル−プ経路設定
信号ＧＬを有する経路設定指示装置ＲＩにより制御され
る。

【０１１４】前述の第１、第２の候補値の誘導は一方で
は経路設定指示装置ＲＩの制御下でＳＥＬにより達成さ
れ、他方では経路設定指示装置ＲＩとアドレス窓サイズ
ＡＷＳとの両者の制御下でＣＲＬにより達成され、これ
については詳細に後述する。

【０１１５】本発明による経路設定メモリＲＭの第１の
動作を説明する。本発明はスイッチング素子の性能が特
にそれが提供する経路設定柔軟性に関して最適にされる
ようにこの経路設定メモリを使用することに関する。特
に本発明は情報セルの経路設定が前述の予め限定された
経路設定グル−プに制限されないようにこの性能を改良
することが目的である。

【０１１６】前述の目的のために経路設定機能は経路設
定メモリＲＭにより動作する本発明の経路設定論理手段
に含まれている。この経路設定機能は経路設定タッグＲ
Ｔにより指示され、後述の方法でＭＳＫの内容を翻訳す
るために選択手段ＳＥＬを制御する。

【０１１７】大きさ、即ちグル−プ２，４または８の出
口を示す経路設定グル−プサイズの信号ＲＧＳに応じ
て、現時点で考慮されている経路設定グル−プはＳＥＬ
であり、これはビットの８，４または２グル−プとして
前述の内容をそれぞれ翻訳する。このようにしてビット
のこれらの各グル−プは前述の経路設定グル−プの特定
の１つに対応し、それぞれ丁度１つの経路設定グル−プ
に対応する選択周波数値を表す。

【０１１８】このようにして本発明の場合ではそれぞれ
同じ大きさの経路設定グル−プのセットはゼロとは異な
る選択周波数値を有する全ての経路設定グル−プを含ん
で形成される。選択手段ＳＥＬは基本的にＭＳＫにより
特定化されたセットに含まれる経路設定グル−プの１つ
をランダムに選択するように構成され、ＲＴＳによりＧ
Ｌに通過される14のビット幅の信号を限定し、ここでは
ＲＴにより指示される本発明の経路設定機能がこのよう
に特定化されるので選択された経路設定グル−プに対応
する丁度１つのビットがセットされる。

【０１１９】後者の経路設定機能により経路設定の柔軟
性は予め限定された経路設定グル−プに制限されないこ
とが容易に認められる。経路設定グル−プのセットはこ
のセットが付勢されるＳＲＴに関連する情報セルが複数
の出口にわたって分配されることを可能にし、この複数
の出口は経路設定グル−プに含まれたものではなく、ス
イッチング素子の全ての出口を含まない。このセットは
さらに特定のＳＲＴに関連する全ての情報セルに対して
付勢され、このような分配は従って明白に特定の接続の
みに適合するように調整される。セットは他の接続に影
響せずに関連する接続の発生／消失に応答して簡単に付
加／除去されることができる。前述のセットが全て同時
に必要とされず、スイッチング素子を通過する全ての接
続に影響するように再度制限されるだけの基礎経路設定
グル−プが自然にスイッチングネットワ−ク内でスイッ
チング素子の相互接続を反射しなければならないので、
このように実行できない量の経路設定グル−プが経路設
定グル−プテ−ブルで限定される必要性が回避する。

【０１２０】選択手段ＳＥＬのような本発明の重大な利
点により特定された前述の選択周波数値は相対的な周波
数またはこの値に比例する確率を有する特定のセットに
含まれる経路設定グル−プを選択する。これは特定のセ
ットの内容内で経路設定論理手段が異なった帯域幅能力
を有するものとしてこのセット内の異なった経路設定グ
ル−プを認識する事実を生じる。これは例えば特定の経
路設定グル−プの１つの出口が多機能するとき有効に使
用されることができ、選択周波数値を厳密にすることな
しに、この経路設定グル−プを含むセット上の総合的な
通信量負荷が減少され、それによってこの特定の経路設
定グル−プの負荷が１つの多機能出口を有する最大負荷
を超過しないようにされなければならない。このような
減少は他の経路設定グル−プが１つの過剰な出口を有す
るようにセット中に含まれる全ての他の経路設定グル−
プの負荷を軽減する結果が生じることが容易に明白であ
る。しかし最初に説明した経路設定グル−プを選択する
確率が他の経路設定グル−プを選択する確率より小さい
ように選択周波数を特殊化するとき、このセットによる
通信量負荷が最大にされることが実証され、最大の負荷
はセット内の全ての機能する出口により支持されること
のできる総合的な負荷であり、一方多機能出口を含む経
路設定グル−プの過負荷により生じる情報損失はない。
前述の原理は例えば十分な分配の可能性を高めることに
使用され、通常の前述の経路設定機能の利点であるよう
に多数の利点が図10の通信システムに関して詳細に説明
されることに注目すべきである。

【０１２１】さらに経路設定グル−プサイズの信号ＲＧ
Ｓの使用と前述の経路設定グル−プの寸法づけにより本
発明の新たな特徴と、経路設定メモリＲＭによるマルチ
キャストのような既知の特徴との両者を伴って多数の利
点が得られる。後者の場合には例えばより大きな選択が
マルチキャスト内でマルチキャスト経路設定機能を参照
して説明されるように与えられる。前者の場合におい
て、より大きなサイズの経路設定グル−プでより多数の
ビットがこの値を特定するのに有効であるので最適に選
択周波数値を厳密にすることを可能にし、この値はこの
ような大きなグル−プでより精密に確率を定めることが
可能である一方、小さいグル−プではより粗い選択周波
数値が通常十分である事実に有効に対応する。

【０１２２】本発明の経路設定論理手段は前述の欧州特
許明細書から既に知られている多数の他の経路設定機能
を提供し、それ故これらの既知の特徴と前述の本発明の
特徴との間の関係とこの関係のために与えられた付加的
な利点を指摘するために主にここで簡単に説明される。

【０１２３】図９で示された経路設定論理手段により適
応された第１の既知の経路設定機能は経路設定メモリＲ
Ｍによるマルチキャスト経路設定または単一点から多点
の経路設定である。この経路設定機能がＲＴにより指示
されるならば、ＲＧＳに依存する特定の経路設定グル−
プに関連するように選択手段ＳＥＬは前述のようにＭＳ
Ｋの内容のビットの特定のグル−プを翻訳する。ＳＥＬ
がＭＳＫ中でゼロと異なるビットのグル−プにより特定
化されるこの複数の経路設定グル−プから経路設定グル
−プの１つを選択するのではなく、この複数の全ての経
路設定グル−プを選択し、経路設定タイプの選択装置Ｒ
ＴＳによりＧＬにより通過される出力信号中の全ての対
応するビットを付勢する。このような動作はこのような
マルチキャスト経路設定を生じるＳＲＴに関連する情報
セルの多数のコピ−が異なった経路設定グル−プを介し
てそれぞれ送られる結果を生じることは明らかである。

【０１２４】本発明の有効な特徴は、前述の単一点から
単一点および単一点から多点への経路設定機能が１つの
方法、即ち経路設定メモリＲＭと選択手段ＳＥＬにより
容易に達成できることに注目すべきである。さらに有効
なことは経路設定グル−プサイズの信号により制御分配
のある形態、即ち制御された多数の出口間での分配が達
成されることである。

【０１２５】さらに本発明の経路設定論理手段により行
われる既知の経路設定機能は経路設定制御アドレスＲＣ
Ａ等に含まれる出力アドレスに基づいた単一点から単一
点の機能である。この機能は前述の欧州特許明細書を参
照とする組合わされた経路設定論理ＣＲＬにより行われ
る。前述の出力アドレスは最も簡単な形態で本発明の経
路設定論理手段の経路設定グル−プの基準数のデジタル
表示であるが後者の明細書に説明されているように経路
設定指示装置ＲＩ中に存在する情報により翻訳されなけ
ればならないＲＣＡの可変数のビットであり、これは簡
単に後述する。

【０１２６】経路設定グル−プの１つを指示する出力ア
ドレスを特定するために必要のあるＲＣＡのビット数が
減少される第１の方法は、経路設定グル−プサイズの信
号ＲＧＳを使用することである。事実、特定のサイズを
特定することにおいて、14の経路設定グル−プの全てが
この特定のＲＣＡにより実際の経路設定グル−プアドレ
スを決定するため少数のビットを結果として生じること
を考慮する必要はない。選択される経路設定グル−プの
アドレスを得るために考慮される必要のあるＣＲＬに送
られる６つのビットを指示し、例えばこの場合選択が２
つの経路設定グル−プのみを考慮することが必要なので
ＲＧＳが８つの出口の経路設定グル−プサイズを指示す
るならば考慮される必要のある単一のビットを指示する
点で、アドレス窓サイズはこの場合常にＲＧＳと共に作
用する。

【０１２７】必要なＲＣＡの多数ビットが減少される第
２の方法は、１つが選択されなければならない多数の経
路設定グル−プをさらに減少するためにＡＷＳを使用す
ることである。例えばＲＧＳが２つの出口の大きさを指
示し、ＡＷＳがただ一つのＲＣＡビットだけが考慮され
ることを特定するとき、経路設定論理は２のサイズを有
する全ての経路設定グル−プの最低のアドレスで２つの
経路設定グル−プの１つを選択するように構成されるこ
とができる。

【０１２８】前述の方法でＣＲＳが経路設定グル−プを
選択するならばこれは選択された経路設定グル−プに対
応する出力信号の正確に１つのビットを付勢し、ＲＴＳ
はＲＩの制御下でこの出力信号をグル−プ経路設定信号
ＧＬに通過する。

【０１２９】経路設定制御アドレスＲＣＡに含まれる出
力アドレスに基づいて組合わされた論理により経路設定
グル−プを選択する単一点から単一点の経路設定の前述
の方法が注目すべきであり、この経路設定制御アドレス
ＲＣＡはこのタイプの経路設定で予め限定された経路設
定グル−プに制限される結果となる。本発明の経路設定
論理手段中にＣＲＬが含まれる理由はこの方法の経路設
定の安価のハ−ドウェアにある。全ての情報セルがＲＭ
を介して経路設定されるとき、後者はスイッチング素子
により支持される実質上毎回の接続がＲＭ中の別々のメ
モリ位置を必要とするので非常に大きくなる。このよう
な大きなメモリは単一の集積回路で実現されることがで
きない。それ故経路設定論理手段中にＣＲＬを包含する
ことは非常に有効であり、それはこのような包含がＲＭ
のメモリ位置の数を減少し、従ってスイッチング素子を
単一の電子チップで集積することを可能にするからであ
る。

【０１３０】図11のスイッチングネットワ−クを参照し
て以下説明されるように、ある段では出力ポ−トアドレ
スを使用し、一方他の段では経路設定メモリが使用され
る経路設定のハイブリッド形態は経路設定の新たな方法
で必要なメモリ容量を有効に減少する。さらにこの観点
ではＣＲＬによる出力アドレス経路設定が使用される場
合、経路設定グル−プは通常この経路設定の柔軟性を限
定しないように前述の分割の性質ではないことに注目す
べきである。しかしながら本発明は原理上分割よりも別
の限定が必要でないように十分な柔軟性を提供する。

【０１３１】最後に分配の経路設定機能は経路設定指示
装置ＲＩにより指示され、この分配は例えば前述の欧州
特許明細書から知られている方法で行われるが、これは
前述したように経路設定メモリＲＭにより行われること
ができ、ここでこれは最初に説明した選択周波数値を使
用して精度が高められる。

【０１３２】最後の経路設定機能は物理的経路設定と呼
ばれ、経路設定グル−プの代りに特定の出口をアドレス
する。この経路設定機能については再び欧州特許明細書
を参照する。

【０１３３】前述の経路設定論理手段の非常に重要な応
用は図10を参照して以下説明する。図10は本発明による
通信システムを示しており、ここではそのノ−ドで前述
の経路設定論理手段を使用するスイッチング素子が使用
されている。図10で示されている通信システムはリンク
グル−プＯＬＧ１，ＯＬＧ２，ＩＬＧ２，ＩＬＧ４，Ｌ
Ｇ１，ＬＧ２，ＯＬＧ４，ＩＬＧ３中に配置されている
伝送リンクにより相互結合されている地理的に分配され
たスイッチングノ−ドＮ１，Ｎ２，Ｎ３，Ｎ４を含む。
各リンクグル−プではこれらのリンクは出力ポ−トのグ
ル−プから来るかまたは入力ポ−トのグル−プで終端す
るリンクをグル−プにする。伝送リンクと前述の特定さ
れたリンクグル−プは数キロメ−トルの長さを有する。

【０１３４】通信システムは第１のスイッチングノ−ド
Ｎ１の入力に接続する入力端子と、最後のスイッチング
ノ−ドＮ３の出力が接続される出力端子を有する。１つ
の入力端子Ｉと１つの出力端子Ｏのみが図10で示されて
いる。システムはセルの転送、例えば入力端子Ｉから出
力端子Ｏまでの加入者セット（図示せず）との間の転送
で使用される。各セルはデ−タフィ−ルドと、セルの目
的地、即ちセルが目的とする出力端子に関する経路設定
デ−タを含むヘッダを含む。

【０１３５】各スイッチングノ−ドＮ１，Ｎ２，Ｎ３，
Ｎ４は経路設定デ−タ即ち、セルに関係する自己経路設
定タッグＳＲＴにしたがってノ−ドの入力ポ−トから１
以上の出力ポ−トにセルを送信する各スイッチングネッ
トワ−クＭＳＮ１，ＭＳＮ２，ＭＳＮ３，ＭＳＮ４を含
む。各スイッチングネットワ−クは対応するスイッチン
グノ−ドの入力ポ−トが接続されるネットワ−ク入力
と、このスイッチングノ−ドの出力ポ−トに接続される
ネットワ−ク出力とを有する。説明の後述部分ではスイ
ッチングネットワ−クは通常ＭＳＮにより示され、ネッ
トワ−ク入力と出力の名称はそれぞれ入力ポ−トと出力
ポ−トの名称で交換可能に使用される。

【０１３６】例えばセルが入力端子Ｉから出力端子Ｏに
送信されなければならないときこれらは最初に出力リン
クグル−プＯＬＧ１の送信リンクに接続するネットワ−
ク出力（ＳＯＰ）のグル−プのネットワ−ク出力にこれ
らのセルを分配するスイッチングネットワ−クＭＳＮ１
のスイッチングノ−ドｌＮ１を通過する。これはこのセ
ルがＭＳＮ１によりこのＳＯＰに接続されたＮ１のネッ
トワ−ク出力に送信されることを意味する。出力リンク
グル−プＯＬＧ１は入力リンググル−プＩＬＧ２により
ＭＳＮ２のネットワ−ク入力（ＳＩＰ）のグル−プに接
続され、一方残りの伝送リンクは入力リンクグル−プＩ
ＬＧ４により別のスイッチングノ−ドＮ４のスイッチン
グネットワ−クＭＳＮ４のＳＩＰに接続される。ＭＳＮ
２、ＭＳＮ４はそれぞれＩＬＧ２、ＩＬＧ４に接続され
たＳＩＰのネットワ−ク入力で受信されるセルをＭＳＮ
３のＳＩＰに誘導される出力リンクグル−プＯＬＧ２、
ＯＬＧ４に接続されているＳＯＰのネットワ−ク出力に
分配する。ＯＬＧ２の伝送リンクはＯＬＧ４の伝送リン
クと共にＭＳＮ３のＳＩＰに接続される入力リンクグル
−プＩＬＧ３を形成する。

【０１３７】このような構造は別の通路、即ちリンクグ
ル−プ（ケ−ブル）上のＩＬＧ２、ＯＬＧ２、ＩＬＧ
４、ＯＬＧ４またはスイッチングノ−ドＮ２またはＮ４
において故障が検出された場合に（少なくとも）１つの
通路Ｎ１、Ｎ２、Ｎ３またはＮ１、Ｎ４、Ｎ３にわたっ
てセルの通信量の流れを自動的に維持することを可能に
する。

【０１３８】図10はより大型の通信システムの一部分の
みを表し、ここで各スイッチングネットワ−クは例えば
ＭＳＮ１に対するＯＬＧ１とＬＧ１の異なったリンクグ
ル−プに接続されているネットワ−ク出力の幾つかのグ
ル−プ（ＳＯＰ）を具備し、そして／または例えばＭＳ
Ｎ４に対するＩＬＧ４、ＬＧ２の異なったリンクグル−
プが接続されるネットワ−ク入力（ＳＩＰ）の幾つかの
グル−プを有する。

【０１３９】図11は規則的なトランクトポロジ−を有す
る３段のスイッチングネットワ−クＭＳＮの１例を示し
ている。ＭＳＮはネットワ−ク入力ＩＰ１乃至ＩＰ1024
と、ネットワ−ク出力ＯＰ１乃至ＯＰ1024を有し、それ
らは対応するスイッチングノ−ドの入力ポ−トと出力ポ
−トにそれぞれ接続されている。スイッチングネットワ
−クＭＳＮはそれぞれ２つの内部リンクの束により相互
接続されているＳ11乃至Ｓ18、Ｓ21乃至Ｓ28、Ｓ31乃至
Ｓ38のような複数のスイッチング素子により構成され、
各束は一本の線により表される。示されているように、
スイッチング素子は段Ｓ１、Ｓ２、Ｓ３に配置されてい
る。段Ｓ１は８つのスイッチング素子Ｓ11〜18を支持す
るＰＩ１乃至ＰＩ８の８つの入力面に配置され、一方段
Ｓ２とＳ３は８つの出力面ＰＯ１からＰＯ８までに両者
とも位置されており、この８つの出力面ＰＯ１からＰＯ
８は16のスイッチング素子、即ち段Ｓ２の８つのスイッ
チング素子Ｓ21〜28と段３の８個のスイッチング素子Ｓ
31〜38をそれぞれ支持する。各スイッチング素子は16個
の入口と16の出口を有し、ＭＳＮのネットワ−ク入力Ｉ
Ｐ１〜1024は第１の段Ｓ１のスイッチング素子Ｓ11〜18
の入口に接続され、一方最終段Ｓ３のスイッチング素子
Ｓ31〜38の出口はスイッチングネットワ−クＭＳＮのネ
ットワ−ク出力ＯＰ１〜1024に接続されている。段Ｓ
１、Ｓ２、Ｓ３の各スイッチング素子の16個の出口は高
く限定されるように経路設定グル−プに配置されてお
り、２つの出口を含む８つの経路設定グル−プが２つの
内部リンクの束ＯＬ１乃至ＯＬ８に丁度対応することが
注目すべきである。４または８個の出口を含む経路設定
グル−プはこのような異なった複数の束を含む。本発明
の例では各経路設定グル−プＯＬ１／８はＭＳＮの異な
った部分に接続される。同様に段Ｓ２、Ｓ３の各スイッ
チング素子の16個の入口は２個の入口の８個のグル−プ
で配置されている。前述の物理的経路設定により最終段
Ｓ３のスイッチング素子の16の出口は個別にアドレスで
きることに注目すべきである。

【０１４０】図11のスイッチングネットワ−クＭＳＮを
通る経路設定の例が以下説明される。これらの例は全て
本発明により有効に達成されることのできるネットワ−
ク出力ＳＯＰのグル−プへのセルの経路設定に関する。
しかしながら好ましい実施例では前述の特徴によるセル
の経路設定の他の構造が新しい特徴に平行して使用され
ることができることに注意すべきである。このような経
路設定構造は最初に述べた欧州特許明細書（Verhille 1
1 ）に詳細に説明されている。

【０１４１】この最後に述べた特許明細書に説明された
実施例では、ネットワ−ク出力ＳＯＰのグル−プがスイ
ッチングネットワ−クＭＳＮの特定の段の全ての出口に
わたって分配を行うことによりアドレスされる。このよ
うにしてネットワ−ク出力ＳＯＰのグル−プのみがアド
レスされることが容易に実証され、２の累乗に等しい複
数のネットワ−ク出力数をグル−プ化し、その構成要素
のネットワ−ク出力ポ−トは図11で示されているように
二進近似である指数を有する。さらにこのようなシステ
ムの負荷は常にネットワ−ク出力ＳＯＰのグル−プに含
まれる全てのネットワ−ク出力にわたって均等に分配さ
れなければならない。

【０１４２】これらの欠点にかかわらずこのような経路
設定構造は既に前述した好ましい実施例の新たな特徴と
平行して使用される。このようにして経路設定メモリＲ
Ｍのメモリ容量は１つのスイッチング素子が単一の電子
チップに集積されるように減少されることができる。

【０１４３】以後、図11のスイッチングネットワ−クＭ
ＳＮを通して本発明により可能にされた経路設定セルの
実施例が説明される。

【０１４４】この例でアドレスされるネットワ−ク出力
ＳＯＰのグル−プは第１の出力面ＰＯ１のＯＰ１〜４，
ＯＰ49〜52，ＯＰ113 〜116 の全てを含み、例えば各ネ
ットワ−ク出力が155 Ｍビット／秒の帯域幅容量を有す
る場合622 Ｍビット／秒のリンクに接続される。考えを
定めるために受信されるセルは入力ポ−トＩＰ１で受信
されるとする。事実、自己経路設定スイッチングネット
ワ−クＭＳＮではセルが実際に受信される入力ポ−トに
相違はないことが確認される。後者はこのようなスイッ
チングネットワ−クＭＳＮでは自己経路設定タッグＳＲ
Ｔが単独でセルが目的とするネットワ−ク出力を決定す
るという事実によるものであり、このことは最初に述べ
た欧州特許明細書（Verhille 11 ）に詳細に説明されて
いる。

【０１４５】Ｓ11に送信される前に、スイッチングノ−
ドはセルが属する接続とセルが経路設定されるネットワ
−ク出力ＳＯＰのグル−プを確認する。対応する自己経
路設定タッグＳＲＴは満たされ、セルはＳ11に送信され
る。

【０１４６】Ｓ11において自己経路設定タッグＳＲＴは
分析され、この例の場合には経路設定制御アドレスＲＣ
Ａに含まれる出力アドレスにより１つの経路設定グル−
プの選択に導かれる。このようにしてサイズが２でＯＬ
１に接続された経路設定グル−プはアドレスされ、セル
は相互接続上をＳ21に送信される。

【０１４７】ネットワ−ク出力の前述のグル−プに到達
するために、Ｓ21中でセルは３つの可能な経路設定グル
−プ、即ちスイッチング素子Ｓ31、Ｓ34、Ｓ38に接続さ
れる経路設定グル−プにわたって分配されなければなら
ない。このような制御された分配はこれらの３つの経路
設定グル−プを含むセットを限定することにより本発明
の新しい特徴によって可能である。このセットはセルの
自己経路設定タッグＳＲＴ、特に経路設定制御アドレス
ＲＣＡに含まれる経路基準数に対応するアドレスでメモ
リ位置ＭＳＫからそれを読取ることによりアクセスされ
ることができる。この経路基準数は例えば、本発明のス
イッチングノ−ド内のネットワ−ク出力のこの特定のグ
ル−プの識別数と同一である。そうすることでセルは最
終的に前述のスイッチング素子に送信される（３個のス
イッチング素子のうちの２個のみが図11で示されてい
る）。

【０１４８】最終段で経路設定基準数と対応する同一の
メモリアドレスがサイズ２の２つの経路設定グル−プの
セットを含み、前述の限定されたネットワ−ク出力に対
応するが経路設定メモリＲＭ中のこのスペ−スは最終段
Ｓ３に対するＳＲＴに出力アドレスを含むことにより節
約され、２つの前述の経路設定グル−プを含むサイズ４
の経路設定グル−プを識別する。

【０１４９】ネットワ−ク出力ＳＯＰの各異なったグル
−プに異なった経路基準数を割当てるとき、可能なＳＯ
Ｐの数は経路設定メモリＲＭのメモリ容量により抑制さ
れる。しかしながら後者は図11のスイッチングネットワ
−クＭＳＮの分割された特性を開発するように部分的に
補償される。第１の出力面ＰＯ１に全体的に位置するネ
ットワ−ク出力ＳＯＰのグル−プの前述の例を再度参照
する。ＲＣＡに含まれる出力アドレスによるセルのこの
第１の出力面ＰＯ１への経路設定において、全ての他の
出力面ＰＯ２；…；ＰＯ８はこの例のネットワ−ク出力
ＳＯＰのグル−プを目的地とするセルを受信せず、同じ
経路基準数は他のＳＯＰに使用されるが、第１の出力面
ＰＯ１からのネットワ−ク出力を含まない。前述の方法
でスイッチングネットワ−クを通る経路設定のハイブリ
ッド形態が使用され、これは各スイッチング素子に必要
とされるメモリ容量を有効に減少させることは明白であ
る。

【０１５０】本発明によるスイッチングノ−ドの重要な
利点は、ここで詳細に説明するように伝送リンクの故障
に対して簡単で効率的に反応することである。前述の例
を再度参照すると、ネットワ−ク出力ＯＰ１の故障に対
するスイッチングネットワ−クＭＳＮの反応が説明され
る。反応することなくスイッチングノ−ドレベルでスイ
ッチング素子Ｓ31がＯＰ２〜４により処理されるような
数のセルを受信することを確実にする必要があり、Ｓ21
がそれにより受信されるセルの均等な分配を維持するの
で、出力ポ−トＯＰ49〜52とＯＰ113 〜116 を軽く負荷
するようにネットワ−ク出力ＳＯＰのグル−プの総合的
な帯域幅は12から９に減少されなければならない。しか
しながら本発明の特徴を使用してスイッチング素子Ｓ21
で、Ｓ31に対して３、Ｓ34およびＳ38に対して４に選択
周波数値を再度限定することが可能であり、その結果セ
ルがＳ21によって分配される。このＳＯＰの全体的な帯
域幅に対してそのようにすることは12から11へ減少され
なければならないことが容易に実証され、全てのネット
ワ−ク出力の最大の負荷が維持される。

【０１５１】負荷均衡の前述の原理はネットワ−ク出力
のグル−プをアドレスするために使用されることができ
るが、この帯域幅容量は例えばグル−プＯＰ１，ＯＰ12
5 〜128 ，ＯＰ1008〜1015のような構成要素ネットワ−
ク出力に導かれる各通路に均等に分配されないことに注
目すべきである。容易に実証されるように、ネットワ−
ク出力のこのグル−プが第１の段Ｓ１で限定されている
セットを必要とし、それぞれ選択周波数値５、８を有す
るＯＬ１とＯＬ８に対応する経路設定グル−プを含み、
第１の出力面の第２の段Ｓ２で限定されているセットは
それぞれ選択周波数値１、４を有するＯＬ１とＯＬ８に
対応する経路設定グル−プを含む。

【０１５２】本発明によるスイッチングノ−ドと経路設
定論理手段の前述の後者の実施例に関してこれらの実施
例は実際に新しい経路設定タイプを単一点から単一点の
接続のみに限定するものであることに注意すべきであ
る。しかしながらこのような制限はこれらの後者の実施
例のみに付随するものであり、本発明は図８を参照して
説明されたスイッチングノ−ドと経路設定論理手段から
明白に認識されるものに限定されるものではない。

【図面の簡単な説明】

【図１】本発明によるスイッチングノ−ドのブロック
図。

【図２】分岐と分配のツリ−図。

【図３】単一の通路のスイッチングネットワ−クを含ん
だ時の図１で示されたスイッチングノ−ドの動作説明
図。

【図４】多重通路のスイッチングネットワ−クを含んだ
時の図１のスイッチングノ−ドの動作説明図。

【図５】本発明の実施例による図１のスイッチングノ−
ドのスイッチング素子で使用した経路設定論理手段の第
１の実施例のブロック図。

【図６】本発明の実施例による図１のスイッチングノ−
ドのスイッチング素子で使用した経路設定論理手段の第
２の実施例のブロック図。

【図７】第２の実施例の分岐選択アルゴリズムにより供
給された加重の説明図。

【図８】本発明による複数の不規則な出力ポ−トグル−
プに対するマルチキャストを可能にする第２のノ−ドの
動作説明図。

【図９】本発明による第３の経路設定論理手段ＲＬのブ
ロック図。

【図１０】第３の経路設定論理手段ＲＬが使用される通
信システムの概略図。

【図１１】図１０で示された第３のスイッチングノ−ド
Ｎ１、Ｎ２、Ｎ３のスイッチングネットワ−クＳＮの概
略図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミシェル・アンリオン ベルギー国、1180 ブリュッセル、アブニ ュ・サーキュレール・ナンバー24、144 ビー

Claims (14)

【特許請求の範囲】
1. 【請求項１】 セルをノ−ドの入力ポ−トから出力ポ−
   トのグル−プに分配し、少なくとも１つのスイッチング
   素子をそれぞれ有する複数のスイッチング段を具備し、
   各スイッチング素子は前記セルに関連する内部経路設定
   ラベルに基づいて前記スイッチング素子の入口の１つか
   ら少なくとも１つの出口に前記セルの１つの経路を設定
   するための経路設定論理手段を含む非同期スイッチング
   ノ−ドにおいて、 前記内部経路設定ラベルは前記入力ポ−トを出力ポ−ト
   の前記グル−プと接続する少なくとも１つの分配ツリ−
   を識別し、前記経路設定論理手段の少なくとも１つが前
   記内部経路設定ラベルの制御下で前記経路設定論理手段
   がその一部分を形成しているスイッチング素子に接続さ
   れた前記分岐のセットを予め選択する事前選択手段と、
   前記分岐のセットの予め選択された分岐の１つをダイナ
   ミックに選択するための選択手段と、前記スイッチング
   素子から出る選択された分岐上の経路設定を識別する手
   段とを具備していることを特徴とする非同期スイッチン
   グノ−ド。
2. 【請求項２】 前記ノ−ドが入力段を含み、この入力段
   は前記セルに含まれた外部経路設定デ−タから前記セル
   が目的地とする出力ポ−トの前記グル−プを決定するこ
   とにより入力ポ−トで前記内部経路設定ラベルを前記セ
   ルに関連することを特徴とする請求項１記載の非同期ス
   イッチングノ−ド。
3. 【請求項３】 前記予め選択された各分岐を選択する確
   率が選択された分岐を介してアクセス可能な前記グル−
   プの前記出力ポ−トの帯域幅に比例するように選択され
   た選択周波数値の制御の下で前記選択手段が前記予め選
   択された分岐の１つを選択することを特徴とする請求項
   １記載の非同期スイッチングノ−ド。
4. 【請求項４】 前記選択手段が時間依存アルゴリズムに
   より前記予め選択された分岐の１つを選択することを特
   徴とする請求項１記載の非同期スイッチングノ−ド。
5. 【請求項５】 前記選択手段が段の前記スイッチング素
   子の位置に依存されるアルゴリズムにより前記予め選択
   された分岐の１つを選択することを特徴とする請求項１
   記載の非同期スイッチングノ−ド。
6. 【請求項６】 他の前記セルの前記内部経路設定ラベル
   は、前記経路設定論理手段の少なくとも１つが出力ポ−
   トの前記グル−プをアドレスするようにその一部分を形
   成するスイッチング素子の出口に十分な分配を行うよう
   に構成されていることを特徴とする請求項１記載の非同
   期スイッチングノ−ド。
7. 【請求項７】 前記セルの内部経路設定ラベルが複数の
   前記分配ツリ−を具備するマルチキャストツリ−を識別
   し、前記事前選択手段は前記内部経路設定ラベルにした
   がって分岐の複数のセットを選択し、各前記セットは前
   記スイッチング素子に接続され前記複数の分配ツリ−の
   異なったものに属する全ての前記分岐を含み、前記選択
   手段は予め選択された分岐の各１つ１つのセットにつき
   分岐を選択し、前記経路設定論理手段は前記スイッチン
   グ素子から出る選択された各分岐上に前記セルのコピ−
   を転送するマルチキャスト手段を含んでいることを特徴
   とする請求項１記載の非同期スイッチングノ−ド。
8. 【請求項８】 少なくとも１つの入口と、それぞれ少な
   くとも１つの出口を有する複数の出口経路とを具備し、
   前記経路設定手段は前記入口で受信されたセルに対して
   前記セルに関連する内部経路設定ラベルに基づいて少な
   くとも１つの前記経路を選択し、前記セルを前記選択さ
   れた経路の前記出口に経路設定するスイッチング素子用
   の経路設定論理手段において、 前記内部経路設定ラベルの制御の下で前記経路の１つか
   ら全てにわたって含まれる少なくとも１つのセットを予
   め選択する事前選択手段と、各予め選択されたセットか
   ら前記選択された経路を選択する選択手段とを含むこと
   を特徴とする経路設定論理手段。
9. 【請求項９】 前記事前選択手段が経路設定メモリであ
   り、そのメモリ位置が前記内部経路設定ラベルに含まれ
   る経路基準数によりアドレスされ、前記各メモリ位置は
   異なった前記セットの経路を識別することを特徴とする
   請求項８記載の経路設定論理手段。
10. 【請求項１０】 前記経路設定論理手段が複数の経路を
    選択するように構成され、前記選択手段は前記セットに
    含まれた経路の１つまたは全てを選択するために前記内
    部経路設定ラベルから得られる経路設定指示装置により
    制御されることを特徴とする請求項８記載の経路設定論
    理手段。
11. 【請求項１１】 前記各メモリ位置で異なった選択周波
    数値が前記異なったセットの１つに含まれる各経路に関
    連され、前記経路の１つが前記選択手段により前記１つ
    の異なったセットから選択される相対的な周波数が前記
    １つの経路に関連する選択周波数値に比例することを特
    徴とする請求項９記載の経路設定論理手段。
12. 【請求項１２】 前記素子の出口の使用を不可能にする
    故障が検出されるとき前記経路設定論理手段が前記選択
    周波数値を更新することを特徴とする請求項１１記載の
    経路設定論理手段。
13. 【請求項１３】 前記経路が異なったサイズを有し、前
    記各出口が異なった大きさを有する複数の経路設定に属
    し、経路サイズの指示装置が特定のサイズの経路のみが
    考慮される前記選択手段に指示するために使用される請
    求項８記載の経路設定論理手段。
14. 【請求項１４】 前記経路設定論理手段が前記内部経路
    設定ラベルに含まれた出力アドレスに基づいて組合わさ
    れた経路設定論理装置によりそれを識別することによっ
    て前記経路の１つを選択するように構成され、前記出力
    アドレスの選択は前記経路設定デ−タに含まれているデ
    −タに基づいている請求項８記載の経路設定論理手段。