JPH0771028B2 - Eco-erasing device - Google Patents
Eco-erasing deviceInfo
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- JPH0771028B2 JPH0771028B2 JP61162097A JP16209786A JPH0771028B2 JP H0771028 B2 JPH0771028 B2 JP H0771028B2 JP 61162097 A JP61162097 A JP 61162097A JP 16209786 A JP16209786 A JP 16209786A JP H0771028 B2 JPH0771028 B2 JP H0771028B2
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- echo canceller
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電話器の２線−４線変換を行うハイブリッド
回路における側音の除去，拡声電話及び電子会議システ
ムにおけるスピーカとマイクロホンとの間の音響結合の
切断等に利用するエコー消去装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to removal of side sounds in a hybrid circuit for performing 2-wire to 4-wire conversion of a telephone, and between a speaker and a microphone in a loudspeaker telephone and an electronic conference system. The present invention relates to an echo canceller used for disconnecting the acoustic coupling of the above.
（従来の技術） 従来のエコーキャンセラを第４図により説明する。第４
図は、本発明の一実施例に適用される従来のエコーキャ
ンセラを含む系の概略ブロック図である。同図におい
て、１′は受信入力ディジタル信号の入力端、２′はD/
A変換器、３′は２線−４線変換を行うハイブリッド回
路，給電器及び２線回路からなるエコーパス、４′はバ
ランス回路、５′は電話器、６′はA/D変換器、７′は
送信ディジタル出力信号の出力端、８′はエコーキャン
セラである。受信入力端１′はD/A変換器２′とエコー
キャンセラ８′に、D/A変換器２′はエコーパス３′
に、エコーパス３′はバランス回路４′，電話器５′及
びA/D変換器６′にそれぞれ接続されている。また、A/D
変換器６′はエコーキャンセラ８′に、エコーキャンセ
ラ８′は送信出力信号出力端７′にそれぞれ接続されて
いる。なお同図において、（１′）は受信入力ディジタ
ル信号または遠端入力ディジタル信号xjを、（２′）は
信号（１′）のD/A変換出力ｘ（ｔ）を表わし、
（３′）は出力（２′）のエコー信号ｚ（ｔ）を、
（４′）は送話音及び室内音などからなる近端入力信号
ｎ（ｔ）を、（５′）は信号（３′）と信号（４′）の
和による送信入力信号ｓ（ｔ）をそれぞれ表わし、ま
た、（６′）は信号（５′）のA/D変換出力sjを、
（７′）は残留エコーejを表わすこととする。(Prior Art) A conventional echo canceller will be described with reference to FIG. Fourth
FIG. 1 is a schematic block diagram of a system including a conventional echo canceller applied to one embodiment of the present invention. In the figure, 1'is the input end of the received input digital signal, 2'is D /
A converter, 3'is a hybrid circuit for performing 2-wire to 4-wire conversion, an echo path consisting of a feeder and a 2-wire circuit, 4'is a balance circuit, 5'is a telephone, 6'is an A / D converter, 7 Reference numeral 8'denotes an output end of the transmission digital output signal, and 8'denotes an echo canceller. The reception input terminal 1'is connected to the D / A converter 2'and the echo canceller 8 ', and the D / A converter 2'is connected to the echo path 3'.
The echo path 3'is connected to the balance circuit 4 ', the telephone 5'and the A / D converter 6', respectively. Also, A / D
The converter 6'is connected to the echo canceller 8'and the echo canceller 8'is connected to the transmission output signal output terminal 7 '. In the figure, (1 ') represents the received input digital signal or the far-end input digital signal xj , (2') represents the D / A conversion output x (t) of the signal (1 '),
(3 ') is the echo signal z (t) of the output (2'),
(4 ') is a near-end input signal n (t) consisting of a transmission sound and a room sound, and (5') is a transmission input signal s (t) obtained by adding the signals (3 ') and (4'). And (6 ′) is the A / D conversion output s j of the signal (5 ′),
(7 ') represents the residual echo e j .
次に、動作について説明する。Next, the operation will be described.
遠端入力xjはD/A変換され出力ｘ（ｔ）となるが、エコ
ーパス３′では出力ｘ（ｔ）の一部がエコー信号ｚ
（ｔ）として送信側に漏れる。一方、送信側には近端入
力信号ｎ（ｔ）も重畳されるので、結局ｚ（ｔ）＋ｎ
（ｔ）＝ｓ（ｔ）をA/D変換した出力sjが得られる。こ
れに対しエコーキャンセラ８′は、下記の（１）及び
（２）式に示すような学習同定法により、エコーパス
３′のインパルス応答を逐次推定し、一方ではそのイン
パルス応答を用いてエコー成分を消去する。The far-end input x j is D / A converted and becomes the output x (t), but in the echo path 3 ′, part of the output x (t) is the echo signal z.
It leaks to the transmission side as (t). On the other hand, the near-end input signal n (t) is also superimposed on the transmitting side, so that z (t) + n
An output s j obtained by A / D converting (t) = s (t) is obtained. On the other hand, the echo canceller 8 ′ successively estimates the impulse response of the echo path 3 ′ by the learning identification method as shown in the following equations (1) and (2), and on the other hand, uses the impulse response to determine the echo component. to erase.
であり、Ｎはエコーパスのインパルス応答長に相当する
サンプリング数である。 And N is the sampling number corresponding to the impulse response length of the echo path.
（発明が解決しようとする問題点） しかし、上記の方法では、エコーパスのインパルス応答
長分のタップ係数を保持するメモリを必要とするため、
非常に大きな等化時間を必要とする場合には、ハードウ
ェア量が増大する上に実時間処理が難しくなるという問
題があった。(Problems to be Solved by the Invention) However, the above method requires a memory for holding tap coefficients corresponding to the impulse response length of the echo path.
When a very large equalization time is required, there is a problem that the amount of hardware increases and real-time processing becomes difficult.
本発明は、許容される範囲内のハードウェア量と演算時
間で、長い等化時間を実現できる優れたエコー消去装置
を提供するものである。The present invention provides an excellent echo canceller capable of realizing a long equalization time with a hardware amount and a calculation time within an allowable range.
（問題点を解決するための手段） 上記問題点を解決するために、本発明は、エコーパスの
インパルス応答の前半を受信入力列と第１の残留エコー
から推定する機能と、前記推定インパルス応答と受信入
力列のたたみ込み演算により疑似エコーを計算し、送信
入力から前記疑似エコーを引くことにより第１の残留エ
コーを発生させる機能とを有する第１のエコーキャンセ
ラ、及びエコーパスのインパルス応答の後半を極を有す
る離散系の伝達関数の形で近似し、その係数を受信入力
列、前記第１の残留エコー列、第２の残留エコーから推
定する機能と、前記推定伝達関数と受信入力列及び前記
第１の残留エコー列とのたたみ込み演算により疑似エコ
ーを計算し、前記第１の残留エコーから前記疑似エコー
を引くことにより第２の残留エコーを発生させる機能と
を有する第２のエコーキャンセラとを接続し、遅延の小
さいエコー成分はタップ長の短い前記第１のエコーキャ
ンセラで消去し、遅延の大きいエコー成分は係数の数の
少ない前記第２のエコーキャンセラで消去することによ
り少ないハードウェア量と少ない演算量で長い等化時間
を得られるようにした構成を備えるものである。(Means for Solving Problems) In order to solve the above problems, the present invention provides a function of estimating the first half of an impulse response of an echo path from a received input sequence and a first residual echo, and the estimated impulse response. A first echo canceller having a function of calculating a pseudo echo by convolution of a reception input sequence and generating a first residual echo by subtracting the pseudo echo from a transmission input, and the latter half of the impulse response of the echo path A function of approximating in the form of a discrete transfer function having poles and estimating its coefficient from the received input sequence, the first residual echo sequence, and the second residual echo; and the estimated transfer function and received input sequence, and A pseudo echo is calculated by a convolution calculation with the first residual echo train, and a second residual echo is generated by subtracting the pseudo echo from the first residual echo. And a second echo canceller having a function of generating the echo, the echo component having a small delay is canceled by the first echo canceller having a short tap length, and the echo component having a large delay has the second coefficient having a small number of coefficients. The above-mentioned echo canceller is provided so that a long equalization time can be obtained with a small amount of hardware and a small amount of calculation.
（作 用） 本発明は、上記構成により、エコーパスのインパルス応
答を時間軸上で分割し、その前半についてはタップ長の
短い第１のエコーキャンセラにより、その後半について
は伝達関数を有理関数の形で近似し、その係数を逐次推
定する第２のエコーキャンセラにより、それぞれエコー
成分を消去するので、エコーパスのインパルス応答長が
長い場合でも、少ないハードウェア量と少ない演算量で
長い等化時間を実現できる。(Operation) According to the present invention, the impulse response of the echo path is divided on the time axis by the above configuration, the first echo canceller having a short tap length is used for the first half, and the transfer function is formed as a rational function for the latter half. The second echo canceller that approximates the coefficient and cancels each echo component, so that even if the echo path impulse response length is long, a long equalization time is achieved with a small amount of hardware and a small amount of calculation. it can.
（実施例） 本発明の一実施例を第１図ないし第３図により説明す
る。第１図は本発明の一実施例の構成を示すシステムブ
ロック図、第２図は本発明の一実施例において用いる第
１のエコーキャンセラの機能ブロック図、第３図は本発
明の一実施例において用いる第２のエコーキャンセラの
機能ブロック図である。(Embodiment) An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a system block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a functional block diagram of a first echo canceller used in the embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. It is a functional block diagram of the 2nd echo canceller used in.
第１図において、１は受信入力ディジタル信号の入力
端、２はD/A変換器、３は２線−４線変換を行うハイブ
リッド回路、給電器及び２線回路からなるエコーパス、
４はバランス回路、５は電話器、６はA/D変換器、７は
送信ディジタル信号の出力端、８は第１のエコーキャン
セラEC1、９は第２のエコーキャンセラEC2である。受信
入力端１はD/A変換器2,第１のエコーキャンセラ８及び
第２のエコーキャンセラ９に、D/A変換器２はエコーパ
ス３に、エコーパス３はバランス回路4,電話器５及びA/
D変換器６に、A/D変換器６は第１のエコーキャンセラ８
に、それぞれ接続している。また、第１のエコーキャン
セラ８は第２のエコーキャンセラ９に、第２のエコーキ
ャンセラ９は送信出力端７に、それぞれ接続されてい
る。In FIG. 1, 1 is an input terminal of a received input digital signal, 2 is a D / A converter, 3 is an echo path consisting of a hybrid circuit for performing 2-wire to 4-wire conversion, a feeder and a 2-wire circuit,
Reference numeral 4 is a balance circuit, 5 is a telephone, 6 is an A / D converter, 7 is an output end of a transmission digital signal, 8 is a first echo canceller EC1, and 9 is a second echo canceller EC2. The reception input terminal 1 is used for the D / A converter 2, the first echo canceller 8 and the second echo canceller 9, the D / A converter 2 is used for the echo path 3, and the echo path 3 is used for the balance circuit 4, telephone 5 and A. /
In the D converter 6, the A / D converter 6 is the first echo canceller 8
, Respectively. The first echo canceller 8 is connected to the second echo canceller 9, and the second echo canceller 9 is connected to the transmission output end 7.
なお、第１図において、（１）は受信入力ディジタル信
号xjを、（２）は信号（１）のD/A変換出力ｘ（ｔ）を
表わし、（３）は出力（２）のエコー信号ｚ（ｔ）を、
（４）は送話音及び室内音などからなる近端入力信号ｎ
（ｔ）を、（５）は信号（３）と信号（４）の和による
送信入力信号ｓ（ｔ）をそれぞれ表わす。また、（６）
は信号（５）のA/D変換出力sjを、（７）は第１のエコ
ーキャンセラEC1が出力（６）のsjよりエコーを除去し
た後の残留エコーej 1を、（８）は第２のエコーキャン
セラEC2が（７）の残留エコーej 1よりさらに遅延の大き
なエコー成分を除去した後の残留エコーej 2を、（９）
は第１のエコーキャンセラEC1が近端入力信号ｎ（ｔ）
を検出したことを示す信号tjを、それぞれ表わすことと
する。In FIG. 1, (1) represents the received input digital signal x j , (2) represents the D / A conversion output x (t) of the signal (1), and (3) represents the echo of the output (2). The signal z (t),
(4) is a near-end input signal n consisting of transmitted sound and room sound
(T) and (5) represent a transmission input signal s (t) obtained by adding the signals (3) and (4), respectively. Also, (6)
Is the A / D conversion output s j of the signal (5), (7) is the residual echo e j 1 after the echo is removed from the output (6) s j by the first echo canceller EC1, (8) Is the residual echo e j 2 after the second echo canceller EC2 removes an echo component having a larger delay than the residual echo e j 1 of (7), (9)
The first echo canceller EC1 is the near-end input signal n (t)
The signals t j that indicate that the detections of .tau.
第２図において、11は第１図の信号（１）のxjの受信入
力端、12は受信入力列を記憶するためのN1ワードシフト
レジスタ 13は積和演算器、14は第１図信号（６）のsjの送信入力
端、15は減算器、16は推定インパルス応答 を記憶するレジスタ の退避用レジスタ 18は加算器、19は推定インパルス応答 の２乗ノルム演算器 である。21は送信入力端14の送信入力sjのパワーSPjを
計算する演算器SPj、22はパワー演算器SPjの退避用レジ
スタSPM、23は第１図の残留エコー（７）に示す第１の
エコーキャンセラEC1の残留エコーej 1のパワーEPj 1を計
算するパワー演算器EPj 1、24はパワー演算器EPj 1の退避
用レジスタEPM 1、25は信号xjのパワーXPjを計算するパ
ワー演算器XPj、26は第１図の残留エコー（７）に示す
第１のエコーキャンセラEC1の残留エコーej 1の出力端、
27は推定インパルス応答補正用レジスタ19の値のセット
及び推定インパルス応答用レジスタ16と推定インパルス
応答退避用レジスタ17との間、パワー演算器21と退避用
レジスタ22との間及びパワー演算器23と退避用レジスタ
24との間のデータ転送制御等の制御回路、28は第１のエ
コーキャンセラEC1が第１図の（４）に示す近端入力信
号ｎ（ｔ）を検出したことを示す信号tjの出力端であ
る。In FIG. 2, reference numeral 11 is a reception input terminal of x j of the signal (1) in FIG. 1, and 12 is an N 1 word shift register for storing the reception input sequence. 13 is a product-sum calculator, 14 is a transmission input terminal of s j of the signal (6) in FIG. 1, 15 is a subtractor, and 16 is an estimated impulse response. Register to store Register for saving 18 is an adder, 19 is an estimated impulse response Square norm calculator of Is. 21 shows the computing unit S Pj, 22 is retracted register S PM, 23 of the power arithmetic unit S Pj residual echo of the first diagram to calculate the power S Pj transmission input s j of the transmit input terminal 14 (7) The power calculators E Pj 1 and 24 for calculating the power E Pj 1 of the residual echo e j 1 of the first echo canceller EC1 are the saving registers E PM 1 and 25 of the power calculator E Pj 1 and the power of the signal x j The power calculator X Pj , 26 for calculating X Pj is an output terminal of the residual echo e j 1 of the first echo canceller EC1 shown in the residual echo (7) of FIG.
27 is a set of values of the estimated impulse response correction register 19 and between the estimated impulse response register 16 and the estimated impulse response saving register 17, between the power calculator 21 and the save register 22, and between the power calculator 23. Save register
A control circuit for controlling data transfer with 24, 28 is an output of a signal t j indicating that the first echo canceller EC1 has detected the near-end input signal n (t) shown in (4) of FIG. It's the end.
受信入力端11は受信入力用シフトレジスタ12,受信入力
２乗ノルム演算器20及びパワー演算器25に、受信入力用
シフトレジスタ12は積和演算器13,推定インパルス応答
補正用レジスタ19及びパワー演算器25に、それぞれ接続
されている。積和演算器13は減算器15,推定インパルス
応答用レジスタ16及び加算器18に、送信入力端14は減算
器15,パワー演算器21及び制御回路27に、それぞれ接続
されている。減算器15はパワー演算器21,パワー演算器2
3,出力端26及び制御回路27に、推定インパルス応答用レ
ジスタ16は推定インパルス応答退避用レジスタ17及び加
算器18に、加算器18は推定インパルス応答補正用レジス
タ19に、また推定インパルス応答補正用レジスタ19は受
信入力２乗ノルム演算器20に、受信入力２乗ノルム演算
器20はパワー演算器25に、それぞれ接続されている。パ
ワー演算器21は退避用レジスタ22に、退避用レジスタ22
は制御回路27に、パワー演算器23は退避用レジスタ24、
出力端26及び制御回路27に、退避用レジスタ24は制御回
路27に、それぞれ接続されている。パワー演算器25は制
御回路27に、出力端26は制御回路27に、制御回路27は近
端入力検出信号出力端28に、それぞれ接続されている。The reception input terminal 11 is a reception input shift register 12, a reception input squared norm calculator 20 and a power calculator 25, and the reception input shift register 12 is a product sum calculator 13, an estimated impulse response correction register 19 and a power calculator. To the container 25. The sum-of-products calculator 13 is connected to the subtractor 15, the estimated impulse response register 16 and the adder 18, and the transmission input terminal 14 is connected to the subtractor 15, the power calculator 21 and the control circuit 27, respectively. The subtractor 15 is a power calculator 21 and a power calculator 2
3, the output terminal 26 and the control circuit 27, the estimated impulse response register 16 to the estimated impulse response save register 17 and the adder 18, the adder 18 to the estimated impulse response correction register 19, and the estimated impulse response correction The register 19 is connected to the reception input square norm calculator 20 and the reception input square norm calculator 20 is connected to the power calculator 25. The power calculator 21 is stored in the save register 22, and the save register 22
Is a control circuit 27, the power calculator 23 is a save register 24,
The output terminal 26 and the control circuit 27 are connected, and the save register 24 is connected to the control circuit 27. The power calculator 25 is connected to the control circuit 27, the output end 26 is connected to the control circuit 27, and the control circuit 27 is connected to the near-end input detection signal output end 28.
第３図において、31は第１図の信号（１）に示すxjの受
信入力端、32はＭサンプル（０≦Ｍ≦N1）遅延回路
Z-M、33は受信入力列を記憶するためのN2ワードシフト
レジスタ 34は積和演算器、35は推定伝達関数の分子の係数 を記憶するためのレジスタ 36は推定伝達関数の分子の係数 37は加算器、38は推定伝達関数の分子係数 の補正用レジスタ 39は送受信入力用２乗ノルム演算器 40は第１図の（７）に示す第１のエコーキャンセラEC1
の残留エコーej 1の送信入力端、41は１サンプル遅延回
路Z-1、42はej 1入力列を記憶するためのN2−１ワードレ
ジスタ 43は積和演算器、44は推定伝達関数の分母の係数 45は推定伝達関数の分母の係数 の退避用レジスタ 46は加算器、47は推定伝達関数の分母の係数 48は加算器、49は減算器、50は第１図の（７）に示す第
１のエコーキャンセラEC1の残留エコーej 1のパワーEPj 1
を計算する演算器EPj 1、51はEPj 1の退避用レジスタ
EPM 1、52は第１図の（８）に示す第２のエコーキャンセ
ラEC2の残留エコーej 2のパワーEPj 2を計算する演算器E
Pj 2、53はEPj 2の退避用レジスタEPM 2、54はxj-M+1のパ
ワーXPj-M+1を計算するパワー演算器XPj-M+1、55は第２
のエコーキャンセラEC2の残留エコーej 2の出力端、56は
第２のエコーキャンセラEC2作動停止スイッチ、57は推
定伝達関数分子係数補正用レジスタ38,推定伝達関数分
母係数補正用レジスタ47の値のセット及び推定伝達関数
分子係数用レジスタ35と推定伝達関数分子係数退避用レ
ジスタ36との間、推定伝達関数分母係数用レジスタ44と
推定伝達関数分母係数退避用レジスタ45との間、パワー
演算器50と退避用レジスタ51との間、及びパワー演算器
52と退避用レジスタ53との間のデータ転送制御，スイッ
チ56の切換等の制御を行う制御回路、58は第１図の
（９）に示す第１のエコーキャンセラEC1による近端入
力検出信号tjの入力端である。In FIG. 3, 31 is a reception input end of x j shown in the signal (1) of FIG. 1, 32 is an M sample (0 ≦ M ≦ N 1 ) delay circuit.
Z- M , 33 is an N 2 word shift register for storing the received input sequence 34 is the sum of products operator, 35 is the coefficient of the numerator of the estimated transfer function Register for storing 36 is the coefficient of the numerator of the estimated transfer function 37 is an adder, 38 is the numerator coefficient of the estimated transfer function Correction register 39 is a square norm calculator for transmission / reception input 40 is the first echo canceller EC1 shown in (7) of FIG.
Of the residual echo e j 1 of 41, 41 is a one-sample delay circuit Z -1 , 42 is an N 2 -1 word register for storing the e j 1 input sequence 43 is the sum of products operator, 44 is the coefficient of the denominator of the estimated transfer function 45 is the coefficient of the denominator of the estimated transfer function Register for saving 46 is an adder, 47 is the coefficient of the denominator of the estimated transfer function 48 is an adder, 49 is a subtractor, 50 is the power E Pj 1 of the residual echo e j 1 of the first echo canceller EC1 shown in (7) of FIG.
E Pj 1 and 51 are the evacuation registers for E Pj 1.
E PM 1 and 52 are arithmetic units E for calculating the power E Pj 2 of the residual echo e j 2 of the second echo canceller EC 2 shown in (8) of FIG.
Pj 2 and 53 are save registers E PM 2 of E Pj 2 , and 54 is a power calculator X Pj-M + 1 for calculating power X Pj-M + 1 of x j -M + 1 , and 55 is a second
Output terminal of the residual echo e j 2 of the echo canceller EC2, 56 is the second echo canceller EC2 operation stop switch, 57 is the value of the estimated transfer function numerator coefficient correction register 38, the estimated transfer function denominator coefficient correction register 47 Set and estimated transfer function numerator coefficient register 35 and estimated transfer function numerator coefficient save register 36, estimated transfer function denominator coefficient register 44 and estimated transfer function denominator coefficient save register 45, and power calculator 50 And the save register 51, and the power calculator
A control circuit for controlling data transfer between the 52 and the save register 53, control of switching of the switch 56, and the like, 58 is a near-end input detection signal t by the first echo canceller EC1 shown in (9) of FIG. It is the input end of j .
受信入力端31はＭサンプル遅延回路32に、Ｍサンプル遅
延回路32は受信入力用シフトレジスタ33,送受信入力用
２乗ノルム演算器39及びパワー演算器54に、受信入力用
シフトレジスタ33は積和演算器34,推定伝達関数分子係
数補正用レジスタ38及びパワー演算器54に、積和演算器
34は推定伝達関数分子係数用レジスタ35,加算器37及び
加算器48に、推定伝達関数分子係数用レジスタ35は推定
伝達関数分子係数退避用レジスタ36及び加算器37に、加
算器37は推定伝達関数分子係数補正用レジスタ38に、推
定伝達関数分子係数補正用レジスタ38は送受信入力用２
乗ノルム演算器39及び推定伝達関数分母係数補正用レジ
スタ47に、それぞれ接続されている。送受信入力用２乗
ノルム演算器39は送信入力端40及び推定伝達関数分母係
数補正用レジスタ47及びパワー演算器54に、送信入力端
40は１サンプル遅延回路41,減算器49,パワー演算器50及
び制御回路57に、１サンプル遅延回路41は送信入力用シ
フトレジスタ42,減算器49,パワー演算器50及び制御回路
57に、送信入力用シフトレジスタ42は積和演算器43及び
推定伝達関数分母係数補正用レジスタ47に、積和演算器
43は推定伝達関数分母係数用レジスタ44,加算器46及び
加算器48に、推定伝達関数分母係数用レジスタ44は推定
伝達関数分母係数退避用レジスタ45及び加算器46に、加
算器46は推定伝達関数分母係数補正用レジスタ47に、そ
れぞれ接続されている。加算器48は第２のエコーキャン
セラEC2作動停止スイッチ56に、減算器49はパワー演算
器50,パワー演算器52,送信出力端55,第２のエコーキャ
ンセラEC2作動停止スイッチ56及び制御回路57に、パワ
ー演算器50は退避用レジスタ51及び制御回路57に、退避
用レジスタ51は制御回路57に、パワー演算器52は退避用
レジスタ53及び制御回路57に、退避用レジスタ53は制御
回路57に、パワー演算器54は制御回路57に、制御回路57
は入力端58にそれぞれ接続されている。The reception input terminal 31 is connected to the M sample delay circuit 32, the M sample delay circuit 32 is connected to the reception input shift register 33, the transmission / reception input squared norm calculator 39 and the power calculator 54, and the reception input shift register 33 is sum of products. The calculator 34, the estimated transfer function numerator coefficient correction register 38, and the power calculator 54 include a product-sum calculator.
34 is an estimated transfer function numerator coefficient register 35, an adder 37 and an adder 48, an estimated transfer function numerator coefficient register 35 is an estimated transfer function numerator coefficient save register 36 and an adder 37, and an adder 37 is an estimated transfer function. The function numerator coefficient correction register 38 and the estimated transfer function numerator coefficient correction register 38 are for transmission / reception input 2
The multiplier norm calculator 39 and the estimated transfer function denominator coefficient correction register 47 are respectively connected. The transmission / reception input square norm calculator 39 is connected to the transmission input end 40, the estimated transfer function denominator coefficient correction register 47, and the power calculator 54, and is transmitted to the transmission input end.
40 is a 1-sample delay circuit 41, subtractor 49, power calculator 50 and control circuit 57, and 1-sample delay circuit 41 is a shift register 42 for transmission input, subtractor 49, power calculator 50 and control circuit
57, the transmission input shift register 42 is a product-sum calculator 43 and the estimated transfer function denominator coefficient correction register 47 is a product-sum calculator.
43 is the estimated transfer function denominator coefficient register 44, the adder 46 and the adder 48, the estimated transfer function denominator coefficient register 44 is the estimated transfer function denominator coefficient save register 45 and the adder 46, and the adder 46 is the estimated transfer Each is connected to the function denominator coefficient correction register 47. The adder 48 is connected to the second echo canceller EC2 operation stop switch 56, and the subtractor 49 is connected to the power calculator 50, the power calculator 52, the transmission output terminal 55, the second echo canceller EC2 operation stop switch 56 and the control circuit 57. , The power calculator 50 is in the save register 51 and the control circuit 57, the save register 51 is in the control circuit 57, the power calculator 52 is in the save register 53 and control circuit 57, and the save register 53 is in the control circuit 57. , The power calculator 54 controls the control circuit 57,
Are connected to the input terminals 58, respectively.
次に本発明の一実施例の動作について説明する。第１図
においては、エコーパスの伝達関数は、 と表わされると仮定している。この場合、式（３）の伝
達関数のインパルス応答長は無限なので、H1（Ｚ）,B
（Ｚ）,A（Ｚ）の係数を正しく推定できれば、非常に長
い等化時間を持つエコー消去装置を実現できる。式
（３）より送信入力信号Ｓ（Ｚ）を求めると、 S(Z)=X(Z)H１(Z){Z-MX(Z)B(Z)+S(Z)A(Z)} （４） となる。第１のエコーキャンセラEC1は、式（３）右辺
のH1（Ｚ）の係数を逐次推定し、式（４）右辺第１項の
エコー成分を消去する。また、第２のエコーキャンセラ
EC2は、式（３）右辺のＢ（Ｚ）,A（Ｚ）の係数を逐次
推定し、式（４）右辺第２項のエコー成分を消去する。Next, the operation of the embodiment of the present invention will be described. In FIG. 1, the transfer function of the echo path is Is assumed to be expressed as In this case, the impulse response length of the transfer function of equation (3) is infinite, so H 1 (Z), B
If the coefficients (Z) and A (Z) can be correctly estimated, an echo canceller having a very long equalization time can be realized. When the transmission input signal S (Z) is calculated from the equation (3), S (Z) = X (Z) H 1 (Z) {Z -M X (Z) B (Z) + S (Z) A (Z )} (4) The first echo canceller EC1 sequentially estimates the coefficient of H 1 (Z) on the right side of Expression (3), and eliminates the echo component of the first term on the right side of Expression (4). Also, the second echo canceller
EC2 sequentially estimates the coefficients of B (Z) and A (Z) on the right side of Expression (3), and eliminates the echo component of the second term on the right side of Expression (4).
上記のような動作を行う第１のエコーキャンセラEC1の
演算は、前記の式（１），（２）と同様に（５），
（６）のようになる。The operation of the first echo canceller EC1 that performs the above-described operation is performed in the same manner as in the above equations (1) and (2) (5),
It becomes like (6).
第２図において、積和演算器13と減算器15は、上記の式
（５）を実行し、第１の残留エコーej 1を26に出力する
ものである。また、推定インパルス応答補正用レジスタ
19は式（６）の右辺第２項を計算したものであり、加算
器18により式（６）が実行される。一方、制御回路27
は、送信入力端14よりの送信入力sjのパワーSPjを計算
するパワー演算器21,パワー演算器SPjの退避用レジスタ
22,第１のエコーキャンセラEC1の残留エコーej 1のパワ
ーEPj 1を計算するパワー演算器23及びパワー演算器EPj 1
の退避用レジスタ24のパワー比較により近端入力信号ｎ
（ｔ）を検出し、検出した場合は、上記の式（６）に示
される推定演算を停止するとともに、検出フラグtj＝１
を出力端28に出力する。 In FIG. 2, the product-sum calculator 13 and the subtractor 15 execute the above equation (5) and output the first residual echo e j 1 to 26. Also, the estimated impulse response correction register
19 is a calculation of the second term on the right side of the equation (6), and the adder 18 executes the equation (6). On the other hand, the control circuit 27
Is a power calculator 21 for calculating the power S Pj of the transmission input s j from the transmission input terminal 14, and a save register for the power calculator S Pj.
22, the power calculator 23 and a power computing unit E Pj 1 to calculate the power E Pj 1 residual echo e j 1 of the first echo canceler EC1
The near-end input signal n by comparing the power of the saving register 24
(T) is detected, and when it is detected, the estimation calculation shown in the above equation (6) is stopped and the detection flag t j = 1
Is output to the output terminal 28.
また、第２のエコーキャンセラEC2の演算は、式
（７），（８），（９）のようになる。Further, the calculation of the second echo canceller EC2 is as shown in equations (7), (8) and (9).
なお、式（７），（８），（９）の収束性，安定性は証
明されている。 The convergence and stability of equations (7), (8), and (9) have been proved.
第３図において、積和演算器34,積和演算器43,加算器48
及び減算器49は、上記の式（７）を実行し、第２のエコ
ーキャンセラEC2の残留エコーej 2を出力端55より出力す
る。推定伝達関数分子係数補正用レジスタ38は、式
（８）の右辺第２項を計算したものであり、加算器37に
より式（８）が実行される。また、推定伝達関数分母係
数補正用レジスタ47は、式（９）の右辺第２項を計算し
たものであり、加算器46により式（９）が実行される。
一方、制御回路57は、第１のエコーキャンセラEC1の制
御回路27と同様に、第１のエコーキャンセラEC1の残留
エコーej 1のパワーEPj 1を計算する演算器50,パワー演算
器EPj 1の退避用レジスタ51,第２のエコーキャンセラEC2
の残留エコーeJ 2のパワーEPj 2を計算する演算器52及び
パワー演算器EPj 2の退避用レジスタ53のパワー比較によ
り近端入力を検出する。但し、第２のエコーキャンセラ
EC2は、第１のエコーキャンセラEC1,第２のエコーキャ
ンセラEC2のいずれかが近端入力信号を検出した時は、
スイッチ56によりその動作が停止される。In FIG. 3, the product-sum calculator 34, the product-sum calculator 43, and the adder 48
The subtracter 49 executes the above equation (7), and outputs the residual echo e j 2 of the second echo canceller EC2 from the output end 55. The estimated transfer function numerator coefficient correction register 38 calculates the second term on the right side of the equation (8), and the adder 37 executes the equation (8). Further, the estimated transfer function denominator coefficient correction register 47 is for calculating the second term on the right side of the equation (9), and the adder 46 executes the equation (9).
On the other hand, the control circuit 57, like the control circuit 27 of the first echo canceller EC1, calculates the power E Pj 1 of the residual echo e j 1 of the first echo canceller EC1 and the power calculator E Pj. 1 save register 51, second echo canceller EC2
The near-end input is detected by comparing the powers of the arithmetic unit 52 for calculating the power E Pj 2 of the residual echo e J 2 and the saving register 53 of the power arithmetic unit E Pj 2 . However, the second echo canceller
EC2 is, when either the first echo canceller EC1 or the second echo canceller EC2 detects the near-end input signal,
The switch 56 stops its operation.
このため、近端入力信号が検出された時には第１のエコ
ーキャンセラEC1のみが有効なので、打消量は低下する
が、遠端入力がない場合はもともとエコーが生じないの
で問題はない。打消量の低下が影響するのは遠端入力，
近端入力がともに加わる時であるが、このような場合は
ほとんど無く、しかも近端入力が第２のエコーキャンセ
ラEC2で消去すべきエコー成分をマスクするので、実用
上問題はない。Therefore, when the near-end input signal is detected, only the first echo canceller EC1 is effective, so the amount of cancellation is reduced, but if there is no far-end input, no echo is originally generated, so there is no problem. Far-end input affects the amount of cancellation,
This is almost the time when the near-end input is added together, but in such a case, there is almost no case, and since the near-end input masks the echo component to be canceled by the second echo canceller EC2, there is no practical problem.
このように、上記実施例によれば、エコーパスの伝達係
数を式（９）の形で推定してゆくので、等化時間の長い
エコー消去装置を実現できる。また、式（３）において
係数はN1＋１ワードでよく、インパルス応答長分の容量
を必要としないので、ハードウェア量，演算量とも軽減
できる。As described above, according to the above-described embodiment, since the transfer coefficient of the echo path is estimated in the form of the equation (9), it is possible to realize the echo canceller having a long equalization time. Further, in the equation (3), the coefficient may be N 1 +1 word, and since the capacity for the impulse response length is not required, both the amount of hardware and the amount of calculation can be reduced.
（発明の効果） 本発明によれば、接続された第１のエコーキャンセラEC
1と第２のエコーキャンセラEC2が、エコーパスが極を有
する伝達関数で表わされるものとしてその係数を逐次推
定してエコーを消去してゆくので、少量のハードウェア
量と演算量で大きな等化時間を実現でき、さらに、第１
のエコーキャンセラEC1及び第２のエコーキャンセラEC2
の演算処理は従来のエコーキャンセラの演算処理と全く
同型なので、ハードウェア構成あるいはソフトウェアを
複雑化することなく容易に実現できる。(Effect of the Invention) According to the present invention, the connected first echo canceller EC
The first and second echo cancellers EC2 sequentially estimate the coefficient as if the echo path is represented by a transfer function having a pole, and cancel the echo. Therefore, a small amount of hardware and a large amount of calculation are required for a large equalization time. And the first
Echo canceller EC1 and second echo canceller EC2
Since the calculation processing of is completely the same as the calculation processing of the conventional echo canceller, it can be easily realized without complicating the hardware configuration or software.
第１図は本発明の一実施例の構成を示すシステムブロッ
ク図、第２図は本発明の一実施例において用いる第１の
エコーキャンセラEC1の機能ブロック図、第３図は本発
明の一実施例において用いる第２のエコーキャンセラEC
2の機能ブロック図、第４図は本発明の一実施例に適用
される従来のエコーキャンセラを含む系の概略ブロック
図である。 １……受信入力端、２……D/A変換器、３……エコーパ
ス、４……バランス回路、５……電話器、６……A/D変
換器、７……送信出力端、８……第１のエコーキャンセ
ラEC1、９……第２のエコーキャンセラEC2、11……受信
入力端、12……受信入力用シフトレジスタ、13……積和
演算器、14……送信入力端、15……減算器、16……推定
インパルス応答用レジスタ、17……推定インパルス応答
退避用レジスタ、18……加算器、19……推定インパルス
応答補正用レジスタ、20……受信入力２乗ノルム演算
器、21……パワー演算器、22……退避用レジスタ、23…
…パワー演算器、24……退避用レジスタ、25……パワー
演算器、26……出力端、27……制御回路、28……近端入
力検出信号出力端、31……受信入力端、32……Ｍサンプ
ル遅延回路、33……受信入力用シフトレジスタ、34……
積和演算器、35……推定伝達関数分子係数用レジスタ、
36……推定伝達関数分子係数退避用レジスタ、37……加
算器、38……推定伝達関数分子係数補正用レジスタ、39
……送受信入力用２乗ノルム演算器、40……送信入力
端、41……１サンプル遅延回路、42……送信入力用シフ
トレジスタ、43……積和演算器、44……推定伝達関数分
母係数用レジスタ、45……推定伝達関数分母係数退避用
レジスタ、46……加算器、47……推定伝達関数分母係数
補正用レジスタ、48……加算器、49……減算器、50……
パワー演算器、51……退避用レジスタ、52……パワー演
算器、53……退避用レジスタ、54……パワー演算器、55
……送信出力端、56……EC2作動停止スイッチ、57……
制御回路、58……EC1による近端入力検出信号入力端。1 is a system block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a functional block diagram of a first echo canceller EC1 used in the embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. Second echo canceller EC used in the example
2 is a functional block diagram, and FIG. 4 is a schematic block diagram of a system including a conventional echo canceller applied to one embodiment of the present invention. 1 ... Receiving input end, 2 ... D / A converter, 3 ... Echo path, 4 ... Balance circuit, 5 ... Telephone, 6 ... A / D converter, 7 ... Transmission output end, 8 ...... First echo canceller EC1, 9 …… Second echo canceller EC2,11 …… Reception input end, 12 …… Reception input shift register, 13 …… Sum of product calculator, 14 …… Transmission input end, 15 …… subtractor, 16 …… estimated impulse response register, 17 …… estimated impulse response save register, 18 …… adder, 19 …… estimated impulse response correction register, 20 …… received input squared norm calculation Unit, 21 ... Power calculator, 22 ... Saving register, 23 ...
… Power calculator, 24 …… Saving register, 25 …… Power calculator, 26 …… Output end, 27 …… Control circuit, 28 …… Near end input detection signal output end, 31 …… Reception input end, 32 …… M sample delay circuit, 33 …… Receive input shift register, 34 ……
Sum-of-products calculator, 35 ... Register for estimated transfer function numerator coefficient,
36 …… Estimated transfer function numerator coefficient save register, 37 …… Adder, 38 …… Estimated transfer function numerator coefficient correction register, 39
...... Square norm calculator for transmission / reception input, 40 ...... Transmission input end, 41 ...... 1 sample delay circuit, 42 ...... Transmission input shift register, 43 …… Sum of products calculator, 44 …… Estimated transfer function denominator Coefficient register, 45 …… Estimated transfer function denominator coefficient save register, 46 …… Adder, 47 …… Estimated transfer function denominator coefficient correction register, 48 …… Adder, 49 …… Subtractor, 50 ……
Power computing unit, 51 ... Saving register, 52 ... Power computing unit, 53 ... Saving register, 54 ... Power computing unit, 55
...... Transmission output end, 56 …… EC2 stop switch, 57 ……
Control circuit, 58 ... Near end input detection signal input end by EC1.
Claims (1)
入力列と第１の残留エコーから推定する機能と、前記推
定インパルス応答と受信入力列のたたみ込み演算により
疑似エコーを計算し、送信入力から前記疑似エコーを引
くことにより第１の残留エコーを発生させる機能とを有
する第１のエコーキャンセラ、及びエコーパスのインパ
ルス応答の後半を極を有する離散系の伝達関数の形で近
似し、その係数を受信入力列、前記第１の残留エコー
列、第２の残留エコーから推定する機能と、前記推定伝
達関数と受信入力列及び第１の残留エコー列とのたたみ
込み演算により疑似エコーを計算し、前記第１の残留エ
コーから前記疑似エコーを引くことにより第２の残留エ
コーを発生させる機能とを有する第２のエコーキャンセ
ラとを接続し、遅延の小さいエコー成分はタップ長の短
い前記第１のエコーキャンセラで消去し、遅延の大きい
エコー成分は係数の数の少ない前記第２のエコーキャン
セラで消去することにより、少ないハードウェア量と少
ない演算量で長い等化時間を得られるようにしたエコー
消去装置。1. A function of estimating the first half of an impulse response of an echo path from a reception input sequence and a first residual echo, a pseudo echo is calculated by convolution of the estimated impulse response and the reception input sequence, and the pseudo echo is calculated from the transmission input. A first echo canceller having a function of generating a first residual echo by subtracting a pseudo echo, and approximating the latter half of the impulse response of the echo path in the form of a discrete transfer function having poles and receiving the coefficient A pseudo echo is calculated by a function of estimating from the input sequence, the first residual echo sequence, and the second residual echo, and a convolution operation of the estimated transfer function with the received input sequence and the first residual echo sequence, A second echo canceller having a function of generating a second residual echo by subtracting the pseudo echo from the first residual echo, A small echo component is eliminated by the first echo canceller having a short tap length, and an echo component having a large delay is eliminated by the second echo canceller having a small number of coefficients, so that a small amount of hardware and a small amount of calculation are required. Echo canceller designed for long equalization time.
Priority Applications (1)
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|---|---|---|---|
| JP61162097A JPH0771028B2 (en) | 1986-07-11 | 1986-07-11 | Eco-erasing device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP61162097A JPH0771028B2 (en) | 1986-07-11 | 1986-07-11 | Eco-erasing device |
Publications (2)
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|---|---|
| JPS6318828A JPS6318828A (en) | 1988-01-26 |
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Family
ID=15748007
Family Applications (1)
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Family Cites Families (1)
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| JPH07123237B2 (en) * | 1986-04-18 | 1995-12-25 | 株式会社日立製作所 | Eco-cancell device for data transmission |
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1986
- 1986-07-11 JP JP61162097A patent/JPH0771028B2/en not_active Expired - Lifetime
Also Published As
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| JPS6318828A (en) | 1988-01-26 |
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