JPH0770958B2 - Digital filter - Google Patents
Digital filterInfo
- Publication number
- JPH0770958B2 JPH0770958B2 JP2261734A JP26173490A JPH0770958B2 JP H0770958 B2 JPH0770958 B2 JP H0770958B2 JP 2261734 A JP2261734 A JP 2261734A JP 26173490 A JP26173490 A JP 26173490A JP H0770958 B2 JPH0770958 B2 JP H0770958B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- input
- output
- filter
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、例えば液体クロマトグラフ検出器等の信号
処理部等で使用されるディジタルフィルタに関する。TECHNICAL FIELD The present invention relates to a digital filter used in a signal processing unit such as a liquid chromatograph detector or the like.
（ロ）従来の技術 従来のIIR（再回帰型）ディジタルフィルタは、第３図
に示すように、レジスタ１に今回のレジスタの出力に乗
算器２で×αの処理を行い、減算器３でレジスタ出力の
（１−α）を得て、加算器４で、次の入力V1を加算し、
それをレジスタ１に記憶し、一方レジスタ１の記憶値と
加算器４の出力を加算器５で加算して、これに乗算器５
で×α/2を行い出力V2を得るものである。このようなデ
ィジタルフィルタでは、急激な入力変化に対して、レジ
スタ１の出力は、その出力を（１−α）して、次回の入
力に加算して、新たにレジスタ１に記憶し、これを繰り
返すので、αが１に近いほど急激な出力の変化を抑え、
フィルタ作用を営むものである。(B) Conventional technology As shown in FIG. 3, the conventional IIR (re-regression type) digital filter uses the output of this register for the register 1, the multiplier 2 for the processing of × α, and the subtracter 3 for the processing. After obtaining (1-α) of the register output, the adder 4 adds the next input V 1 ,
It is stored in register 1, while the value stored in register 1 and the output of adder 4 are added by adder 5, and this is added to multiplier 5
X × / 2 to obtain the output V 2 . In such a digital filter, in response to a sudden input change, the output of the register 1 is (1-α), is added to the next input, is newly stored in the register 1, and this is stored. Since it repeats, the closer α is to 1, the more rapid the output change will be suppressed,
It is a filter.
（ハ）発明が解決しようとする課題 上記したディジタルフィルタを、例えば液体クロマトグ
ラフ検出器の信号処理部に使用する場合、液体クロマト
グラフの信号は、大きなバックグランドの直流信号に小
さな信号が変化分として乗っている場合が多いのでアン
プ、A/D変換器を通じてディジタルフィルタに信号入力
している場合、アンプのゲイン切替で、入力レベルが第
４図の波形ａで示すように急変したり、フィルタ時定数
を切り替えたりすると、その出力は波形ｂに示すよう
に、つまりフィルタのレジスタの値が安定するまで長時
間ｔを要することになる。この時間ｔの間は異常値であ
り、正常な測定を行うことができない。(C) Problems to be Solved by the Invention When the above digital filter is used in, for example, a signal processing unit of a liquid chromatograph detector, a liquid chromatograph signal has a large background DC signal and a small signal changes. When the signal is input to the digital filter through the amplifier and A / D converter, the input level may change suddenly as shown by the waveform a in Fig. 4 or the filter may change when the gain of the amplifier is switched. When the time constant is switched, the output thereof takes a long time t as shown in the waveform b, that is, the value of the register of the filter becomes stable. During this time t, it is an abnormal value, and normal measurement cannot be performed.
この発明は、上記問題点に着目してなされたものであ
り、入力のつなぎ替えや、時定数の切替後の不安定な待
ち時間を短縮し得るディジタルフィルタを提供すること
を目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a digital filter capable of shortening an unstable waiting time after input switching or time constant switching.
（ニ）課題を解決するための手段及び作用 この発明のディジタルフィルタは、レジスタを含むもの
において、特許請求の範囲第１項記載のフィルタでは、
入力又は出力に乗算器を設け、この乗算器の出力をレジ
スタに切り替えて加えるためのスイッチを設け、入力値
やフィルタ時定数の急変時に、スイッチにより乗算器の
出力をレジスタに接続し、この乗算器の出力でレジスタ
を強制的に更新するようにしている。又、特許請求の範
囲第２項記載のフィルタでは、直列接続されたレジスタ
間にそれぞれスイッチを設け、このスイッチによりレジ
スタの直列接続と各レジスタの入力への接続とを切り替
え、入力値やフィルタ時定数の急変時に、スイッチによ
り入力を各レジスタに接続し、この入力で各レジスタを
強制的に更新するようにしている。(D) Means and Actions for Solving the Problems The digital filter of the present invention includes a register, and in the filter according to claim 1,
A multiplier is provided at the input or output, and a switch is provided to switch and add the output of this multiplier to the register. When the input value or filter time constant changes suddenly, the output of the multiplier is connected to the register by the switch The register is forcibly updated with the output of the instrument. Further, in the filter according to the second aspect of the present invention, a switch is provided between the resistors connected in series, and the switch switches between the serial connection of the registers and the connection to the input of each register, and the input value and the filter When the constant changes suddenly, the input is connected to each register by the switch, and each register is forcibly updated by this input.
一般に、ディジタルフィルタでは、フィルタ入力を直流
としたときの、内部レジスタの安定化後の値は、フィル
タの入力または出力から計算で求めることができるの
で、この発明のディジタルフィルタは、例えば入力の急
変時に、乗算器の出力、入力でレジスタを強制的に更新
するようにしている。入力の急変があった場合、即、レ
ジスタを強制的に安定値にするので、第４図のｔ時間が
非常に小さいものとなる。Generally, in a digital filter, when the filter input is DC, the stabilized value of the internal register can be obtained by calculation from the input or output of the filter. At times, the output and input of the multiplier are forced to update the register. When there is a sudden change in the input, the register is immediately forced to a stable value, so that the t time in FIG. 4 becomes very small.
（ホ）実施例 以下、実施例により、この発明をさらに詳細に説明す
る。(E) Examples Hereinafter, the present invention will be described in more detail with reference to Examples.
第１図は、この発明の一実施例を示すIIRディジタルロ
ーパスフィルタのブロック図である。同図において、第
３図に示したものと同一番号を付したものは、同一の回
路を示している。この実施例回路の特徴は、第３図の回
路に付加して入力Viに×1/αを乗算する乗算器７を設け
たことと、レジスタ１への入力として、加算器４の出力
と乗算器７の出力をスイッチ９でS1、S2のいずれかに切
り替えて加えるようにしたことである。通信時はスイッ
チ９のS1がONし、加算器４の出力がレジスタに接続さ
れ、ローパスフィルタ作用を営んでいる。しかし、例え
ば入力が急変すると、スイッチ９のS1がOFFして、S2がO
Nし、乗算器７の出力がレジスタに接続され、レジスタ
１は乗算器７が接続されない場合の最終安定値V1×1/α
に強制的に更新される。FIG. 1 is a block diagram of an IIR digital low pass filter showing an embodiment of the present invention. In the same figure, those given the same numbers as those shown in FIG. 3 indicate the same circuits. The feature of this embodiment circuit is that a multiplier 7 for multiplying the input V i by × 1 / α is provided in addition to the circuit of FIG. 3, and that the output of the adder 4 is used as an input to the register 1. This is because the output of the multiplier 7 is switched by the switch 9 to either S 1 or S 2 . During communication, S 1 of the switch 9 is turned on, the output of the adder 4 is connected to the register, and operates as a low-pass filter. However, if the input changes suddenly, for example, S 1 of switch 9 turns OFF and S 2 turns O.
N, the output of the multiplier 7 is connected to the register, and the register 1 is the final stable value V 1 × 1 / α when the multiplier 7 is not connected.
Will be forced to update.
次に、この実施例において、乗算器７において入力V1に
対し×1/αを乗算し、入力レベルの急変があった場合
に、この値をレジスタ１に強制的にセットする理由につ
いて説明する。Next, in this embodiment, the reason for multiplying the input V 1 by × 1 / α in the multiplier 7 and forcibly setting this value in the register 1 when there is a sudden change in the input level will be described. .
第３図に示したIIRディジタルローパスフィルタにおい
て、入力−Ｐ点間の伝達特性は、 よって、直流入力のときは、ω＝０として この（２）式より、入力が直流値V1のときのレジスタ１
の安定値はV1/αであるので、時定数変化後や入力急変
後にレジスタ１に、この値をロードすることにより、フ
ィルタ出力を直ちに最終安定値に持っていくことができ
る。そのために、入力とレジスタ１の入力間に乗算器７
を接続し、入力V1に1/αを乗算するようにしている。In the IIR digital low pass filter shown in FIG. 3, the transfer characteristic between the input and the P point is Therefore, for DC input, set ω = 0 Register 1 when from the equation (2), the input is the DC value V 1
Since the stable value of is a value of V 1 / α, the filter output can be immediately brought to the final stable value by loading this value into the register 1 after a time constant change or an abrupt input change. Therefore, the multiplier 7 is placed between the input and the input of the register 1.
Are connected and the input V 1 is multiplied by 1 / α.
なお、入力とレジスタ１の入力間に乗算器７を設けるこ
とに替えて、第１図の破線で示すように、出力とレジス
タ１の入力間に乗算器８を設けるようにしてもよい。入
力V1に乗算器７で1/αを乗算し、レジスタ１にロードす
る方法は、入力の急変に対応できるので、入力の急変が
多い場合に有効である。また、出力V2に乗算器８で1/α
を乗算し、レジスタ１にロードする方法は、出力がフィ
ルタにより入力変動が低減されているので、入力急変が
少なく、正確にレジスタ更新が行いた場合に有効であ
る。Instead of providing the multiplier 7 between the input and the input of the register 1, the multiplier 8 may be provided between the output and the input of the register 1 as shown by the broken line in FIG. The method of multiplying the input V 1 by 1 / α by the multiplier 7 and loading it in the register 1 is effective when there are many sudden changes in the inputs, since it can cope with sudden changes in the inputs. Also, the output V 2 is multiplied by 1 / α in the multiplier 8.
The method of multiplying by and loading the value into the register 1 is effective when the register is accurately updated because the input fluctuation of the output is reduced by the filter.
なお、上記実施例は１次のIIRディジタルローパスフィ
ルタについて説明したが、高次のIIRフィルタも同様に
して実現できる。Although the above embodiment has been described with respect to the first-order IIR digital low-pass filter, a high-order IIR filter can be realized in the same manner.
第２図は、この発明の他の実施例を示すFIR（非再帰
型）フィルタのブロック図である。このディジタルフィ
ルタは、３個のレジスタ11、12、13を直列に接続し、レ
ジスタ11の入力、レジスタ11の出力、レジスタ12の出
力、レジスタ13の出力をそれぞれ乗算器14、15、16、17
を経て導出し、これら乗算器14、15、16、17の出力を加
算器18、19、20で加算して出力するものにおいて、レジ
スタ11と12間、レジスタ12と13間に、それぞれスイッチ
21、22を設け、スイッチ21、22をS1側に倒したときに、
レジスタ11、12、13が直列に接続され、S2側に倒したと
きに、レジスタ11、12、13のいずれの入力端にも入力が
加えられるようにしている。このディジタルフィルタで
はスイッチ21、22がS1側に倒されている時に、フィルタ
作用を営み、S2側に倒されると、レジスタ11、12、13の
それぞれが入力V1に強制ロードされる。FIG. 2 is a block diagram of a FIR (non-recursive) filter showing another embodiment of the present invention. In this digital filter, three registers 11, 12, 13 are connected in series, and the input of the register 11, the output of the register 11, the output of the register 12, and the output of the register 13 are respectively multiplied by multipliers 14, 15, 16, 17 respectively.
In which the outputs of the multipliers 14, 15, 16 and 17 are added by the adders 18, 19 and 20 and output, the switches between the registers 11 and 12 and between the registers 12 and 13 are respectively switched.
21 and 22 are provided, and when the switches 21 and 22 are tilted to the S 1 side,
The registers 11, 12, and 13 are connected in series, and when they are turned down to the S 2 side, an input is applied to any of the input terminals of the registers 11, 12, and 13. In this digital filter, when the switches 21 and 22 are pushed to the S 1 side, they perform a filter action, and when they are pushed to the S 2 side, the registers 11, 12, and 13 are forcibly loaded to the input V 1 .
（へ）発明の効果 この発明によれば、入力切替時等、入力値が急変すると
きに、レジスタの初期化を強制的に行うので、従来のよ
うにフィルタ出力が自然に安定化するまで待つのに比
し、短時間でフィルタ出力を安定化できる。またIIRフ
ィルタでは時定数を変化させた場合も同様である。(E) Effect of the Invention According to the present invention, initialization of the register is forcibly performed when the input value changes abruptly, such as when switching the input, so that it waits until the filter output naturally stabilizes as in the conventional case. Compared with, the filter output can be stabilized in a short time. The same applies when the time constant is changed in the IIR filter.
第１図は、この発明の一実施例を示すIIRディジタルロ
ーパスフィルタのブロック図、第２図は、この発明の他
の実施例を示すFIRディジタルローパスフィルタのブロ
ック図、第３図は、従来のIIRディジタルローパスフィ
ルタのブロック図、第４図は、同ディジタルローパスフ
ィルタの問題点を説明するための波形図である。 １・11・12・13:レジスタ、 3:減算器、 ４・５・18・19・20:加算器、 ２・６・７・8:乗算器、 ９・21・22:スイッチ。FIG. 1 is a block diagram of an IIR digital low pass filter showing an embodiment of the present invention, FIG. 2 is a block diagram of an FIR digital low pass filter showing another embodiment of the present invention, and FIG. FIG. 4 is a block diagram of the IIR digital low pass filter, and FIG. 4 is a waveform diagram for explaining the problems of the digital low pass filter. 1/11/12/13: Register, 3: Subtractor, 4/5/18/19/20: Adder, 2/6/7/8: Multiplier, 9/21/22: Switch.
Claims (2)
て、 入力又は出力に乗算器を設け、この乗算器の出力を前記
レジスタに切り替えて加えるためのスイッチを設け、入
力値やフィルタ時定数の急変時に、スイッチにより乗算
器の出力をレジスタに接続し、この乗算器の出力で前記
レジスタを強制的に更新するようにしたことを特徴とす
るディジタルフィルタ。1. A digital filter including a register, wherein a multiplier is provided at an input or an output, and a switch for switching and adding the output of the multiplier to the register is provided. The switch is provided when an input value or a filter time constant is suddenly changed. The digital filter is characterized in that the output of the multiplier is connected to a register by means of, and the register is forcibly updated by the output of the multiplier.
て、 直列接続されたレジスタ間にそれぞれスイッチを設け、
このスイッチによりレジスタの直列接続と各レジスタの
入力への接続とを切り替え、入力値やフィルタ時定数の
急変時に、スイッチにより入力を各レジスタに接続し、
この入力で各レジスタを強制的に更新するようにしたこ
とを特徴とするディジタルフィルタ。2. A digital filter including a register, wherein a switch is provided between resistors connected in series,
This switch switches the series connection of registers and the connection to the input of each register, and when the input value or the filter time constant changes suddenly, the input is connected to each register by the switch,
A digital filter characterized in that each input is forcibly updated by this input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261734A JPH0770958B2 (en) | 1990-09-29 | 1990-09-29 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261734A JPH0770958B2 (en) | 1990-09-29 | 1990-09-29 | Digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139909A JPH04139909A (en) | 1992-05-13 |
| JPH0770958B2 true JPH0770958B2 (en) | 1995-07-31 |
Family
ID=17365972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261734A Expired - Fee Related JPH0770958B2 (en) | 1990-09-29 | 1990-09-29 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770958B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4840257B2 (en) * | 2007-06-05 | 2011-12-21 | 株式会社島津製作所 | Signal processing device for VOC analyzer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5721118A (en) * | 1980-07-15 | 1982-02-03 | Casio Comput Co Ltd | Digital filter device |
| JPS62262509A (en) * | 1986-05-09 | 1987-11-14 | Nec Corp | Digital filter circuit |
| JPS62289006A (en) * | 1986-06-06 | 1987-12-15 | Nec Corp | Digital interpolation filter |
| JPH01136408A (en) * | 1987-11-24 | 1989-05-29 | Oki Electric Ind Co Ltd | Initial setting system for data ram |
| JPH0252517A (en) * | 1988-08-16 | 1990-02-22 | Matsushita Electric Ind Co Ltd | Digital filter |
-
1990
- 1990-09-29 JP JP2261734A patent/JPH0770958B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04139909A (en) | 1992-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3287305B2 (en) | Product-sum operation unit | |
| JPH0770958B2 (en) | Digital filter | |
| US4783756A (en) | Sampled data tone control system | |
| JPH08172343A (en) | Method for constituting iir type digital filter | |
| JPH0732344B2 (en) | Thinning filter | |
| JP2590291B2 (en) | Switching IIR filter | |
| JPS6336577B2 (en) | ||
| JP3041858B2 (en) | Digital high-pass filter | |
| JP2590292B2 (en) | Switching IIR filter | |
| JPS6037826A (en) | Analog-digital converter | |
| JP3055563B2 (en) | How to change filter coefficient of digital filter | |
| KR100227074B1 (en) | Multiply and accumulator for fir filtering | |
| JPS62249511A (en) | Digital filter | |
| JPH07106883A (en) | Digital sound volume adjustment device and digital mixing device | |
| JPH0252517A (en) | Digital filter | |
| JPS60180319A (en) | Digital signal processor | |
| JPH0728198B2 (en) | Octave multiple filter | |
| JPH0797738B2 (en) | Attention equipment | |
| JPH04192910A (en) | Digital signal processor | |
| JPH0219014A (en) | Digital filter with attenuator function | |
| JPH01256208A (en) | Digital filter | |
| JPS63293614A (en) | Position controller | |
| JPH06140876A (en) | Digital filter device | |
| JP2001111385A (en) | Mean value filter | |
| JPH02166913A (en) | Digital filter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |