JPH0766433A - Semiconductor rectifier element - Google Patents

Semiconductor rectifier element

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JPH0766433A
JPH0766433A JP5211576A JP21157693A JPH0766433A JP H0766433 A JPH0766433 A JP H0766433A JP 5211576 A JP5211576 A JP 5211576A JP 21157693 A JP21157693 A JP 21157693A JP H0766433 A JPH0766433 A JP H0766433A
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JP5211576A
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Inventor
Hiroshi Kosaka
Susumu Murakami
広 小坂
進 村上
Original Assignee
Hitachi Ltd
株式会社日立製作所
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    • H01L29/872Schottky diodes

Abstract

PURPOSE:To prevent the decrease of barrier height and keep a leak current small, by constituting a second conductivity type high impurity concentration semiconductor region, a first conductivity type semiconductor ground layer, and a first conductivity type high impurity concentration semiconductor layer, by using semiconductor materials different in the band gap. CONSTITUTION:A P<+> type semiconductor region 3 and a P<+> type second semiconductor region 6 are constituted of silicon material. An N-type semiconductor ground layer 1 and an N<+> type semiconductor layer 2 are constituted of semiconductor material, e.g. silicon carbide, whose band gap is larger than that of silicon. Thereby the junction potential of a PN junction becomes large to be about 2V, so that the build-up of the PN junction can be prevented as far as a range wherein a conduction current becomes large, and the injection of minority carrier in the first conductivity type semiconductor ground layer can be prevented. Hence the decrease of barrier height can be prevented, and a leak current can be kept small.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体整流素子、特に、これまでの素子に比べて、リ−ク電流を低減させ、 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor rectifying device, in particular, than the device so far, Li - reduce the leakage current,
大電流通流時においても高速度でターンオフさせることが可能な半導体整流素子に関する。 A semiconductor rectifying element capable of also turned off at high speed at the time of a large current through flow.

【0002】 [0002]

【従来の技術】これまでに、半導体整流素子における代表的なものとしては、ショットキ−ダイオ−ドやpnダイオ−ドが知られている。 BACKGROUND ART So far, as a typical example of the semiconductor rectifier are Schottky - diode - de or pn diode - de is known. ところで、ショットキ−ダイオ−ドは、pnダイオ−ドに比べると、導通時における順方向電圧降下が小さいという長所を有するものの、耐圧を高めることが難しく、逆方向のリ−ク電流が大きいという短所を有している。 Incidentally, Schottky - diode - de is, pn diode - Compared to de, but has the advantage that low forward voltage drop during conduction, it is difficult to increase the breakdown voltage, the reverse re - disadvantage leakage current is large have.

【0003】そこで、この短所を改良するために、ショットキーダイオードに関しては、逆方向のリーク電流の低減を図る手段が既にいくつか提案されており、その例としては、例えば、特公昭59−35183号、特開昭59−115566号、または、特開昭60−7458 [0003] In order to improve this disadvantage, for the Schottky diode, and means to reduce the reverse leakage been already proposed some examples of which, for example, JP-B-59-35183 JP, JP-A-59-115566, or JP-A-60-7458
2号に開示の手段を挙げることができる。 It can be mentioned a means disclosed in No. 2.

【0004】これらの手段は、いずれも、ショットキー接合部に隣接させて、半導体基板領域を構成する半導体の導電型と異なる導電型の複数の半導体領域を所定間隔で併設させ、ショットキーダイオードに逆方向電圧が印加された際に、前記半導体基板領域と前記異なる導電型の複数の半導体領域との間のpn接合を逆バイアスすることにより、前記半導体基板領域内に空乏層を拡張させ、それによって前記異なる導電型の複数の半導体領域の相互間をピンチオフさせるようにしている。 [0004] These means are all, by adjacent Schottky junction, a plurality of semiconductor regions of different conductivity type semiconductor conductivity type constituting the semiconductor substrate region is features at predetermined intervals, the Schottky diode when a reverse voltage is applied, the by reverse biasing the pn junction between the semiconductor substrate region and the plurality of semiconductor regions of the conductivity type different dilates the depletion layer in said semiconductor substrate region, it and so as to pinch off the mutual plural semiconductor regions of the conductivity type different from the.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら、前記開示の手段においては、ショットキーダイオードに逆方向電圧が印加された際に、前記半導体基板領域と前記異なる導電型の複数の半導体領域との間のpn接合から前記半導体基板領域内に空乏層を拡張させ、前記異なる導電型の複数の半導体領域の相互間がピンチオフさせるものであるため、ショットキーダイオードに順方向電圧が印加され、大きな通流電流が流れると、ショットキーダイオード内に形成された前記pn接合が順バイアス状態になってビルドアップを引き起こし、その結果、高不純物濃度の半導体内にある多数キャリアの注入が行われるようになる。 [SUMMARY OF THE INVENTION However, in the unit of the disclosure, the shot when a reverse voltage is applied to the key diodes, between the plurality of semiconductor regions of the conductivity type different from said semiconductor substrate region to expand the depletion layer in the semiconductor substrate region from the pn junction, for mutual multiple semiconductor regions of the different conductivity type is one which pinch-off, forward voltage is applied to the Schottky diode, a large flowing current When the flows, the pn junction formed in the Schottky diode in causes a build-up become forward biased, resulting in as injection of majority carriers in the high impurity concentration in the semiconductor is carried out.

【0006】このため、前記開示の手段は、ショットキーダイオードのターンオフ時に、リカバリー電流となる残留キャリアが増大して、ターンオフ時間が著しく増加するようになり、高速動作可能なショットキーダイオードが実現できないという問題を有している。 [0006] Thus, the means of disclosure, upon turning off of the Schottky diode, and increase the residual carriers as the recovery current is now the turn-off time increases significantly, a high-speed operable Schottky diode can not be achieved It has the problem.

【0007】また、前記開示の手段においては、リーク電流を低減させるために、隣り合うpn接合の間隔を充分小さくし、ショットキー接合近傍の電界強度を低減させることが必要になるが、この必要性を満たすような構成にすれば、順方向電流通路が狭められ、その部分の順方向電圧降下が大きくなってしまうため、現実のショットキーダイオードにおいては、隣り合うpn接合の間隔を充分に小さくすることができず、リーク電流を充分低減させることができないいう問題があった。 Further, in the unit of the disclosure, in order to reduce the leakage current, sufficiently small distance between the adjacent pn junction, but it is necessary to reduce the electric field strength of the Schottky junction near the required if the configuration to satisfy the sex, narrowed forward current path, since the forward voltage drop of the portion is increased, in reality the Schottky diode, sufficiently small distance between the adjacent pn junction It can not be, there is a problem that can not be sufficiently reduced leakage current.

【0008】本発明は、前述の問題点を除くものであって、これまでの素子に比べて、大電流時においても高速度でターンオフし、かつ、オフ時のリーク電流が少ない半導体整流素子を提供することにある。 [0008] The present invention is intended, except for the above-described problems, than the device so far, it turns off at high speed at the time of large current, and a semiconductor rectifier leakage current is small at the time of OFF It is to provide.

【0009】 [0009]

【課題を解決するための手段】前記目的の達成のために、本発明は、第1導電型の半導体基体層と、前記半導体基体層の一方の面に接合された第1導電型の高不純物濃度の半導体層と、一方の面が前記半導体基体層の他方の面と同一レベルにあり、他方の面が前記半導体基体層の内部に達する1つまたはそれ以上の第2導電型の高不純物濃度の半導体領域と、前記半導体基体層の他方の面の露出部にショットキー接触され、かつ、前記第2導電型の高不純物濃度の半導体領域の一方の面にオーミック接触される第1主電極と、前記第1導電型の高不純物濃度の半導体層にオーミック接触される第2主電極とからなり、前記第2導電型の高不純物濃度の半導体領域と前記半導体基体層との間にpn接合を形成させる半導体整流素子において、前 To the accomplishment of the object SUMMARY OF THE INVENTION The present invention comprises a first conductivity type semiconductor substrate layer, a high impurity of the first conductivity type which is joined to one surface of the semiconductor body layer a semiconductor layer of the concentration, one side located on the other side the same level of the semiconductor substrate layer, one or more of the high impurity concentration of the second conductivity type reach the inside of the other surface the semiconductor body layer a semiconductor region of said semiconductor substrate layer in contact the other shot the exposed portion of the surface keys, and the first main electrode being in ohmic contact with the one surface of the semiconductor region of high impurity concentration of the second conductivity type consists of a second main electrode which is in ohmic contact with the semiconductor layer with a high impurity concentration of said first conductivity type, a pn junction between said second conductivity type high impurity concentration semiconductor region and said semiconductor substrate layer in the semiconductor rectifying element to form, prior to 第2導電型の高不純物濃度の半導体領域と前記半導体基体層及び前記第1導電型の高不純物濃度の半導体層とが、それぞれ異なるバンドギャップを有する半導体材料で構成されている手段を具備する。 A second said conductive-type high impurity concentration semiconductor region of the semiconductor substrate layer and a semiconductor layer having a high impurity concentration of said first conductivity type, comprising means are composed of a semiconductor material having a band gap different from each other.

【0010】 [0010]

【作用】前記手段によれば、本発明による半導体整流素子は、第2導電型の高不純物濃度の半導体領域と第1導電型の半導体基体層及び第1導電型の高不純物濃度の半導体層とが、それぞれ異なるバンドギャップを有する半導体材料で構成されている。 SUMMARY OF] According to the means, the semiconductor rectifying device according to the present invention includes a semiconductor layer of the semiconductor region and the semiconductor substrate layer and the high impurity concentration of the first conductivity type of a first conductivity type having a high impurity concentration of the second conductivity type but it is composed of a semiconductor material having a band gap different from each other.

【0011】この場合に、第1導電型の半導体基体層を、例えば、炭化珪素(SiC)のように広いバンドギャップを有する半導体で構成すると、ショットキー接合とpn接合との複合構造の既知の半導体整流素子においては、前記pn接合の接合電位が、シリコン(Si)半導体である場合に、約0.7乃至0.9V程度になるのに対し、本発明による半導体整流素子においては、前記pn接合の接合電位が約2V程度と大きくなるので、本発明による半導体整流素子は、通流電流が大きくなる範囲まで前記pn接合のビルドアップを防ぐことができ、 [0011] In this case, the semiconductor substrate layer of a first conductivity type, for example, when a semiconductor having a wide bandgap as silicon carbide (SiC), a Schottky junction with the known composite structure of the pn junction in the semiconductor rectifying device, the bonding potential of the pn junction, when a silicon (Si) semiconductor, whereas on the order of about 0.7 to 0.9V, the semiconductor rectifying device according to the present invention, the pn the bonding potential of the junction increases as about 2V, semiconductor rectifier according to the present invention can prevent the build-up of the pn junction to the extent that flowing current becomes large,
前記第1導電型の半導体基体層への少数キャリアの注入を防止することができる。 It is possible to prevent the injection of minority carriers into said first conductivity type semiconductor substrate layer.

【0012】このため、本発明による半導体整流素子は、ターンオフ時のリカバリー電流の基になる残留キャリアを増加させることなく、そのターンオフを高速度で行うことができるようになる。 [0012] Thus, the semiconductor rectifying device according to the present invention, without increasing the residual carrier on which to base the recovery current at the turn-off time, it is possible to perform the turn-off at high speed.

【0013】また、前記の場合に、第2導電型の高不純物濃度の半導体領域を、同じく炭化珪素(SiC)のように広いバンドギャップを有する半導体で構成すると、 Further, in the case of the, when a semiconductor region of high impurity concentration of the second conductivity type, also composed of a semiconductor having a wide bandgap as silicon carbide (SiC),
多数キャリア注入時のポテンシャル障壁を既知のシリコン(Si)半導体整流素子と同等に保つことにより、ターンオフ時の高速度特性を維持させた状態で、第2導電型の高不純物濃度の半導体領域の不純物濃度を、既知のものより高くすることができる。 By keeping the potential barrier at the majority carriers injected into the equivalent known silicon (Si) semiconductor rectifier, while being maintained high rate characteristics at the turn-off time, the impurity semiconductor region of high impurity concentration of the second conductivity type the concentration can be higher than those known.

【0014】このため、本発明による半導体整流素子は、バイアス印加時における前記第1導電型の半導体基体層への空乏層の拡がりを大きくし、前記pn接合で挟まれたショットキー接合の電界強度を弱める結果、逆バイアス印加時におけるバリアハイトの低下を防ぎ、リーク電流を小さく保つことができるようになる。 [0014] Thus, the semiconductor rectifying device according to the present invention, the electric field strength by increasing the spread of the depletion layer into the first conductivity type semiconductor substrate layer when a bias is applied, the Schottky junction sandwiched by the pn junction the weakened result, prevents a reduction in barrier height at the time of reverse bias is applied, it is possible to maintain the small leakage current.

【0015】 [0015]

【実施例】以下、本発明の実施例を図面を用いて詳細に説明する。 EXAMPLES Hereinafter, will be described in detail with reference to the drawings an embodiment of the present invention.

【0016】図1は、本発明に係わる半導体整流素子の第1の実施例の要部構成を示す斜視図である。 [0016] Figure 1 is a perspective view showing a main configuration of a first embodiment of a semiconductor rectifying device according to the present invention.

【0017】図1において、1はn型の半導体基体層(第1導電型の半導体基体層)、2はn+型の半導体層(第1導電型の高不純物濃度の半導体層)、3はP+型の半導体領域(第2の導電型の高不純物濃度の半導体領域)、4はアノード電極(第1主電極)、5はカソード電極(第2主電極)、6はP+型の第2の半導体領域(第2の導電型の高不純物濃度の第2の半導体領域)、 [0017] In FIG. 1, 1 is an n-type semiconductor substrate layer (first conductivity type semiconductor substrate layer), 2 n + -type semiconductor layer (a semiconductor layer having a high impurity concentration of the first conductivity type), 3 P + type semiconductor region (semiconductor region having a high impurity concentration of the second conductivity type), the anode electrode 4 (first main electrode), a cathode electrode (second main electrode) 5, a second semiconductor P + -type 6 region (second semiconductor region of high impurity concentration of the second conductivity type),
7は絶縁層である。 7 is an insulating layer. この場合、P+型の半導体領域3及びP+型の第2の半導体領域6は、それぞれシリコン(Si)材料によって構成され、n型の半導体基体層1 In this case, the second semiconductor region 6 of the semiconductor region 3 and the P + -type P + type, is constituted by a silicon (Si) material, respectively, n-type semiconductor substrate layer 1
及びn+型の半導体層2は、それぞれ前記シリコン(S And n + -type semiconductor layer 2 is, each of the silicon (S
i)よりも広いバンドギャップを有する半導体材料、例えば、炭化珪素(SiC)によって構成される。 Semiconductor material having a band gap wider than i), for example, a silicon carbide (SiC).

【0018】そして、n型の半導体基体層1は一方の面にn+型の半導体層2の一方の面が接合され、n+型の半導体層2は他方の面にカソード電極5がオーミック接合される。 [0018] Then, the semiconductor substrate layer 1 of n-type on one surface of the semiconductor layer 2 of the n + -type on one surface is bonded, n + -type semiconductor layer 2 of the cathode electrode 5 are in ohmic contact to the other surface . n型の半導体基体層1の他方の面には、一方の面がn型の半導体基体層1の他方の面と同一レベルにあり、他方の面がn型の半導体基体層1の内部に達する複数の帯状のP+型の半導体領域3が設けられ、これら帯状のP+型の半導体領域3はn型の半導体基体層1の他方の面内でストライプ状になるように配置される。 On the other surface of the n-type semiconductor substrate layer 1, one side located on the other side the same level of the semiconductor substrate layer 1 of n-type, the other surface reaches the interior of the n-type semiconductor substrate layer 1 a plurality of band-shaped P + -type semiconductor region 3 is provided, these band-shaped P + -type semiconductor regions 3 are arranged to be stripe-shaped in the other surface of the n-type semiconductor substrate layer 1. この他に、n型の半導体基体層1の他方の面には、一方の面がn型の半導体基体層1の他方の面と同一レベルにあり、他方の面がn型の半導体基体層1の内部に達し、かつ、n型の半導体基体層1の隣り合った周縁部に沿って略L字型をなすように屈曲して配置された1つの帯状のP+型の第2の半導体領域6が設けられる。 In addition, the other surface of the n-type semiconductor substrate layer 1, there one surface to the other surface of the same level of the semiconductor substrate layer 1 of n-type, semiconductor substrate layer 1 on the other side is n-type inside reached a, and a second semiconductor region 6 of the one strip of P + type which is arranged to bend so as to form a substantially L-shape along the peripheral edge adjacent the n-type semiconductor substrate layer 1 It is provided. この略L字型のP+型の第2の半導体領域6上には、前記略L字型の一方の帯状部分6 1に沿い、かつ、その帯状部分6 1 On this substantially L-shaped P + -type second semiconductor region 6 along the swath 6 1 one of the substantially L-shaped, and its swaths 6 1
の露出面を略半分覆うようにして絶縁層7が配置される。 Insulating layer 7 so as to cover approximately half the exposed surface of the are arranged. n型の半導体基体層1、複数の帯状のP+型の半導体領域3、1つの帯状のP+型の第2の半導体領域6の各露出部及び絶縁層7上には、アノード電極4が接合され、このアノード電極4は、n型の半導体基体層1の露出部にショットキー接触され、複数の帯状のP+型の半導体領域3及び1つの帯状のP+型の第2の半導体領域6の各露出部にオーミック接触されている。 n-type semiconductor substrate layer 1, on the exposed portion and the insulating layer 7 of the second semiconductor region 6 of the plurality of band-shaped P + -type semiconductor regions 3, 1 one strip of P + type, an anode electrode 4 is bonded the anode electrode 4 is in Schottky contact to the exposed portion of the semiconductor substrate layer 1 of n-type, the exposure of the second semiconductor region 6 of the plurality of band-shaped P + -type semiconductor regions 3 and one strip of P + -type It is in ohmic contact with the part. なお、複数の帯状のP+型の半導体領域3及び1つの帯状のP+型の第2の半導体領域6とn型の半導体基体層1とは、それぞれpn接合を形成している。 Note that the semiconductor base layer 1 of the second semiconductor region 6 and the n-type of a plurality of band-shaped P + -type semiconductor regions 3 and one strip of P + type, respectively to form a pn junction.

【0019】次に、図2は、図1に図示されているユニット部分の拡大構成図及びそのユニット部分におけるエネルギバンドの状態を示す説明図であって、(a)は線a−a'部分のエネルギバンドの状態、(b)は拡大構成図、(c)は線b−b'部分のエネルギバンドの状態を示すものである。 Next, FIG. 2 is an explanatory diagram showing a state of the energy band in the enlarged view and a unit portion of the unit portion depicted in Figure 1, (a) the line a-a 'partial state of the energy band, shows the state of (b) is an enlarged diagram, (c) the energy band of the line b-b 'section.

【0020】図2において、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0020] In FIG. 2, are identified by the same reference numerals to the same components as those shown in FIG. なお、図2 It should be noted that FIG. 2
(a)及び(c)において、横軸はエネルギレベル、縦軸は露出面からの深さを表している。 In (a) and (c), the horizontal axis energy level, and the vertical axis represents the depth from the exposed surface.

【0021】また、図3は、半導体整流素子のターンオフ時におけるリカバリー電流状態を示す動作特性図であって、横軸は時間、縦軸はアノード電流を表しており、 Further, FIG. 3 is a operating characteristic diagram showing a recovery current state during the turn-off of the semiconductor rectifying element, the horizontal axis represents time and the vertical axis represents the anode current,
実線は本発明の第1の実施例のものの特性であり、点線は既知のものの特性である。 The solid line is a characteristic of that of the first embodiment of the present invention, the dotted line shows the characteristics of those known.

【0022】ここにおいて、図2及び図3を用い、本発明の第1の実施例の動作について説明する。 [0022] Here, referring to FIGS. 2 and 3, the operation of the first embodiment of the present invention.

【0023】この第1の実施例の特徴は、P+型の半導体領域3とn型の半導体基体層1とからなるpn接合を、バンドギャップの異なる半導体によって構成した点、特に、P+型の半導体領域3をシリコン(Si)で構成し、n型の半導体基体層1をシリコン(Si)よりも広いバンドギャップを有する炭化珪素(SiC)で構成した点にある。 [0023] The features of the first embodiment, the pn junction composed of P + -type semiconductor region 3 and the n-type semiconductor substrate layer 1 Tokyo, point constituted by different band gap semiconductor, in particular, the P + -type semiconductor the region 3 is made of silicon (Si), certain semiconductor substrate layer 1 of n-type in that constituted by silicon carbide having a band gap wider than (Si) (SiC).

【0024】この場合、既知の半導体整流素子、図2 [0024] In this case, a known semiconductor rectifier, 2
(c)の点線部分で示されるように、前記pn接合をバンドギャップの略等しい半導体、例えば、P+型の半導体領域3とn型の半導体基体層1の双方をシリコン(S As shown by dotted line in (c), substantially the same semiconductor bandgap said pn junction, for example, P + type semiconductor region 3 and the n-type silicon both the semiconductor substrate layer 1 (S
i)で構成している半導体整流素子においては、P+型の半導体領域3内の正孔(ホール)に対するn型の半導体基体層1へのエネルギ障壁g 0が比較的小さいものであったため、n型の半導体基体層1への少数キャリア(ホール)の注入によって、半導体整流素子がターンオフする際の残留キャリアを大幅に少なくすることができず、図3の点線に示されるように、半導体整流素子のターンオフ時におけるリカバリー電流が発生して、半導体整流素子のターンオフを高速度で実現することが困難であった。 In the semiconductor rectifying element is constituted by i), since energy barrier g 0 of the semiconductor substrate layer 1 of n-type to holes (holes) in the semiconductor region 3 of the P + -type is was relatively small, n by injection of minority carriers (holes) into the semiconductor substrate layer 1 in the mold, it can not be greatly reduced residual carriers when the semiconductor rectifying device is turned off, as shown in dotted line in FIG. 3, semiconductor rectifier recovery current at the time of turn-off occurs, and it is difficult to realize the turn-off of the semiconductor rectifying element at a high speed.

【0025】これに対して、この第1の実施例の半導体整流素子は、図2(c)の実線部分で示されるように、 [0025] In contrast, the semiconductor rectifying device of the first embodiment, as shown by solid line in FIG. 2 (c),
前記pn接合をバンドギャップの異なる半導体、具体的に、P+型の半導体領域3をシリコン(Si)で構成し、n型の半導体基体層1をシリコン(Si)よりも広いバンドギャップを有する炭化珪素(SiC)で構成するようにしたので、前記pn接合における内蔵電位が既知の半導体整流素子の同内蔵電位よりも大きくなり、P Semiconductors different the pn junction bandgap, specifically, P + -type semiconductor regions 3 formed of silicon (Si), silicon carbide semiconductor substrate layer 1 of n-type having a wider band gap than silicon (Si) since so as to constitute at (SiC), built-in potential in the pn junction is larger than the internal potential of the known semiconductor rectifier, P
+型の半導体領域3内の正孔(ホール)に対するn型の半導体基体層1へのエネルギ障壁g 1が、既知の半導体整流素子の同エネルギ障壁g 0よりもかなり大きくなる。 + Type hole energy barrier g 1 of the semiconductor substrate layer 1 of n-type with respect to (holes) in the semiconductor region 3 is made considerably larger than the energy barrier g 0 of the known semiconductor rectifier. このため、この第1の実施例の半導体整流素子は、 Therefore, semiconductor rectifying device of the first embodiment,
n型の半導体基体層1への少数キャリア(ホール)の注入がかなり抑制され、半導体整流素子がターンオフする際の残留キャリアを大幅に少なくすることができるようになり、その結果、図3の実線に示されるように、半導体整流素子のターンオフ時におけるリカバリー電流の発生を、既知の半導体整流素子に比べて著しく少なくすることができ、半導体整流素子のターンオフを高速度で実現することが可能になる。 Injection of minority carriers (holes) into the n-type semiconductor substrate layer 1 is considerably suppressed, it becomes possible to greatly reduce the residual carriers when the semiconductor rectifying device is turned off, as a result, the solid line in FIG. 3 as shown in, the generation of the recovery current upon turn-off of the semiconductor rectifying element, significantly it can be reduced in comparison to known semiconductor rectifier, comprising a turn-off of the semiconductor rectifying element can be realized at high speed .

【0026】続く、図4は、本発明に係わる半導体整流素子の第2の実施例の要部構成を示す斜視図である。 The subsequent 4 is a perspective view showing a main configuration of a second embodiment of the semiconductor rectifying device according to the present invention.

【0027】図4において、3 1はP+型の半導体連結領域(第2導電型の高不純物濃度の半導体連結部)であり、その他、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0027] In FIG. 4, 3 1 is a P + type semiconductor connection region (semiconductor junction of the high impurity concentration of the second conductivity type), other, identical to the same components as those shown in FIG. 1 They are assigned a code.

【0028】そして、P+型の半導体連結領域3 1は、 [0028] Then, the semiconductor connecting region 3 1 of P + type,
一方の面がn型の半導体基体層1の他方の面と同一レベルにあり、他方の面がn型の半導体基体層1の内部に達する帯状のものであって、複数の帯状のP+型の半導体領域3の一方の端部を相互に連結するように配置構成されている。 Located one surface and the other surface of the same level of n-type semiconductor substrate layer 1, be of strip-like other surface reaches the interior of the n-type semiconductor substrate layer 1, a plurality of band-shaped P + -type It is arranged to interconnecting one end of the semiconductor region 3.

【0029】ところで、この第2の実施例と前述の第1 By the way, the first and the second embodiment described above
の実施例との違いは、P+型の半導体領域3の配置構成に関して、第1の実施例は、複数の独立した帯状のものからなっており、それらがn型の半導体基体層1の他方の面内でストライプ状になるように配置構成されているのに対し、第2の実施例は、複数の帯状のものが一方の端部においてP+型の半導体連結領域3 1により連結され、それらが全体的に櫛状のもので構成されている点、 Differences between example, with regard to the arrangement structure of the P + type semiconductor region 3, the first embodiment is formed of a one of a plurality of independent band, they n-type semiconductor substrate layer 1 other of contrast disposed configured to be in a stripe shape in the plane, the second embodiment is of a plurality of strips are connected by a semiconductor connecting region 3 1 P + type at one end, they overall that it is configured in what comb,
及び、P+型の第2の半導体領域6に関して、第1の実施例は、前記第2の半導体領域6を具備しているのに対し、第2の実施例は、前記第2の半導体領域6を具備していない点だけであって、その他に、第2の実施例と第1の実施例との間に構成上の違いがない。 And, with respect to the second semiconductor region 6 of P + -type, the first embodiment, the contrast is provided with a second semiconductor region 6, the second embodiment, the second semiconductor region 6 be only that it does not include the, other, no difference in configuration between the second embodiment and the first embodiment. このため、第2の実施例の構成についてのこれ以上の説明は省略する。 Therefore, no further description of the structure of the second embodiment will be omitted.

【0030】また、第2の実施例における動作について見ると、図4に図示されたユニット部分についての構成は、前述の第1の実施例の同ユニット部分の構成と全く同じであるので、第2の実施例のユニット部分における動作は、前述の第1の実施例の同ユニット部分の動作と殆んど同じになり、第2の実施例において得られる作用効果も、前述の第1の実施例で得られた作用効果と殆んど同じになるので、第2の実施例の動作についての詳しい動作の説明は省略する。 Further, regarding the operation of the second embodiment, since the configuration of the unit portion illustrated in Figure 4 is exactly the same as a structure of the unit portion of the first embodiment described above, the operation in the unit part of the second embodiment, etc. N operation and 殆 the same unit portion of the above-mentioned first embodiment have the same functions and effects obtained in the second embodiment also, the first embodiment described above etc. N effects as 殆 obtained in example since the same, a detailed description of the operation of the operation of the second embodiment will be omitted.

【0031】ただし、この第2の実施例においては、n [0031] However, in this second embodiment, n
型の半導体基体層1とアノード電極4との接触部が構成する多角形形状が、n型の半導体基体層1の一方主表面側から見たとき、内角として鈍角部分を持たないため、 Since the contact portion between the mold semiconductor substrate layer 1 and the anode electrode 4 of polygonal shape configuration, when viewed from one main surface of the n-type semiconductor substrate layer 1, having no obtuse portion as the interior angle,
第1の実施例に比べると、コーナー部分のpn接合において逆バイアス印加時に形成される空乏層が半導体基体層1側で拡がり易くなり、そのため、半導体整流素子の耐圧を増大できるという利点がある。 Compared to the first embodiment, the depletion layer formed when a reverse bias is applied in the pn junction of the corner portion is likely spread in the semiconductor substrate layer 1 side, therefore, it can be advantageously increased breakdown voltage of the semiconductor rectifier.

【0032】次いで、図5は、本発明に係わる半導体整流素子の第3の実施例の要部構成を示す斜視図である。 [0032] Next, FIG 5 is a perspective view showing a main configuration of a third embodiment of the semiconductor rectifying device according to the present invention.

【0033】図5において、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0033] In FIG. 5, are identified by the same reference numerals to the same components as those shown in FIG.

【0034】そして、この第3の実施例と前述の第1の実施例との違いは、第1の実施例が、P+型の半導体領域3及びP+型の第2の半導体領域6を、それぞれシリコン(Si)材料によって構成し、n型の半導体基体層1及びn+型の半導体層2を、それぞれ前記シリコン(Si)よりも広いバンドギャップを有する炭化珪素(SiC)材料によって構成しているのに対し、第3の実施例が、n型の半導体基体層1及びn+型の半導体層2を、それぞれシリコン(Si)材料によって構成し、 [0034] Then, the difference between this third embodiment and the first embodiment described above, the first embodiment, the second semiconductor region 6 of the semiconductor region 3 and the P + -type P + -type, respectively constituted by silicon (Si) material, the n-type semiconductor substrate layer 1 and the n + -type semiconductor layer 2, what constituted by silicon carbide (SiC) material, each having a band gap wider than the silicon (Si) to the third embodiment, the n-type semiconductor substrate layer 1 and the n + -type semiconductor layer 2, constituted by silicon (Si) material, respectively,
P+型の半導体領域3及びP+型の第2の半導体領域6 P + -type second semiconductor region 6 of the semiconductor region 3 and the P + -type
を、それぞれ前記シリコン(Si)よりも広いバンドギャップを有する炭化珪素(SiC)材料によって構成している点だけであって、その他に、第3の実施例と第1 And there only in that constituting the silicon carbide (SiC) material, each having a band gap wider than the silicon (Si), and other, in the third embodiment first
の実施例との間に構成上の違いがない。 No difference in configuration between the embodiments. このため、第3 For this reason, the third
の実施例の構成についても、これ以上の説明は省略する。 For the constitution of the embodiment, further description will be omitted.

【0035】また、図6は、図5に図示されているユニット部分の拡大構成図及びそのユニット部分におけるエネルギバンドの状態を示す説明図であって、(a)は線a−a'部分のエネルギバンドの状態、(b)は拡大構成図、(c)は線b−b'部分のエネルギバンドの状態を示すものである。 Further, FIG. 6 is an explanatory diagram showing a state of the energy band in the enlarged view and a unit portion of the unit portion depicted in FIG. 5, (a) of the line a-a 'partial energy band state, (b) is an enlarged diagram shows the state of the energy band of the (c) the line b-b 'section.

【0036】図6において、図5に示された構成要素と同じ構成要素には同じ符号を付けている。 In FIG. 6, they are identified by the same reference numerals to the same components as those shown in FIG. なお、図6 It should be noted that, as shown in FIG. 6
(a)及び(c)において、横軸はエネルギレベル、縦軸は露出面からの深さを表している。 In (a) and (c), the horizontal axis energy level, and the vertical axis represents the depth from the exposed surface.

【0037】また、図7は、第3の実施例において、P Further, FIG. 7, in the third embodiment, P
+型の半導体領域3とn型の半導体基体層1とのpn接合における空乏層の拡がりを示す動作説明図である。 Is an operation explanatory view showing the spread of a depletion layer in the + -type pn junction between the semiconductor substrate layer 1 of the semiconductor region 3 and the n-type.

【0038】図7において、図5に示された構成要素と同じ構成要素には同じ符号を付けている。 [0038] In FIG. 7, are identified by the same reference numerals to the same components as those shown in FIG.

【0039】ここで、図6及び図7を用いて、この第3 [0039] Here, with reference to FIGS. 6 and 7, the third
の実施例の動作について説明する。 Will be described embodiment of the operation.

【0040】この第3の実施例の特徴は、P+型の半導体領域3とn型の半導体基体層1とからなるpn接合を、第1の実施例とは反対に、n型の半導体基体層1をシリコン(Si)で構成し、P+型の半導体領域3をシリコン(Si)よりも広いバンドギャップを有する炭化珪素(SiC)で構成した点にある。 [0040] The feature of the third embodiment, the pn junction composed of P + -type semiconductor region 3 and the n-type semiconductor substrate layer 1 Tokyo, opposed, n-type semiconductor substrate layer of the first embodiment 1 was made of silicon (Si), lies in the structure of silicon carbide (SiC) having a band gap wider than the silicon (Si) semiconductor region 3 of the P + -type.

【0041】この場合、第3の実施例においては、図6 [0041] In this case, in the third embodiment, FIG. 6
(c)に示されているように、P+型の半導体領域3内の正孔(ホール)に対するエネルギ障壁g2を、既知のシリコン(Si)ダイオードのエネルギ障壁と同等に保ち、かつ、ターンオフ時の高速度動作特性(ターンオフ特性)を既知のシリコン(Si)ダイオードの同特性と同等に保つようにすると、バンドギャップ中のフェルミレベルEfの相対位置は、図6(c)の一点鎖線に示されているように、既知のシリコン(Si)ダイオードを用いた場合の位置に比べて、より低い位置にあるようになり、P+型の半導体領域3に炭化珪素(SiC)を用いた第3の実施例は、P+型の半導体領域3にシリコン(Si)を用いた既知のシリコン(Si)ダイオードよりも、P+型の半導体領域3の不純物濃度を高くすることができる。 As shown (c), the energy barrier g2 to holes in the semiconductor region 3 of the P + -type (Hall), equally maintaining the energy barrier of the known silicon (Si) diodes, and, at the turn-off time If you keep high speed operation characteristics (turn off characteristics) equivalent to the same characteristics of the known silicon (Si) diodes, the relative position of the Fermi level Ef in the band gap, shown in dashed line shown in FIG. 6 (c) and as, as compared with the position in the case of using a known silicon (Si) diodes, will be in the lower position, a third embodiment of using silicon carbide (SiC) in the P + semiconductor region 3 examples are than known silicon (Si) diode using silicon (Si) in the P + type semiconductor region 3, it is possible to increase the impurity concentration of the semiconductor region 3 of the P + -type. このため、第3の実施例においては、逆バイアス電圧の印加時に、図7に示されるように、P+型の半導体領域3内への空乏層の拡がりh 1を、既知のシリコン(Si)ダイオードの同じP+型の半導体領域3 Therefore, in the third embodiment, upon application of a reverse bias voltage, as shown in FIG. 7, the spread h 1 of the depletion layer in the P + -type semiconductor region 3, a known silicon (Si) diodes the same P + -type semiconductor regions 3
内への空乏層の拡がりh 2よりも小さくすることができ、一方、n型の半導体基体層1への空乏層の拡がりh Can be made smaller than the spread h 2 of the depletion layer of the inner, while expansion of the depletion layer into the semiconductor substrate layer 1 of n-type h
3を、既知のシリコン(Si)ダイオードの同じn型の半導体基体層1への空乏層の拡がりh 4よりも大きくすることができる。 3, can be larger than the spread h 4 of the depletion layer into the semiconductor substrate layer 1 of the same n-type known silicon (Si) diodes. この結果、第3の実施例においては、 As a result, in the third embodiment,
pn接合で挟まれたショットキー接合部分の電界強度が弱まり、ショットキー接合のバリアハイトの低下が防止されるので、ターンオフ時のリーク電流を小さくすることができるようになる。 It weakens the electric field strength of the sandwiched Schottky junction portion at the pn junction, because the decrease in the barrier height of the Schottky junction is prevented, so that it is possible to reduce the leakage current at the turn-off.

【0042】続く、図8は、本発明に係わる半導体整流素子の第4の実施例の要部構成を示す断面図である。 The subsequent, FIG. 8 is a sectional view showing a main configuration of a fourth embodiment of the semiconductor rectifying device according to the present invention.

【0043】図8において、8はn+型の第2半導体層(第1導電型の高不純物濃度の第2の半導体層)であり、その他、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0043] In FIG. 8, 8 is a second semiconductor layer of n + -type (second semiconductor layer having a high impurity concentration of the first conductivity type), and other, the same components as shown in FIG. 1 They are identified by the same reference numerals.

【0044】そして、n+型の第2半導体層8は、n型の半導体基体層1とアノード電極4との間に介在配置され、n+型の第2半導体層8とアノード電極4との間をオーミック接触させるようにしている。 [0044] The second semiconductor layer 8 of n + -type is interposed between the n-type semiconductor substrate layer 1 and the anode electrode 4, between the second semiconductor layer 8 and the anode electrode 4 of the n + -type and so as to ohmic contact.

【0045】この第4の実施例と、前述の第1の実施例との違いは、第4の実施例が、n型の半導体基体層1とアノード電極4との間にn+型の第2半導体層8を介在配置させているのに対し、第1の実施例が、n+型の第2半導体層8を介在配置させていない点だけであって、 [0045] and the fourth embodiment, the difference from the first embodiment described above, the fourth embodiment, the n + -type between the n-type semiconductor substrate layer 1 and the anode electrode 4 of 2 the semiconductor layer 8 whereas is interposed arranged, the first embodiment, there is a second semiconductor layer 8 of n + -type only in that not is interposed,
その他に、第4の実施例と第1の実施例との間に構成上の違いがない。 In addition, there is no difference in structure between the fourth embodiment and the first embodiment. このため、第4の実施例の構成についても、これ以上の説明は省略する。 Therefore, for the constitution of the fourth embodiment, further description will be omitted.

【0046】この第4の実施例によれば、シリコン(S [0046] According to the fourth embodiment, silicon (S
i)よりも広いバンドギャップを有する炭化珪素(Si i) silicon carbide having a band gap wider than (Si
C)を用いているn型の半導体基体層1の他方の面に、 On the other surface of the n-type semiconductor substrate layer 1 is used C),
n型の半導体基体層1よりも高不純物濃度のn+型の第2半導体層8を配置させ、このn+型の第2半導体層8 Than the n-type semiconductor substrate layer 1 is disposed a second semiconductor layer 8 of n + -type high impurity concentration, the second semiconductor layer 8 of the n + -type
とアノード電極4との間をオーミック接合させているので、第4の実施例においては、第1の実施例において発揮される高速度ターンオフ特性に加えて、ターンオン時の順方向電圧降下を小さくすることができるという利点を有している。 Since by ohmic contact between the anode electrode 4 and, in the fourth embodiment, in addition to high speed turn-off characteristic is exhibited in the first embodiment, to reduce the forward voltage drop at turn It has the advantage of being able.

【0047】次いで、図9は、本発明に係わる半導体整流素子の第5の実施例の要部構成を示す断面図である。 [0047] Next, FIG. 9 is a sectional view showing a main configuration of a fifth embodiment of the semiconductor rectifying device according to the present invention.

【0048】図9において、9はn−型の半導体層(第1導電型の低不純物濃度の半導体層)であり、その他、 [0048] In FIG. 9, 9 are n- type semiconductor layer (semiconductor layer having a low impurity concentration of the first conductivity type), other,
図1に示された構成要素と同じ構成要素には同じ符号を付けている。 They are identified by the same reference numerals to the same components as the components shown in FIG.

【0049】そして、n−型の半導体層9は、n型の半導体基体層1とアノード電極4との間に介在配置され、 [0049] Then, n- type semiconductor layer 9 is interposed between the n-type semiconductor substrate layer 1 and the anode electrode 4,
n−型の半導体層9の厚さはp+型の半導体領域3の厚さよりもやや薄くなるように構成されている。 The thickness of the n- type semiconductor layer 9 is configured to slightly thinner than the thickness of the p + -type semiconductor regions 3.

【0050】この第5の実施例と、前述の第4の実施例との違いは、n型の半導体基体層1とアノード電極4との間に、第4の実施例がn+型の第2半導体層8を介在配置させているのに対し、第5の実施例がn−型の半導体層9を介在配置させている点だけであって、その他に、第5の実施例と第4の実施例との間に構成上の違いがない。 [0050] and the fifth embodiment, the difference between the fourth embodiment described above, between the n-type semiconductor substrate layer 1 and the anode electrode 4, a fourth embodiment of the n + -type 2 whereas that of the semiconductor layer 8 is interposed, a only in that the fifth embodiment is interposed arranged n- type semiconductor layer 9, the other, of the fifth embodiment and the fourth no difference in configuration between the embodiments. このため、第5の実施例の構成について、これ以上の説明は省略する。 Therefore, the configuration of the fifth embodiment, will not be described further.

【0051】この第5の実施例によれば、n−型の半導体層9は、n型の半導体基体層1に比べて空乏層が拡がり易いので、第1の実施例等と比べて、逆バイアス印加時におけるリーク電流をより一層低減させることができるという利点がある。 [0051] According to the fifth embodiment, n- type semiconductor layer 9, because it is easy spreading depletion layer than that of the semiconductor substrate layer 1 of n-type, in comparison with the first embodiment or the like, reverse there is an advantage that it is possible to further reduce the leakage current when a bias is applied.

【0052】次に、図10は、本発明に係わる半導体整流素子の第6の実施例の要部構成を示す断面図である。 Next, FIG. 10 is a sectional view showing a main configuration of a sixth embodiment of the semiconductor rectifying device according to the present invention.

【0053】図10において、10はアノード電極4の構成材料と異なる材料からなる金属薄層(バリアハイトを異にする金属材料の薄層)であり、その他、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0053] In FIG. 10, 10 is a thin metal layer made of a material different from the constituent material of the anode electrode 4 (thin layer of a metallic material having different barrier height), other, identical to components shown in FIG. 1 They are identified by the same reference numerals to the components.

【0054】そして、金属薄層10は、各p+型の半導体領域3とアノード電極4との間に介在配置され、この金属薄層10と、p+型の半導体領域3及びアノード電極4との間をそれぞれオーミック接触させるように構成している。 [0054] Then, the metal thin layer 10 is interposed between the semiconductor region 3 and the anode electrode 4 of each p + -type, between the thin metal layer 10, a p + -type semiconductor regions 3 and the anode electrode 4 the respectively constructed so as to ohmic contact.

【0055】この第6の実施例と前述の第1の実施例との違いは、第6の実施例が、p+型の半導体領域3とアノード電極4との間に金属薄層10を介在配置させているのに対し、第1の実施例が、そのような金属薄層10 [0055] The difference between the sixth embodiment and the first embodiment described above, the sixth embodiment is interposed a thin metal layer 10 between the p + -type semiconductor regions 3 and the anode electrode 4 while that is, the first embodiment, such a thin metal layer 10
を介在配置させていない点だけであって、その他に、第6の実施例と第1の実施例との間に構成上の違いがない。 The be only a point that has not been interposed, the other, there is no difference in structure between the sixth embodiment and the first embodiment. このため、第6の実施例の構成については、これ以上の説明は省略する。 Therefore, the configuration of the sixth embodiment, will not be described further.

【0056】この第6の実施例によれば、p+型の半導体領域3とアノード電極4との間に、アノード電極4と異なる材料からなる金属薄層10を介在配置させているので、第6の実施例においては、オーミック接合及びショットキー接合を形成する部分の金属材料、即ち、アノード電極4の材料と金属薄層10の材料とをそれぞれ独立に選択することができ、ショットキー接合のバリアハイトを適宜選択するようにして、半導体整流素子の用途に適した特性を選ぶことができるという利点がある。 [0056] According to the sixth embodiment, between the p + -type semiconductor regions 3 and the anode electrode 4, since the thin metal layer 10 made of a material different anode electrode 4 is interposed arranged, sixth in embodiments, the metallic material of the portion forming the ohmic junction and the Schottky junction, i.e., can be selected and the material of the material and the metal thin layer 10 of the anode electrode 4 each independently barrier height of the Schottky junction the as appropriately selected, there is an advantage that can choose characteristics suitable for application of the semiconductor rectifying element.

【0057】続く、図11(a)乃至(d)は、本発明に係わる半導体整流素子の第7乃至第10の各実施例の要部構成を示すパターン図であって、n型の半導体基体層1の他方の面から見たものである。 [0057] followed, FIG 11 (a) to (d) are a seventh to pattern diagram showing a main configuration of the tenth each embodiment of the semiconductor rectifying device according to the present invention, n-type semiconductor substrate it is viewed from the other surface of the layer 1.

【0058】図11(a)乃至(d)において、図1に示された構成要素と同じ構成要素には同じ符号を付けている。 [0058] In FIG. 11 (a) to (d), are identified by the same reference numerals to the same components as those shown in FIG.

【0059】そして、図11(a)に示されている第7 [0059] Then, the seventh, which is illustrated in FIG. 11 (a)
の実施例は、n型の半導体基体層1の露出面内に、島状に規則的に配置された略正方形の複数のp+型の半導体領域3が露出形成されたパターン形状のもので、図11 Examples of, the n-type semiconductor substrate layer 1 in the exposed plane, but a plurality of p + -type pattern shape semiconductor region 3 is exposed form of a substantially square which are regularly arranged in an island shape, FIG. 11
(b)に示されている第8の実施例は、n型の半導体基体層1の露出面内に、島状に規則的に配置された略円形の複数のp+型の半導体領域3が露出形成されたパターン形状のものである。 (B) an eighth embodiment of which is shown in the n-type semiconductor substrate layer 1 in the exposed plane, like islands regularly arranged exposed substantially circular plurality of p + -type semiconductor regions 3 those of the formed pattern. 一方、図11(c)に示されている第9の実施例は、1つのp+型の半導体領域3の露出面内に、島状に規則的に配置された略正方形の複数のn On the other hand, the ninth embodiment of which is shown in FIG. 11 (c), one p + -type on the exposed plane of the semiconductor region 3, a plurality of n substantially square which are regularly arranged like islands
型の半導体基体層1が露出しているパターン形状、即ち、n型の半導体基体層1の露出面内に、島状に規則的に配置された略正方形の複数のp+型の半導体領域3の欠落部が露出形成されたパターン形状のものであり、図11(d)に示されている第10の実施例は、1つのp Pattern shape semiconductor substrate layer 1 in the mold is exposed, i.e., the n-type semiconductor substrate layer 1 in the exposed plane, like islands regularly arranged substantially of a plurality of square p + -type semiconductor regions 3 missing part is that of the exposed pattern formed shape, the tenth embodiment shown in FIG. 11 (d) one p
+型の半導体領域3の露出面内に、島状に規則的に配置された略丸形の複数のn型の半導体基体層1が露出しているパターン形状、即ち、n型の半導体基体層1の露出面内に、島状に規則的に配置された略丸形の複数のp+ + -Type exposed plane of the semiconductor region 3, the pattern shape in which a plurality of n-type semiconductor substrate layer 1 of a substantially round shape are regularly arranged like islands are exposed, i.e., n-type semiconductor substrate layer of 1 of the exposed surface in a plurality of substantially round which are regularly arranged in an island-like p +
型の半導体領域3の欠落部が露出形成されたパターン形状のものである。 Type missing portion of the semiconductor region 3 is of the exposure pattern formed shape. なお、これら第7乃至第8の実施例のいずれのものも、前記各パターン形状を除いた部分の構成は、第1の実施例の構成と同じ構成になっている。 Even those of any of these seventh to eighth embodiments, portions of the configuration the excluding each pattern shape, has the same configuration as that of the first embodiment.

【0060】この第7乃至第10の実施例によれば、n [0060] According to an embodiment of the seventh to 10, n
型の半導体基体層1の露出面内において、p+型の半導体領域3の露出面がストライプ状になっている第1の実施例に比べて、半導体整流素子の順方向電流の通流面積を広くとることができて、単位面積当たりの通流電流を低下させることができるので、半導体整流素子の内部の電圧降下を低減させ、オン電圧の小さい半導体整流素子が得られるという利点がある。 In type semiconductor substrate layer 1 in the exposed plane, as compared with the first embodiment the exposed surface of the p + -type semiconductor region 3 is in a stripe shape, a wide flowing area of ​​the forward current of the semiconductor rectifying element to be able to take, since the flowing current per unit area can be reduced, to reduce the internal voltage drop of the semiconductor rectifying element, there is an advantage that small semiconductor rectifier on-state voltage can be obtained.

【0061】また、第9及び第10の実施例によれば、 [0061] According to another preferred embodiment of the ninth and tenth,
第7及び第8の実施例に比べたとき、p+型の半導体領域3の欠落部の形状が、鈍角を有しない多角形状であるか、または、外向きに凸なる形状であるため、半導体整流素子への逆バイアス電圧の印加時に、欠落部である半導体基体側で空乏層が拡がり易くなって、この部分の電界強度を大幅に緩和して、ショットキー接合部の漏れ電流の増大を抑制するとともに、前記pn接合における半導体整流素子の耐圧を増大させることができるという利点がある。 When compared to the embodiment of the seventh and eighth, because the shape of the missing part of the p + -type semiconductor regions 3, or a polygonal shape having no obtuse, or a convex consisting shape outwardly, semiconductor rectifier upon application of a reverse bias voltage to the element, it is easy spread the depletion layer in a missing portion semiconductor substrate side, the electric field strength of this portion is greatly reduced, suppressing an increase in the leakage current of the Schottky junction together, there is the advantage that it is possible to increase the breakdown voltage of the semiconductor rectifier elements in the pn junction.

【0062】なお、これまでの各実施例においては、p [0062] In each embodiment so far, p
+型の半導体領域3とn型の半導体基体層1とからなる2つの半導体によってpn接合を構成する場合、一方の半導体の材料にシリコン(Si)を選び、他方の半導体の材料に炭化珪素(SiC)を選んでいる例について説明しているが、本発明は、前述の半導体材料を選んだ場合に限定されるものではなく、例えば、炭化珪素(Si + If the two semiconductors consisting -type semiconductor region 3 and the n-type semiconductor substrate layer 1 Metropolitan constituting the pn junction, select silicon (Si) in one of the semiconductor material, other semiconductor materials silicon carbide ( has been described an example that choose SiC), the present invention is not limited to when choosing the above semiconductor materials, for example, silicon carbide (Si
C)を選ぶ代わりに、シリコン(Si)よりも広いバンドギャップを有する他の半導体材料を選択するようにしてもよい。 Instead of choosing a C), may be selected for other semiconductor material having a wider band gap than silicon (Si).

【0063】 [0063]

【発明の効果】以上述べたように、本発明に係わる半導体整流素子においては、pn接合を構成するp+型の半導体領域3とn型の半導体基体層1に対し、それぞれバンドギャップを異にする半導体材料によって構成している。 As described above, according to the present invention, in the semiconductor rectifier according to the present invention, with respect to the semiconductor substrate layer 1 of the semiconductor region 3 and the n-type p + -type constituting the pn junction, having different band gaps, respectively It is constituted by the semiconductor material.

【0064】この場合、p+型の半導体領域3をシリコン(Si)で構成し、n型の半導体基体層1を、炭化珪素(SiC)のように、シリコン(Si)よりも広いバンドギャップを有する半導体で構成すれば、前記pn接合の内蔵電位が大きくなり、通流電流が大きくなる範囲まで前記pn接合のビルドアップを防ぎ、n型の半導体基体層1への少数キャリアの注入を防止できるので、半導体整流素子のターンオフ時のリカバリー電流を増加させることなく、そのターンオフを高速度で行うことができる。 [0064] In this case, the p + -type semiconductor region 3 formed of silicon (Si), a semiconductor substrate layer 1 of n-type, like the silicon carbide (SiC), having a bandgap wider than silicon (Si) if a semiconductor, the result built-in potential of the pn junction is increased, preventing the build-up of the pn junction to the extent that flowing current becomes large, it is possible to prevent the injection of minority carriers into the semiconductor substrate layer 1 of n-type , without increasing the recovery current at turn-off of the semiconductor rectifying element, it is possible to perform the turn-off at high speed.

【0065】一方、n型の半導体基体層1をシリコン(Si)で構成し、p+型の半導体領域3を第2導電型の高不純物濃度の半導体領域を、炭化珪素(SiC)のように、シリコン(Si)よりも広いバンドギャップを有する半導体で構成すれば、p+型の半導体領域3の不純物濃度を高くすることが可能になり、バイアス印加時にn型の半導体基体層1への空乏層の拡がりh 3が大きくなって、前記pn接合で挟まれたショットキー接合の電界強度を弱めるので、半導体整流素子の逆バイアス印加時におけるバリアハイトの低下を防ぐことができ、リーク電流を小さくできる。 [0065] On the other hand, the semiconductor substrate layer 1 of n-type formed of silicon (Si), a p + -type semiconductor region of the semiconductor region 3 high impurity concentration of the second conductivity type, such as the silicon carbide (SiC), if a semiconductor having a wider band gap than silicon (Si), it is possible to increase the impurity concentration of the semiconductor region 3 of the p + -type, the depletion layer into the semiconductor substrate layer 1 of n-type when biased spread h 3 and becomes large, so weakening the electric field intensity of the sandwiched Schottky junction with the pn junction, it is possible to prevent a reduction in barrier height at the time of reverse bias is applied semiconductor rectifier, it is possible to reduce the leakage current.

【0066】このように、本発明に係わる半導体整流素子によれば、既知の半導体整流素子に比べて、リ−ク電流を少なくすることができる、あるいは、大電流通流時においても高速度でターンオフさせることができるという効果がある。 [0066] Thus, according to the semiconductor rectifying device according to the present invention, as compared to known semiconductor rectifier, Li - can be reduced leakage current, or speed in even when a large current is passing flow there is an effect that can be turned off.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による半導体整流素子の第1の実施例の要部構成を示す斜視図である。 Is a perspective view showing a main configuration of a first embodiment of a semiconductor rectifying device according to the invention; FIG.

【図2】図1に図示のユニット部分の拡大構成図及びそのユニット部分におけるエネルギバンドの状態を示す説明図である。 FIG. 2 is an explanatory diagram showing a state of the energy band in the enlarged view and a unit portion of the unit portion shown in FIG.

【図3】半導体整流素子のターンオフ時におけるリカバリー電流状態を示す動作特性図である。 3 is an operation characteristic diagram showing a recovery current state during the turn-off of the semiconductor rectifying element.

【図4】本発明による半導体整流素子の第2の実施例の要部構成を示す斜視図である。 It is a perspective view showing a main configuration of a second embodiment of the semiconductor rectifying device according to the invention; FIG.

【図5】本発明による半導体整流素子の第3の実施例の要部構成を示す斜視図である。 It is a perspective view showing a main configuration of a third embodiment of the semiconductor rectifying device according to the present invention; FIG.

【図6】図5に図示のユニット部分の拡大構成図及びそのユニット部分におけるエネルギバンドの状態を示す説明図である。 6 is an explanatory diagram showing a state of the energy band in the enlarged view and a unit portion of the unit portion shown in FIG.

【図7】図5に図示の実施例において、P+型の半導体領域3とn型の半導体基体層1とのpn接合における空乏層の拡がりを示す動作説明図である。 In the embodiment shown in FIG. 7 5 is an operation explanatory view showing the spread of a depletion layer at the pn junction between the semiconductor substrate layer 1 of the semiconductor region 3 and the n-type P + type.

【図8】本発明による半導体整流素子の第4の実施例の要部構成を示す断面図である。 8 is a sectional view showing a main configuration of a fourth embodiment of the semiconductor rectifying device according to the present invention.

【図9】本発明による半導体整流素子の第5の実施例の要部構成を示す断面図である。 It is a sectional view showing a main configuration of a fifth embodiment of the semiconductor rectifying device according to the present invention; FIG.

【図10】本発明による半導体整流素子の第6の実施例の要部構成を示す断面図である。 It is a sectional view showing a main configuration of a sixth embodiment of the semiconductor rectifying device according to the invention; FIG.

【図11】本発明による半導体整流素子の第7乃至第1 [11] the seventh to the first semiconductor rectifying device according to the present invention
0の実施例の要部構成を示すパターン図である。 It is a pattern diagram showing a main configuration of a 0 in the embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 n型の半導体基体層(第1導電型の半導体基体層) 2 n+型の半導体層(第1導電型の高不純物濃度の半導体層) 3 P+型の半導体領域(第2の導電型の高不純物濃度の半導体領域) 4 アノード電極(第1主電極) 5 カソード電極(第2主電極) 6 P+型の第2の半導体領域(第2の導電型の高不純物濃度の第2の半導体領域) 7 絶縁層 8 n+型の第2半導体層(第1導電型の高不純物濃度の第2の半導体層) 9 n−型の半導体層(第1導電型の低不純物濃度の半導体層) 10 金属薄層(バリアハイトを異にする金属材料の薄層) 1 n-type semiconductor substrate layer (first conductivity type semiconductor substrate layer) 2 n + -type semiconductor layer (a semiconductor layer having a high impurity concentration of the first conductivity type) 3 P + -type semiconductor region (of the second conductivity type high semiconductor region) 4 anode impurity concentration (first main electrode) 5 a cathode electrode (second main electrode) of 6 P + -type second semiconductor region (second semiconductor region of high impurity concentration of the second conductivity type) 7 (second semiconductor layer having a high impurity concentration of the first conductivity type) 9 n-type semiconductor layer (a semiconductor layer having a low impurity concentration of the first conductivity type) second semiconductor layer of the insulating layer 8 n + -type 10 thin metal layer (a thin layer of metallic material having different barrier height)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 7376−4M H01L 29/48 G 29/91 C ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. in Docket No. FI art display portion 6 identifications Agency 7376-4M H01L 29/48 G 29/91 C

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1導電型の半導体基体層と、前記半導体基体層の一方の面に接合された第1導電型の高不純物濃度の半導体層と、一方の面が前記半導体基体層の他方の面と同一レベルにあり、他方の面が前記半導体基体層の内部に達する1つまたはそれ以上の第2導電型の高不純物濃度の半導体領域と、前記半導体基体層の他方の面の露出部にショットキー接触され、かつ、前記第2導電型の高不純物濃度の半導体領域の一方の面にオーミック接触される第1主電極と、前記第1導電型の高不純物濃度の半導体層にオーミック接触される第2主電極とからなり、前記第2導電型の高不純物濃度の半導体領域と前記半導体基体層との間にpn接合を形成させる半導体整流素子において、前記第2導電型の高不純物濃度の半導体領域と前記半導体 1. A first conductivity type semiconductor substrate layer, the other of said semiconductor layers of high impurity concentration of the first conductivity type which is joined to one surface of the semiconductor substrate layer, one surface the semiconductor body layer of located on the surface at the same level, and one or more of the high impurity concentration semiconductor region of the second conductivity type and the other surface reaches the interior of the semiconductor substrate layer, the exposed portion of the other surface of the semiconductor body layer shot is key contact, and a first main electrode which is in ohmic contact with the one surface of the semiconductor region of high impurity concentration of said second conductivity type, an ohmic contact with the semiconductor layer of high impurity concentration of the first conductivity type consists of a second main electrode that is, in the semiconductor rectifying element to form a pn junction between said second conductivity type high impurity concentration semiconductor region and said semiconductor substrate layer, a high impurity concentration of the second conductivity type the semiconductor of the semiconductor region and the 基体層及び前記第1導電型の高不純物濃度の半導体層とが、それぞれ異なるバンドギャップを有する半導体材料で構成されていることを特徴とする半導体整流素子。 Semiconductor rectifier, characterized in that the base layer and the semiconductor layer having a high impurity concentration of said first conductivity type is composed of a semiconductor material having a band gap different from each other.
  2. 【請求項2】 前記第2導電型の高不純物濃度の半導体領域は、ストライプ状に配置された複数の半導体領域からなっていることを特徴とする請求項1記載の半導体整流素子。 Wherein said semiconductor regions of high impurity concentration of the second conductivity type, the semiconductor rectifying device according to claim 1, characterized in that comprises a plurality of semiconductor regions arranged in stripes.
  3. 【請求項3】 前記第2導電型の高不純物濃度の半導体領域は、島状に規則的に配置された複数の半導体領域からなっていることを特徴とする請求項1記載の半導体整流素子。 Wherein the semiconductor region of high impurity concentration of the second conductivity type, the semiconductor rectifying device according to claim 1, characterized in that comprises a plurality of semiconductor regions which are regularly arranged like islands.
  4. 【請求項4】 前記第2導電型の高不純物濃度の半導体領域は、島状の規則的な複数の欠落部を有する1つの半導体領域からなっていることを特徴とする請求項1記載の半導体整流素子。 4. A semiconductor region of high impurity concentration of said second conductivity type, a semiconductor according to claim 1, characterized in that consists of one semiconductor region having an island-shaped regular plurality of missing portion rectifying element.
  5. 【請求項5】 前記半導体基体層は、前記他方の面の前記半導体基体層の少なくとも一部の周縁部に沿って、一方の面が前記半導体基体層の他方の面と同一レベルにあり、他方の面が前記半導体基体層の内部に達する帯状の1つの第2導電型の高不純物濃度の第2半導体領域を有することを特徴とする請求項1乃至3のいずれかに記載の半導体整流素子。 Wherein said semiconductor substrate layer, along at least a portion of the periphery of the semiconductor substrate layer of the other surface, one side located on the other side the same level of the semiconductor substrate layer, the other the semiconductor rectifying device according to any one of claims 1 to 3 surface of and having a second semiconductor region of one high impurity concentration of the second conductivity type of the strip to reach the inside of the semiconductor substrate layer.
  6. 【請求項6】 前記ストライプ状に配置された各半導体領域は、一方の端部を相互連結する第2導電型の高不純物濃度の半導体連結部を有することを特徴とする請求項2記載の半導体整流素子。 6. Each semiconductor regions disposed in the stripe shape, a semiconductor according to claim 2, characterized in that it has a semiconductor junction of the high impurity concentration of the second conductivity type interconnecting one end rectifying element.
  7. 【請求項7】 前記半導体基体層の他方の面の露出部と前記第1主電極との間には、第1導電型の高不純物濃度の第2の半導体層が介在していることを特徴とする請求項1乃至6のいずれかに記載の半導体整流素子。 7. between the first main electrode and the exposed portion of the other surface of the semiconductor substrate layer, characterized in that the second semiconductor layer having a high impurity concentration of the first conductivity type is interposed the semiconductor rectifying device according to any one of claims 1 to 6,.
  8. 【請求項8】 前記半導体基体層の他方の面の露出部と前記第1主電極との間には、前記各半導体領域の厚みよりやや薄い第1導電型の低不純物濃度の第3の半導体層が介在していることを特徴とする請求項1乃至7のいずれかに記載の半導体整流素子。 Between the wherein said semiconductor substrate layer other surface exposed portion and the first main electrode of the third semiconductor slightly thin low impurity concentration of the first conductivity type than the thickness of the respective semiconductor regions the semiconductor rectifying device according to any one of claims 1 to 7, characterized in that the layer is interposed.
  9. 【請求項9】 前記各半導体領域と前記第1主電極との間には、前記第1主電極とバリアハイトの異なる金属材料の薄層が介在していることを特徴とする請求項1乃至8のいずれかに記載の半導体整流素子。 Between the wherein said first main electrode and the semiconductor regions, claims 1 to 8 thin layer of a different metallic material of said first main electrode and the barrier height is characterized by being interposed the semiconductor rectifying device according to any one of.
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