JPH0766270B2 - Voice response device - Google Patents
Voice response deviceInfo
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- JPH0766270B2 JPH0766270B2 JP1106302A JP10630289A JPH0766270B2 JP H0766270 B2 JPH0766270 B2 JP H0766270B2 JP 1106302 A JP1106302 A JP 1106302A JP 10630289 A JP10630289 A JP 10630289A JP H0766270 B2 JPH0766270 B2 JP H0766270B2
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- JP
- Japan
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- voice
- control means
- response device
- numerical data
- memory circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は入力された数字データについて音声を出力す
る音声応答装置に関する。TECHNICAL FIELD The present invention relates to a voice response device that outputs a voice with respect to input numeric data.
第5図は従来の音声応答装置を示すブロツク図であり、
(3)は増幅器、(4)はスピーカ、(5)は制御手
段、(5a)はバツフア回路、(5b)はメモリ回路、
(6)は音声合成LSIである。図において、制御手段
(5)が数字データを入力すると数字データのイントネ
ーシヨンをメモリ回路(5b)から選択する。メモリ回路
(5b)は記憶しているすべての数字のイントネーシヨン
について1種類のイントネーシヨンの指定コードと、文
章についての指定コードとを記憶する。そして制御手段
(5)がメモリ回路(5b)から選択した指定コードは第
8図のようにいつたんバツフア回路(5a)にセツトされ
る。バツフア回路(5a)にセツトされた指定コードは、
順次音声合成LSI(6)に入力される。第7図のように
音声合成LSI(6)は、指定コードに対する音声信号を
出力する。出力した音声信号は、増幅器(3)で増幅さ
れてスピーカ(4)で音声として出力される構成であ
る。FIG. 5 is a block diagram showing a conventional voice response device.
(3) is an amplifier, (4) is a speaker, (5) is control means, (5a) is a buffer circuit, (5b) is a memory circuit,
(6) is a voice synthesis LSI. In the figure, when the control means (5) inputs numerical data, the intonation of the numerical data is selected from the memory circuit (5b). The memory circuit (5b) stores a designation code for one type of intonation and a designation code for text for all stored numbers of intonation. Then, the designation code selected by the control means (5) from the memory circuit (5b) is set in the buffer circuit (5a) as shown in FIG. The designated code set in the buffer circuit (5a) is
It is sequentially input to the speech synthesis LSI (6). As shown in FIG. 7, the voice synthesis LSI (6) outputs a voice signal corresponding to a designated code. The output audio signal is amplified by the amplifier (3) and output as audio by the speaker (4).
次に動作について説明する。例えば、入力データとして
「1,1,7にダイヤルします」を制御手段が入力する、制
御手段(5)は数字データ「117」についてのイントネ
ーシヨンの指定コードを選択する。Next, the operation will be described. For example, the control means inputs "I dial 1, 1, 7" as the input data. The control means (5) selects the designated code of the intonation for the numerical data "117".
第6図のように、ステツプ14において数字「1」に対す
る指定コードをメモリ回路(5b)から選択しバツフア回
路(5a)にセツトする。同様に数字「1」,数字「7」
についてもバツフア回路(5a)に指定コードがセツトさ
れる。ステツプ15で数字データの終了が確認されると、
ステツプ16において「ダイヤルします」に対する指定コ
ード40とをバツフア回路(5a)にセツトする。セツトさ
れた指定コードは音声合成LSI(6)に出力されて、各
指定コードに対する音声信号が決定する。そして増幅器
(3)に出力されてスピーカ(4)から音声として「11
7にダイヤルします」を発声する。As shown in FIG. 6, in step 14, the designated code for the numeral "1" is selected from the memory circuit (5b) and set in the buffer circuit (5a). Similarly, the number "1" and the number "7"
Also, the designated code is set in the buffer circuit (5a). When the end of the numerical data is confirmed in step 15,
At step 16, the designated code 40 for "dial" is set in the buffer circuit (5a). The set designation code is output to the voice synthesis LSI (6) to determine the voice signal for each designation code. Then, it is output to the amplifier (3) and is output as "11
Dial 7. ”
従来の音声応答装置は以上のように構成されているの
で、この装置で連続した数字を発声させると、同一イン
トネーシヨンの発音が続くことになる。しかし、日本人
が、連続数字を読み上げる場合、第1番目の数字は尻上
り、第2番目の数字は尻下りのイントネーシヨンという
ように交互にイントネーシヨンが変化する。だから、従
来の音声応答装置が発声した連続数字は不自然に聞こえ
人間が誤認識をおこす問題があつた。Since the conventional voice response device is configured as described above, when a continuous number is uttered by this device, the pronunciation of the same intonation continues. However, when the Japanese read the consecutive numbers, the first number changes to the upside and the second number changes to the downside, so the intonation changes alternately. Therefore, there is a problem that a continuous number uttered by a conventional voice response device sounds unnatural and causes human error.
この発明は上記のような問題点を解決する為になされた
もので、連続した数字について、イントネーシヨンに変
化を持たせるようにした音声応答装置を得ることを目的
とする。The present invention has been made to solve the above-mentioned problems, and an object thereof is to obtain a voice response device in which the intonation has a change in continuous numbers.
本発明に係る音声応答装置は、1つの数字について異な
るイントネーションの音声を指定する複数の指定コード
を数字ごとに記憶するメモリ回路と、入力された数字デ
ータ列をカウントするカウンタと、前記カウンタのカウ
ント結果に基づき前記数字データ列を構成する数字デー
タの順番が偶数または奇数のいずれであるかをそれぞれ
判定する判定手段と、前記判定手段の判定結果に基づき
前記メモリ回路に記憶された複数の指定コードのいづれ
かを選択することにより数字データごとにイントネーシ
ョンを変える制御手段と、前記制御手段の出力に基づき
前記数字データ列に対応する音声を出力する音声発生手
段とを備えたものである。A voice response device according to the present invention includes a memory circuit for storing a plurality of designation codes for designating voices having different intonations for one number, a counter for counting an input number data string, and a count of the counter. Based on the result, the judging means for judging whether the order of the numerical data forming the numerical data string is even or odd, and a plurality of designated codes stored in the memory circuit based on the judgment result of the judging means. It is provided with a control means for changing the intonation for each numerical data by selecting either of them, and a voice generation means for outputting a voice corresponding to the numerical data string based on the output of the control means.
[作用] 本発明においては、カウンタが入力された数字データ列
をカウントし、判定手段がそれぞれの数字データの順番
が偶数または奇数のいずれであるかを判定し、制御手段
が前記判定手段の判定結果に基づき数字データごとにイ
ントネーシヨンを変える。[Operation] In the present invention, the counter counts the inputted numerical data sequence, the judging means judges whether the order of each numerical data is even or odd, and the control means judges by the judging means. Intonation is changed for each numerical data based on the result.
第1図はこの発明の一実施例を示すブロツク図である。
(1)は制御手段、(1a)はバツフア回路、(1b)はメ
モリ回路、(2)は音声合成LSI、(3)増幅器、
(4)はスピーカであり、音声合成LSI(2)とスピー
カ(4)で音声発生手段を構成する。この実施例は第1
図から明らかなように、制御手段(1)が数字データを
入力すると、制御手段(1)は数字データのイントネー
シヨンをメモリ回路(1b)から選択する。メモリ回路
(1b)は複数の数字について記憶し、且つ1つの数字に
ついて尻上りのイントネーシヨンと尻下りのイントネー
シヨンの2種類の指定コードを記憶している。制御手段
(1)は選択したイントネーシヨンの指定コードを音声
合成LSI(2)に出力する。音声合成LSI(2)は指定コ
ードを入力すると指定コードに対する音声信号を増幅器
(3)で出力する。増幅器(3)で増幅された音声信号
はスピーカ(4)で音声として出力されるような構成で
ある。FIG. 1 is a block diagram showing an embodiment of the present invention.
(1) is a control means, (1a) is a buffer circuit, (1b) is a memory circuit, (2) is a voice synthesis LSI, (3) an amplifier,
Reference numeral (4) is a speaker, and the voice synthesis LSI (2) and the speaker (4) constitute a voice generating means. This embodiment is the first
As is apparent from the figure, when the control means (1) inputs numerical data, the control means (1) selects the intonation of the numerical data from the memory circuit (1b). The memory circuit (1b) stores a plurality of numbers, and also stores two kinds of designation codes for one number, that is, a rising uptonation and a descending downtoning. The control means (1) outputs the designated code of the selected intonation to the voice synthesis LSI (2). When the voice synthesis LSI (2) receives the designated code, the voice signal corresponding to the designated code is output by the amplifier (3). The audio signal amplified by the amplifier (3) is output as audio by the speaker (4).
次に上記実施例の動作を第2図〜第4図を参照しながら
説明する。第2図は制御手段(1)の動作手順を示すフ
ローチヤート、第3図は音声合成LSI(2)の内部に記
憶されるデータの記憶状態を示す図である。制御手段が
入力データとして例えば「117にダイヤルします」を入
力すると、制御手段(1)は数字データ「117」につい
てのイントネーシヨンの指定コードを選択する。第2図
のステツプ7において、制御手段(1)に初めに入力し
た数字「1」を1番目入力としてカウントする。そし
て、前記制御手段(1)に入力した順番について奇数番
目か偶数番目であるかどうかの判定をステツプ8でおこ
なう。前記1番目入力の数字「1」は奇数番目でありス
テツプ10においてメモリ回路(1b)から数字「1」の尻
上りのイントネーシヨンの指定コード「21」を選択して
バツフア回路(1a)に出力する。そして、ステツプ11に
おいて今回の入力順番1に1を加えて入力順番2をカウ
ントする。制御手段入力順番が2番目の数字「1」は偶
数番目でありステツプ9においてメモリ回路(1b)から
数字「1」の尻下りのイントネーシヨンの指定コード
「31」を選択してバツフア回路(1a)に出力する。そし
て、ステツプ11において今回の入力順番2に1を加えて
入力順番3をカウントする。制御手段(1)への入力順
番3の数字「7」については、ステツプ8において制御
手段(1)への入力順番が偶数番目であるかを判定す
る。前記入力順番3の数字「7」は奇数番目でありステ
ツプ10においてメモリ回路(1b)から数字「7」の尻上
りのイントネーシヨンの指定コード「27」を選択してバ
ツフア回路(1a)に出力する。つぎに入力数字データの
終了を判定してステツプ13が、「にダイヤルします。」
の文章部の指定コード「40」をバツフア回路(1a)に出
力する。第4図は、前記選択された指定コード「21」,
「31」,「27」,「40」をバツフア回路(1a)にセツト
した状態を示す図である。1番目にセツトされた指定コ
ード「21」を第1データ、2番目にセツトされた指定コ
ード「31」を第2のデータ、3番目にセツトされた指定
コード「27」を第3のデータ、4番目にセツトされた指
定コード「40」を第4のデータとする 第1のデータである指定コード「21」は、音声合成LSI
(2)に入力すると、この音声合成LSI(2)は指定コ
ード「21」に対応する音声信号としての尻上りのイント
ネーシヨンを持つた音声信号を増幅器(3)に出力す
る。増幅器(3)で増幅された音声信号はスピーカ
(4)から音声として出力される。同様に、第2のデー
タである指定コード「31」第3のデータである指定コー
ド「27」,第4のデータである指定コード「40」も順次
スピーカ(4)から音声として出力される。Next, the operation of the above embodiment will be described with reference to FIGS. FIG. 2 is a flow chart showing an operation procedure of the control means (1), and FIG. 3 is a view showing a storage state of data stored inside the voice synthesis LSI (2). When the control means inputs, for example, "I dial 117" as the input data, the control means (1) selects the designation code of the intonation for the numerical data "117". In step 7 of FIG. 2, the number "1" initially input to the control means (1) is counted as the first input. Then, in step 8, it is judged whether the order input to the control means (1) is odd or even. The number "1" of the first input is an odd number, and in step 10, the designated code "21" of the uptoning intotoning of the number "1" is selected from the memory circuit (1b) to the buffer circuit (1a). Output. Then, in step 11, 1 is added to the current input order 1 and the input order 2 is counted. The numeral "1" having the second control means input order is an even number, and in step 9, the designated code "31" for the downtoning intotoning of the numeral "1" is selected from the memory circuit (1b) and the buffer circuit ( Output to 1a). Then, in step 11, 1 is added to the current input order 2 and the input order 3 is counted. Regarding the number "7" in the input order 3 to the control means (1), it is determined in step 8 whether the input order to the control means (1) is an even number. The number "7" of the input order 3 is an odd number, and in step 10, the designated code "27" of the uptoning intonation of the number "7" is selected from the memory circuit (1b) to the buffer circuit (1a). Output. Next, the end of the input numerical data is judged, and step 13 dials ".".
The designated code "40" in the sentence part of is output to the buffer circuit (1a). FIG. 4 shows the selected designation code "21",
It is a figure which shows the state which set "31", "27", "40" in the buffer circuit (1a). The designated code "21" set first is the first data, the designated code "31" set second is the second data, the designated code "27" set third is the third data, The designation code "21", which is the first data and has the fourth set designation code "40" as the fourth data, is the voice synthesis LSI.
When input to (2), this voice synthesis LSI (2) outputs to the amplifier (3) a voice signal having a rising intonation as a voice signal corresponding to the designated code "21". The audio signal amplified by the amplifier (3) is output as audio from the speaker (4). Similarly, the designated code “31” that is the second data, the designated code “27” that is the third data, and the designated code “40” that is the fourth data are sequentially output as voice from the speaker (4).
以上のように「1,1,7」の数字部のイントネーシヨンに
変化をつける事から「117にダイヤルします」という音
声を自然に聞く事ができる。As described above, since the tone of "1,1,7" is changed, the voice "Dial 117" can be heard naturally.
以上のように、この発明によれば、1つの数字について
異なるイントネーションの音声を指定する複数の指定コ
ードを数字ごとに記憶するメモリ回路と、入力された数
字データ列をカウントするカウンタと、前記カウンタの
カウント結果に基づき前記数字データ列を構成する数字
データの順番が偶数または奇数のいずれであるかをそれ
ぞれ判定する判定手段と、前記判定手段の判定結果に基
づき前記メモリ回路に記憶された複数の指定コードのい
づれかを選択することにより数字データごとにイントネ
ーションを変える制御手段と、前記制御手段の出力に基
づき前記数字データ列に対応する音声を出力する音声発
生手段とを備えたので、音声応答装置が連続数字を読み
上げる場合に交互にイントネーシヨンを変化させること
ができる。これにより、連続数字が人間の耳で自然に聞
き取ることができるようになり、数字の誤認識が少なく
なる効果を奏する。As described above, according to the present invention, a memory circuit that stores, for each number, a plurality of designated codes that designate different intonation voices for one number, a counter that counts an input number data string, and the counter. Determining means for determining whether the order of the numerical data forming the numerical data string is even or odd based on the counting result of the number data, and a plurality of storage units stored in the memory circuit based on the determination result of the determining means. Since the control means for changing the intonation for each numerical data by selecting one of the designated codes and the voice generating means for outputting the voice corresponding to the numerical data string based on the output of the control means, the voice response device is provided. When you read a series of numbers, you can change the intonation alternately. As a result, continuous numbers can be naturally heard by the human ear, and the number of erroneous recognitions can be reduced.
第1図はこの発明の一実施例による音声応答装置を示す
ブロツク図である。第2図はこの発明の一実施例による
音声応答装置の制御手段の動作手順を示すフローチヤー
トである。第3図はこの発明の一実施例による音声応答
装置の音声合成LSIの内部に記憶されるデータの記憶状
態を示す図である。第4図はこの発明の一実施例による
音声応答装置のバツフア回路内の記憶状態を示す図であ
る。第5図は従来の音声応答装置を示すブロツク図であ
る。第6図は従来の音声応答装置の制御手段の動作手順
を示すフローチヤートである。第7図は従来の音声応答
装置の音声合成LSI内部に記憶されるデータの記憶状態
を示す図である。 第8図は従来の音声応答装置のバツフア回路内の記憶状
態を示す図である。 図において(1)は制御回路、(1b)はメモリ回路、
(2)は音声合成LSI、(4)はスピーカであり、
(2)と(4)は音声発生手段を構成する。 なお、各図中同一符号は同一又は相当部分を示す。FIG. 1 is a block diagram showing a voice response device according to an embodiment of the present invention. FIG. 2 is a flow chart showing the operation procedure of the control means of the voice response device according to the embodiment of the present invention. FIG. 3 is a diagram showing a storage state of data stored inside a voice synthesis LSI of a voice response device according to an embodiment of the present invention. FIG. 4 is a diagram showing a storage state in the buffer circuit of the voice response device according to the embodiment of the present invention. FIG. 5 is a block diagram showing a conventional voice response device. FIG. 6 is a flow chart showing the operation procedure of the control means of the conventional voice response device. FIG. 7 is a diagram showing a storage state of data stored in a voice synthesis LSI of a conventional voice response device. FIG. 8 is a diagram showing a storage state in a buffer circuit of a conventional voice response device. In the figure, (1) is a control circuit, (1b) is a memory circuit,
(2) is a voice synthesis LSI, (4) is a speaker,
(2) and (4) constitute a voice generating means. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
ンの音声を指定する複数の指定コードを数字ごとに記憶
するメモリ回路と、入力された数字データ列をカウント
するカウンタと、前記カウンタのカウント結果に基づき
前記数字データ列を構成する数字データの順番が偶数ま
たは奇数のいずれであるかをそれぞれ判定する判定手段
と、前記判定手段の判定結果に基づき前記メモリ回路に
記憶された複数の指定コードのいづれかを選択すること
により数字データごとにイントネーションを変える制御
手段と、前記制御手段の出力に基づき前記数字データ列
に対応する音声を出力する音声発生手段とを備えた音声
応答装置。1. A memory circuit for storing a plurality of designation codes for designating voices having different intonations for one number for each number, a counter for counting an inputted number data string, and a counter based on a count result of the counter. Selection means for respectively determining whether the order of the numeric data forming the numeric data string is even or odd, and one of a plurality of designated codes stored in the memory circuit based on the determination result of the determination means is selected. By doing so, a voice response device comprising a control means for changing the intonation for each numerical data and a voice generating means for outputting a voice corresponding to the numerical data string based on the output of the control means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106302A JPH0766270B2 (en) | 1989-04-26 | 1989-04-26 | Voice response device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1106302A JPH0766270B2 (en) | 1989-04-26 | 1989-04-26 | Voice response device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02284199A JPH02284199A (en) | 1990-11-21 |
JPH0766270B2 true JPH0766270B2 (en) | 1995-07-19 |
Family
ID=14430222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1106302A Expired - Lifetime JPH0766270B2 (en) | 1989-04-26 | 1989-04-26 | Voice response device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0766270B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56158397A (en) * | 1980-05-12 | 1981-12-07 | Casio Computer Co Ltd | Voice data output system |
JPS6242031A (en) * | 1985-08-19 | 1987-02-24 | Yunisoku:Kk | High speed mixing device for response observation |
-
1989
- 1989-04-26 JP JP1106302A patent/JPH0766270B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02284199A (en) | 1990-11-21 |
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