JPH0764511A - アクティブマトリクス型液晶表示装置の階調駆動回路 - Google Patents
アクティブマトリクス型液晶表示装置の階調駆動回路Info
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- JPH0764511A JPH0764511A JP21058793A JP21058793A JPH0764511A JP H0764511 A JPH0764511 A JP H0764511A JP 21058793 A JP21058793 A JP 21058793A JP 21058793 A JP21058793 A JP 21058793A JP H0764511 A JPH0764511 A JP H0764511A
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Abstract
(57)【要約】 （修正有）
【目的】 走査信号が導通状態の時間内に液晶セルに正
確にデータバス電位を書き込めるアクティブマトリクス
型液晶表示装置の階調駆動回路を提供する。 【構成】 Ｋビット（Ｋは２以上の整数）の階調データ
を順次転送するシフトレジスタ回路２１と、その出力の
内上位ｍビットを格納するラッチ回路２２と、格納され
た上位の階調データが入力され、それに応じた幅に変換
するパルス幅変調回路２３と、シフトレジスタ回路２１
の出力の内下位ｎビットを入力情報となし、複数
（２n ）の階調基準電圧を選択するアナログスイッチ切
り替え回路２４と、パルス幅変調回路２３の出力と、下
位の階調データ（ｎビット）との論理積で選択されるア
ナログスイッチ２６とを備え、１出力に対して２n 個の
アナログスイッチ２６ａ，２６ｂと階段電圧値の異なる
２n 種類の階調基準電圧を出力し、階調駆動を行わせ
る。
確にデータバス電位を書き込めるアクティブマトリクス
型液晶表示装置の階調駆動回路を提供する。 【構成】 Ｋビット（Ｋは２以上の整数）の階調データ
を順次転送するシフトレジスタ回路２１と、その出力の
内上位ｍビットを格納するラッチ回路２２と、格納され
た上位の階調データが入力され、それに応じた幅に変換
するパルス幅変調回路２３と、シフトレジスタ回路２１
の出力の内下位ｎビットを入力情報となし、複数
（２n ）の階調基準電圧を選択するアナログスイッチ切
り替え回路２４と、パルス幅変調回路２３の出力と、下
位の階調データ（ｎビット）との論理積で選択されるア
ナログスイッチ２６とを備え、１出力に対して２n 個の
アナログスイッチ２６ａ，２６ｂと階段電圧値の異なる
２n 種類の階調基準電圧を出力し、階調駆動を行わせ
る。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置に係り、特に、その中間表示を可能とす
る階調駆動回路に関するものである。
型液晶表示装置に係り、特に、その中間表示を可能とす
る階調駆動回路に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、例えば、
本願の出願人によって既に出願された実願平４−５０２
３２号に提案されるものがあった。すなわち、アクティ
ブマトリクス型液晶表示装置の駆動回路において、ｎビ
ットの階調データを順次転送するシフトレジスタ回路
と、そのシフトレジスタ回路の内容を格納するラッチ回
路と、そのラッチ回路に格納された階調データに応じた
幅のパルス幅に変換するパルス幅変調回路と、そのパル
ス幅変調回路の出力がＯＮ／ＯＦＦを制御するスイッチ
ング信号として入力され、階調基準電圧が一方に入力さ
れるアナログスイッチ回路とを備え、そのアナログスイ
ッチのもう一方を出力とする構成であった。
本願の出願人によって既に出願された実願平４−５０２
３２号に提案されるものがあった。すなわち、アクティ
ブマトリクス型液晶表示装置の駆動回路において、ｎビ
ットの階調データを順次転送するシフトレジスタ回路
と、そのシフトレジスタ回路の内容を格納するラッチ回
路と、そのラッチ回路に格納された階調データに応じた
幅のパルス幅に変換するパルス幅変調回路と、そのパル
ス幅変調回路の出力がＯＮ／ＯＦＦを制御するスイッチ
ング信号として入力され、階調基準電圧が一方に入力さ
れるアナログスイッチ回路とを備え、そのアナログスイ
ッチのもう一方を出力とする構成であった。
【０００３】図８は従来のアクティブマトリクス型液晶
表示装置の駆動回路図である。この図に示すように、デ
ータ信号回路６は以下のように構成されている。１は例
えば８ビットの階調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ
7 と、水平同期信号であるスタート信号ＳＴと、データ
シフトクロックＣＰとが入力される８ビット×６０のシ
フトレジスタ回路、２はシフトレジスタ回路１の出力が
入力される、例えば８ビット×６０のラッチ回路であ
り、ＬＯＡＤ信号でシフトレジスタ１回路の出力が、ラ
ッチ回路２に格納される。
表示装置の駆動回路図である。この図に示すように、デ
ータ信号回路６は以下のように構成されている。１は例
えば８ビットの階調データ信号Ｄ0 ，Ｄ1 ，…，Ｄ
7 と、水平同期信号であるスタート信号ＳＴと、データ
シフトクロックＣＰとが入力される８ビット×６０のシ
フトレジスタ回路、２はシフトレジスタ回路１の出力が
入力される、例えば８ビット×６０のラッチ回路であ
り、ＬＯＡＤ信号でシフトレジスタ１回路の出力が、ラ
ッチ回路２に格納される。
【０００４】ラッチ回路２の出力は、パルス幅変調回路
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶＳを得る駆動法で
あった。
３に入力される。そのパルス幅変調回路３には、パルス
幅制御クロックＣＰＧと、リセット信号として前記ＬＯ
ＡＤ信号とが入力される。パルス幅変調回路３の出力
は、レベルシフタ回路４でレベル変換され、アナログス
イッチ５へＯＮ／ＯＦＦ制御信号として供給される。ま
た、アナログスイッチ５の一方には、階調基準電圧Ｖ
ref が供給され、もう一方より出力ＶＳを得る駆動法で
あった。
【０００５】図９は従来のアクティブマトリクス型液晶
表示装置の階調駆動回路の動作タイミングチャートであ
る。以下、アクティブマトリクス型液晶表示装置の階調
駆動回路の動作を図９を用いて説明する。まず、シフト
レジスタ回路１にスタート信号ＳＴとしてｎライン目の
水平同期信号が入力されると、ｎライン目の階調データ
信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰにより、
該シフトレジスタ回路１内を順次転送されていく。６０
画素分のデータ転送が終了すると、シフトエンドパルス
ＨＯ60が、該シフトレジスタ回路１より出力され、次段
の階調駆動回路（図示なし）へ、スタートパルスとして
入力される。転送するデータ数に応じて、同様にして階
調駆動回路がカスケード接続される。例えば、６００個
のデータを転送する場合は、６００÷６０＝１０個の階
調駆動回路がカスケード接続されることになる。
表示装置の階調駆動回路の動作タイミングチャートであ
る。以下、アクティブマトリクス型液晶表示装置の階調
駆動回路の動作を図９を用いて説明する。まず、シフト
レジスタ回路１にスタート信号ＳＴとしてｎライン目の
水平同期信号が入力されると、ｎライン目の階調データ
信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰにより、
該シフトレジスタ回路１内を順次転送されていく。６０
画素分のデータ転送が終了すると、シフトエンドパルス
ＨＯ60が、該シフトレジスタ回路１より出力され、次段
の階調駆動回路（図示なし）へ、スタートパルスとして
入力される。転送するデータ数に応じて、同様にして階
調駆動回路がカスケード接続される。例えば、６００個
のデータを転送する場合は、６００÷６０＝１０個の階
調駆動回路がカスケード接続されることになる。
【０００６】以上のようにして、ｎライン目のデータ転
送が完了すると、ＬＯＡＤ信号により、ｎライン目のデ
ータをラッチ回路２に格納する。次にスタート信号ＳＴ
として、ｎ＋１ライン目の水平同期信号がシフトレジス
タ回路１に入力されると、ｎ＋１ライン目の階調データ
信号が、該シフトレジスタ回路１内を順次転送され、以
下同様の動作を繰り返す。
送が完了すると、ＬＯＡＤ信号により、ｎライン目のデ
ータをラッチ回路２に格納する。次にスタート信号ＳＴ
として、ｎ＋１ライン目の水平同期信号がシフトレジス
タ回路１に入力されると、ｎ＋１ライン目の階調データ
信号が、該シフトレジスタ回路１内を順次転送され、以
下同様の動作を繰り返す。
【０００７】図１０において、階調表示データＤ0 ，
…，Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納される
と、格納されたデータは、そのラッチ回路２の出力
Ｑ0 ，…，Ｑ7 より、一致回路３−２に入力される。同
時に、ＬＯＡＤ信号は、パルス幅変調回路３を構成する
クロック数カウンタ３−１のＲＳＴに入力され、そのク
ロック数カウンタ３−１はリセットされる。また、パル
ス幅変調回路３を構成するフリップ・フロップ３−３の
セット入力ＳにもＬＯＡＤ信号が入力され、そのフリッ
プ・フロップ３−３がセットされる。
…，Ｄ7 が、ＬＯＡＤ信号でラッチ回路２に格納される
と、格納されたデータは、そのラッチ回路２の出力
Ｑ0 ，…，Ｑ7 より、一致回路３−２に入力される。同
時に、ＬＯＡＤ信号は、パルス幅変調回路３を構成する
クロック数カウンタ３−１のＲＳＴに入力され、そのク
ロック数カウンタ３−１はリセットされる。また、パル
ス幅変調回路３を構成するフリップ・フロップ３−３の
セット入力ＳにもＬＯＡＤ信号が入力され、そのフリッ
プ・フロップ３−３がセットされる。
【０００８】クロック数カウンタ３−１は、パルス幅制
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、一致回路３−２へ入力される。その一致回路３
−２は、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとをＱm とｇm のデータが対になるように（ｍ＝
０，…，７）ＥＸＮＯＲ回路に入力して得られる信号
と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入力
して、一致回路出力を得る。一致回路３−２で得られた
出力は、フリップフロップ３−３のリセットＲに入力さ
れ、フリップ・フロップ３−３の出力はリセットされ
る。
御クロックＣＰＧの数をカウントし、出力ｇ0 ，…，ｇ
7 より、一致回路３−２へ入力される。その一致回路３
−２は、ラッチ回路２の出力Ｑ0 ，…，Ｑ7 のデータ
と、クロック数カウンタ３−１の出力ｇ0 ，…，ｇ7 の
データとをＱm とｇm のデータが対になるように（ｍ＝
０，…，７）ＥＸＮＯＲ回路に入力して得られる信号
と、パルス幅制御クロックＣＰＧとをＡＮＤ回路に入力
して、一致回路出力を得る。一致回路３−２で得られた
出力は、フリップフロップ３−３のリセットＲに入力さ
れ、フリップ・フロップ３−３の出力はリセットされ
る。
【０００９】以上のようにして、階調データに応じたパ
ルス幅のパルス幅変調回路出力ＰOを得る。例えば、ｎ
−１ライン目の階調データが１６進数で００（１０進数
で０）の時、パルス幅変調回路出力ＰO は、ＬＯＡＤ信
号で立ち上がり、１個目のＣＰＧクロックで立ち下がる
信号となる。また、階調データが１６進数でＦＦ（１０
進数で２５５）の時は、ＬＯＡＤ信号で立ち上がり、２
５６個目のＣＰＧクロックで立ち下がるＰO 出力とな
る。
ルス幅のパルス幅変調回路出力ＰOを得る。例えば、ｎ
−１ライン目の階調データが１６進数で００（１０進数
で０）の時、パルス幅変調回路出力ＰO は、ＬＯＡＤ信
号で立ち上がり、１個目のＣＰＧクロックで立ち下がる
信号となる。また、階調データが１６進数でＦＦ（１０
進数で２５５）の時は、ＬＯＡＤ信号で立ち上がり、２
５６個目のＣＰＧクロックで立ち下がるＰO 出力とな
る。
【００１０】その出力ＰO は、レベルシフタ回路４を介
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には階調基準電圧Ｖref
が供給される。前記Ｖref は、水平同期信号周期の例え
ばランプ状電圧波形を有する信号である。すると、アナ
ログスイッチ５の出力ＶＳは、前記出力ＰO が“Ｈ”の
期間だけ基準電圧Ｖref と同じ電圧となり、出力ＰO が
“Ｌ”の期間は、ハイインピーダンス状態となる。
してレベル変換された後、アナログスイッチ５に供給さ
れ、そのアナログスイッチ５のＯＮ／ＯＦＦを制御す
る。アナログスイッチ５の一方には階調基準電圧Ｖref
が供給される。前記Ｖref は、水平同期信号周期の例え
ばランプ状電圧波形を有する信号である。すると、アナ
ログスイッチ５の出力ＶＳは、前記出力ＰO が“Ｈ”の
期間だけ基準電圧Ｖref と同じ電圧となり、出力ＰO が
“Ｌ”の期間は、ハイインピーダンス状態となる。
【００１１】例えば、ｎ−１ライン目のように階調デー
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。図１１は従来の
アクティブマトリックス型液晶表示装置の回路構成図で
ある。この図１１において、６はデータ信号回路であ
り、階調駆動回路で構成されている。７は走査信号回
路、８はデータ信号回路６の出力に接続されるデータバ
スライン、９は走査信号回路７の出力に接続される走査
バスライン、１０はデータバスライン８と走査バスライ
ン９との交差部に設けられる、例えば、ａ−Ｓｉ薄膜ト
ランジスタ（以下、ＴＦＴと称す）、１１はその一方が
ＴＦＴ１０と接続される液晶セルで、その液晶セル１１
の他方は、対向電極１３と接続され、電気的に、例えば
０．１（ｐＦ）程度のコンデンサとなっている。１２は
液晶セル１１でなるコンデンサと並列に設けられた蓄積
容量で、例えば、０．５（ｐＦ）のコンデンサである。
タが００の場合、出力ＶＳは、Ｖ0から徐々に上昇し、
Ｖ1 となった後、ハイインピーダンス状態となり、ま
た、ｎライン目のように階調データがＦＦの場合、出力
ＶＳは、Ｖ0 から徐々に上昇し、Ｖ2 となった後、ハイ
インピーダンス状態となる信号となる。図１１は従来の
アクティブマトリックス型液晶表示装置の回路構成図で
ある。この図１１において、６はデータ信号回路であ
り、階調駆動回路で構成されている。７は走査信号回
路、８はデータ信号回路６の出力に接続されるデータバ
スライン、９は走査信号回路７の出力に接続される走査
バスライン、１０はデータバスライン８と走査バスライ
ン９との交差部に設けられる、例えば、ａ−Ｓｉ薄膜ト
ランジスタ（以下、ＴＦＴと称す）、１１はその一方が
ＴＦＴ１０と接続される液晶セルで、その液晶セル１１
の他方は、対向電極１３と接続され、電気的に、例えば
０．１（ｐＦ）程度のコンデンサとなっている。１２は
液晶セル１１でなるコンデンサと並列に設けられた蓄積
容量で、例えば、０．５（ｐＦ）のコンデンサである。
【００１２】また、前記データバスライン８及び走査バ
スライン９は、液晶を介して、対向電極１３と対向配置
しており、それぞれコンデンサ１４及び１５を形成して
いる。対角１０インチの液晶表示装置ならば、データバ
スライン８の電気容量は、例えば１０（ｐＦ）程度で、
走査バスライン９の電気容量は、例えば２０（ｐＦ）程
度である。
スライン９は、液晶を介して、対向電極１３と対向配置
しており、それぞれコンデンサ１４及び１５を形成して
いる。対角１０インチの液晶表示装置ならば、データバ
スライン８の電気容量は、例えば１０（ｐＦ）程度で、
走査バスライン９の電気容量は、例えば２０（ｐＦ）程
度である。
【００１３】このデータバスライン８の容量と、アナロ
グスイッチ５のオン抵抗により、ランプ状電圧波形のサ
ンプリング時間（ＣＰＧクロックの周期）がほぼ決定す
る。現行のＣＰＧ周期は１００ｎｓである。図９におけ
るアナログスイッチ５の出力ＶＳが、図１１におけるデ
ータバスライン８に供給されると、そのデータバスライ
ン８の電位は、アナログスイッチ５の出力ＶＳが確定し
ている期間はＶＳと同電位である。この時、コンデンサ
１４は前記出力ＶＳに応じて充電される。出力ＶＳがハ
イインピーダンス状態となると、充電されたコンデンサ
１４で決まる電位となる。すなわち、ハイインピーダン
ス状態となる直前の電位に保持されることになる。例え
ば、図９のｎ−１ライン目の場合、ハイインピーダンス
期間は電位Ｖ1 に保持され、ｎライン目の場合、ハイイ
ンピーダンス期間は電位Ｖ2 に保持される。
グスイッチ５のオン抵抗により、ランプ状電圧波形のサ
ンプリング時間（ＣＰＧクロックの周期）がほぼ決定す
る。現行のＣＰＧ周期は１００ｎｓである。図９におけ
るアナログスイッチ５の出力ＶＳが、図１１におけるデ
ータバスライン８に供給されると、そのデータバスライ
ン８の電位は、アナログスイッチ５の出力ＶＳが確定し
ている期間はＶＳと同電位である。この時、コンデンサ
１４は前記出力ＶＳに応じて充電される。出力ＶＳがハ
イインピーダンス状態となると、充電されたコンデンサ
１４で決まる電位となる。すなわち、ハイインピーダン
ス状態となる直前の電位に保持されることになる。例え
ば、図９のｎ−１ライン目の場合、ハイインピーダンス
期間は電位Ｖ1 に保持され、ｎライン目の場合、ハイイ
ンピーダンス期間は電位Ｖ2 に保持される。
【００１４】したがって、ｎ−１ライン目のＶＳ出力期
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 （データ
バス電位を保持している時間ＴHD1 中）が、液晶セル１
１及び蓄積容量１２に印加され、ｎライン目の出力期間
では、走査信号ＶＧn がＴＦＴ１０を導通状態として、
最終的に電位Ｖ2 （データバス電位を保持している時間
ＴHD2 中）が印加される。
間では、走査バスライン９を介して走査信号ＶＧn-1 が
ＴＦＴ１０を導通状態にし、最終的に電位Ｖ1 （データ
バス電位を保持している時間ＴHD1 中）が、液晶セル１
１及び蓄積容量１２に印加され、ｎライン目の出力期間
では、走査信号ＶＧn がＴＦＴ１０を導通状態として、
最終的に電位Ｖ2 （データバス電位を保持している時間
ＴHD2 中）が印加される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、データバス電位が高電圧になると、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間ＴＨDnが短くなる。現行のＴＦＴにおいては、デ
ータバスの電位を液晶セルに正確に書き込むためには、
２５μｓ程度のデータバス電位の保持時間が必要にな
る。現行の回路構成においては、走査時間を４０μｓに
設定すると、ランプ波形を２５６階調サンプリングする
のに要求される時間は、２５．６μｓ〔２５６ステップ
×１００ｎｓ（ＣＰＧ周期）〕であるため、十分なデー
タバス電位の保持時間が確保できないという問題点があ
った。
成の装置では、データバス電位が高電圧になると、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間ＴＨDnが短くなる。現行のＴＦＴにおいては、デ
ータバスの電位を液晶セルに正確に書き込むためには、
２５μｓ程度のデータバス電位の保持時間が必要にな
る。現行の回路構成においては、走査時間を４０μｓに
設定すると、ランプ波形を２５６階調サンプリングする
のに要求される時間は、２５．６μｓ〔２５６ステップ
×１００ｎｓ（ＣＰＧ周期）〕であるため、十分なデー
タバス電位の保持時間が確保できないという問題点があ
った。
【００１６】本発明は、以上述べたデータバス電圧の保
持時間を十分確保できないという問題点を除去するため
に、階段電圧値の異なる２種類以上の階調基準電圧を外
部より入力し、階調基準電圧の生成時間を短縮し、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間を十分確保し、液晶セルに正確にデータバス電位
を書き込めるアクティブマトリクス型液晶表示装置の階
調駆動回路を提供することを目的とする。
持時間を十分確保できないという問題点を除去するため
に、階段電圧値の異なる２種類以上の階調基準電圧を外
部より入力し、階調基準電圧の生成時間を短縮し、走査
信号が導通状態の時間内でデータバス電位を保持してい
る期間を十分確保し、液晶セルに正確にデータバス電位
を書き込めるアクティブマトリクス型液晶表示装置の階
調駆動回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、各表示画素を２K レベル（Ｋは２以上の
整数）の階調表示を行なうアクティブマトリクス型液晶
表示装置の階調駆動回路において、Ｋビットの階調デー
タを順次転送するシフトレジスタ回路と、該シフトレジ
スタ回路の出力の内上位ｍビットを格納するラッチ回路
と、該ラッチ回路に格納された上位の階調データ（ｍビ
ット）が入力され、該上位の階調データ（ｍビット）に
応じた幅のパルスに変換するパルス幅変調回路と、前記
シフトレジスタ回路の出力の内下位ｎビットを入力情報
となし、複数（２n ）の階調基準電圧を選択するアナロ
グスイッチ切り替え回路と、前記パルス幅変調回路の出
力と、下位の階調データ（ｎビット）との論理積で選択
されるアナログスイッチとを備え、１出力に対して２n
個のアナログスイッチと階段電圧値の異なる２n 種類の
階調基準電圧を出力し、階調駆動を行わせるようにした
ものである。
成するために、各表示画素を２K レベル（Ｋは２以上の
整数）の階調表示を行なうアクティブマトリクス型液晶
表示装置の階調駆動回路において、Ｋビットの階調デー
タを順次転送するシフトレジスタ回路と、該シフトレジ
スタ回路の出力の内上位ｍビットを格納するラッチ回路
と、該ラッチ回路に格納された上位の階調データ（ｍビ
ット）が入力され、該上位の階調データ（ｍビット）に
応じた幅のパルスに変換するパルス幅変調回路と、前記
シフトレジスタ回路の出力の内下位ｎビットを入力情報
となし、複数（２n ）の階調基準電圧を選択するアナロ
グスイッチ切り替え回路と、前記パルス幅変調回路の出
力と、下位の階調データ（ｎビット）との論理積で選択
されるアナログスイッチとを備え、１出力に対して２n
個のアナログスイッチと階段電圧値の異なる２n 種類の
階調基準電圧を出力し、階調駆動を行わせるようにした
ものである。
【００１８】
【作用】本発明によれば、上記したように、外部から階
段電圧値の異なる２種類以上の階調基準電圧を入力し、
階調駆動回路内において、各階調駆動電圧を各々のアナ
ログスイッチの一端に入力し、アナログスイッチの他端
側は共通にし、階調駆動を行うことができる。
段電圧値の異なる２種類以上の階調基準電圧を入力し、
階調駆動回路内において、各階調駆動電圧を各々のアナ
ログスイッチの一端に入力し、アナログスイッチの他端
側は共通にし、階調駆動を行うことができる。
【００１９】したがって、階調基準電圧の生成時間を従
来の１／２に短縮することができる。また、階調レベル
は、２種類の１２８階調レベルをアナログスイッチによ
って選択することにより、２５６階調レベルを達成する
ことができる。更に、生成時間を従来の１／２に短縮す
ることができるため、１走査時間内のデータバス電圧の
保持時間を十分確保することができ、現行のＴＦＴにお
いてもデータバスの電位を液晶セルに正確に書き込むこ
とができ、表示品位の向上を図ることができる。
来の１／２に短縮することができる。また、階調レベル
は、２種類の１２８階調レベルをアナログスイッチによ
って選択することにより、２５６階調レベルを達成する
ことができる。更に、生成時間を従来の１／２に短縮す
ることができるため、１走査時間内のデータバス電圧の
保持時間を十分確保することができ、現行のＴＦＴにお
いてもデータバスの電位を液晶セルに正確に書き込むこ
とができ、表示品位の向上を図ることができる。
【００２０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すア
クティブマトリクス型液晶表示装置の駆動回路図であ
る。この図に示すように、２０はデータ信号回路（図７
参照）であり、２１は例えば８ビットの階調データ信号
Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号であるスタート
信号ＳＴと、データシフトクロックＣＰとが入力され
る、例えば８ビット×１９２のシフトレジスタ回路、２
２はシフトレジスタ回路２１の出力が入力される、例え
ば７ビット×１９２のラッチ回路であり、ＬＯＡＤ信号
でシフトレジスタ回路２１のＤ1 〜Ｄ7 出力がラッチ回
路２２に格納される。
ながら詳細に説明する。図１は本発明の実施例を示すア
クティブマトリクス型液晶表示装置の駆動回路図であ
る。この図に示すように、２０はデータ信号回路（図７
参照）であり、２１は例えば８ビットの階調データ信号
Ｄ0 ，Ｄ1 ，…，Ｄ7 と、水平同期信号であるスタート
信号ＳＴと、データシフトクロックＣＰとが入力され
る、例えば８ビット×１９２のシフトレジスタ回路、２
２はシフトレジスタ回路２１の出力が入力される、例え
ば７ビット×１９２のラッチ回路であり、ＬＯＡＤ信号
でシフトレジスタ回路２１のＤ1 〜Ｄ7 出力がラッチ回
路２２に格納される。
【００２１】ラッチ回路２２の出力は、上位７ビット
（Ｄ1 〜Ｄ7 ）がパルス幅変調回路２３に入力され、シ
フトレジスタ回路２１の最下位ビット（Ｄ0 ）は、アナ
ログスイッチ切り替え回路２４に入力される。パルス幅
変調回路２３には、パルス幅制御クロックＣＰＧと、リ
セット信号として前記ＬＯＡＤ信号とが入力される。パ
ルス幅変調回路２３の出力は、アナログスイッチ切り替
え回路２４に入力される。アナログスイッチ切り替え回
路２４の出力は、レベルシフタ回路２５でレベル変換さ
れ、アナログスイッチ２６を選択後、ＯＮ／ＯＦＦ制御
信号として供給される。
（Ｄ1 〜Ｄ7 ）がパルス幅変調回路２３に入力され、シ
フトレジスタ回路２１の最下位ビット（Ｄ0 ）は、アナ
ログスイッチ切り替え回路２４に入力される。パルス幅
変調回路２３には、パルス幅制御クロックＣＰＧと、リ
セット信号として前記ＬＯＡＤ信号とが入力される。パ
ルス幅変調回路２３の出力は、アナログスイッチ切り替
え回路２４に入力される。アナログスイッチ切り替え回
路２４の出力は、レベルシフタ回路２５でレベル変換さ
れ、アナログスイッチ２６を選択後、ＯＮ／ＯＦＦ制御
信号として供給される。
【００２２】アナログスイッチ２６は各出力に対し、２
回路構成になっており、アナログスイッチ２６の一方に
は、２種類の階段状電圧に設定された階調基準電圧Ｖ
ref1，Ｖref2が、各々のアナログスイッチ２６ａ，２６
ｂに供給され、アナログスイッチの共通に接続されたも
う一方より出力ＶON（ＶO1〜ＶO196）を得る。図２は本
発明の実施例を示すアクティブマトリクス型液晶表示装
置の階調駆動回路の動作タイミングチャートである。
回路構成になっており、アナログスイッチ２６の一方に
は、２種類の階段状電圧に設定された階調基準電圧Ｖ
ref1，Ｖref2が、各々のアナログスイッチ２６ａ，２６
ｂに供給され、アナログスイッチの共通に接続されたも
う一方より出力ＶON（ＶO1〜ＶO196）を得る。図２は本
発明の実施例を示すアクティブマトリクス型液晶表示装
置の階調駆動回路の動作タイミングチャートである。
【００２３】図２を用いてアクティブマトリクス型液晶
表示装置の階調駆動回路の動作を説明すると、まずシフ
トレジスタ回路２１にスタート信号ＳＴとしてｎライン
目の水平同期信号が入力されると、ｎライン目の階調デ
ータ信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰによ
り、該シフトレジスタ回路２１内を順次転送されてい
く。１９２画素分のデータ転送が終了すると、シフトエ
ンドパルスＨｏが該シフトレジスタ回路２１より出力さ
れ、次段の階調駆動回路（図示なし）へスタートパルス
として入力される。
表示装置の階調駆動回路の動作を説明すると、まずシフ
トレジスタ回路２１にスタート信号ＳＴとしてｎライン
目の水平同期信号が入力されると、ｎライン目の階調デ
ータ信号Ｄ0 〜Ｄ7 は、データシフトクロックＣＰによ
り、該シフトレジスタ回路２１内を順次転送されてい
く。１９２画素分のデータ転送が終了すると、シフトエ
ンドパルスＨｏが該シフトレジスタ回路２１より出力さ
れ、次段の階調駆動回路（図示なし）へスタートパルス
として入力される。
【００２４】転送するデータ数に応じて同様にして階調
駆動回路がカスケード接続される。以上のようにして、
ｎライン目のデータ転送が完了すると、ＬＯＡＤ信号に
より、ｎライン目のデータがラッチ回路２２に格納され
る。格納されるデータは階調データ信号８ビットの内、
上位７ビット（Ｄ1 〜Ｄ7 ）である。次にスタート信号
ＳＴとして、ｎ＋１ライン目の水平周期信号がシフトレ
ジスタ回路２１に入力されると、ｎ＋１ライン目の階調
データ信号が、該シフトレジスタ回路２１内を順次転送
され、以下同様の動作を繰り返す。
駆動回路がカスケード接続される。以上のようにして、
ｎライン目のデータ転送が完了すると、ＬＯＡＤ信号に
より、ｎライン目のデータがラッチ回路２２に格納され
る。格納されるデータは階調データ信号８ビットの内、
上位７ビット（Ｄ1 〜Ｄ7 ）である。次にスタート信号
ＳＴとして、ｎ＋１ライン目の水平周期信号がシフトレ
ジスタ回路２１に入力されると、ｎ＋１ライン目の階調
データ信号が、該シフトレジスタ回路２１内を順次転送
され、以下同様の動作を繰り返す。
【００２５】図３において、階調表示データの上位７ビ
ット（Ｄ1 〜Ｄ7 ）がＬＯＡＤ信号でラッチ回路２２に
格納されると、格納されたデータは、そのラッチ回路２
２の出力Ｑ1 ，…Ｑ7 より、一致回路２３−２に入力さ
れる。同時にＬＯＡＤ信号はパルス幅変調回路２３を構
成するクロック数カウンタ２３−１のＲＳＴに入力さ
れ、そのクロック数カウンタ２３−１はリセットされ
る。また、パルス幅変調回路２３を構成するフリップ・
フロップ２３−３のセット入力ＳにもＬＯＡＤ信号が入
力され、そのフリップ・フロップ２３−３がセットされ
る。
ット（Ｄ1 〜Ｄ7 ）がＬＯＡＤ信号でラッチ回路２２に
格納されると、格納されたデータは、そのラッチ回路２
２の出力Ｑ1 ，…Ｑ7 より、一致回路２３−２に入力さ
れる。同時にＬＯＡＤ信号はパルス幅変調回路２３を構
成するクロック数カウンタ２３−１のＲＳＴに入力さ
れ、そのクロック数カウンタ２３−１はリセットされ
る。また、パルス幅変調回路２３を構成するフリップ・
フロップ２３−３のセット入力ＳにもＬＯＡＤ信号が入
力され、そのフリップ・フロップ２３−３がセットされ
る。
【００２６】クロック数カウンタ２３−１は、パルス幅
制御クロックＣＰＧの数をカウントし、出力ｇ1 ，…，
ｇ7 より、一致回路２３−２へ入力される。その一致回
路２３−２は、ラッチ回路２２の出力Ｑ1 ，…，Ｑ7 の
データと、クロック数カウンタ２３−１の出力ｇ1 ，
…，ｇ7 のデータとを、Ｑm とｇm のデータが対になる
ように（ｍ＝１，…，７）ＥＸＮＯＲ回路に入力して得
られる信号と、パルス幅制御クロックＣＰＧとをＡＮＤ
回路に入力して、一致回路出力を得る。一致回路２３−
２で得られた出力は、フリップフロップ２３−３のリセ
ットＲに入力され、フリップ・フロップ２３−３の出力
はリセットされる。
制御クロックＣＰＧの数をカウントし、出力ｇ1 ，…，
ｇ7 より、一致回路２３−２へ入力される。その一致回
路２３−２は、ラッチ回路２２の出力Ｑ1 ，…，Ｑ7 の
データと、クロック数カウンタ２３−１の出力ｇ1 ，
…，ｇ7 のデータとを、Ｑm とｇm のデータが対になる
ように（ｍ＝１，…，７）ＥＸＮＯＲ回路に入力して得
られる信号と、パルス幅制御クロックＣＰＧとをＡＮＤ
回路に入力して、一致回路出力を得る。一致回路２３−
２で得られた出力は、フリップフロップ２３−３のリセ
ットＲに入力され、フリップ・フロップ２３−３の出力
はリセットされる。
【００２７】以上のようにして、階調データの上位７ビ
ットに応じたパルス幅のパルス幅変調回路出力ＰO を得
る。例えば、ｎライン目のシフトレジスタ回路２１内の
階調データが、１６進数でＦＦ（１０進数で２５５）の
時、ラッチ回路２２内では、１６進数で７Ｆ（１０進数
で１２７）となり、パルス幅変調回路出力ＰO はＬＯＡ
Ｄ信号で立ち上がり、１２８個目のＣＰＧクロックで立
ち下がる信号となる。
ットに応じたパルス幅のパルス幅変調回路出力ＰO を得
る。例えば、ｎライン目のシフトレジスタ回路２１内の
階調データが、１６進数でＦＦ（１０進数で２５５）の
時、ラッチ回路２２内では、１６進数で７Ｆ（１０進数
で１２７）となり、パルス幅変調回路出力ＰO はＬＯＡ
Ｄ信号で立ち上がり、１２８個目のＣＰＧクロックで立
ち下がる信号となる。
【００２８】また、ｎ＋１ライン目のシフトレジスタ回
路２１内の階調データが１６進数でＦＥ（１０進数で２
５４）の時は、ラッチ回路２２内では、１６進数で７Ｆ
（１０進数で１２７）となり、ｎライン目のパルス幅変
調回路出力ＰO を得る。そのパルス幅変調回路出力ＰO
は、アナログスイッチ切り替え回路２４へ入力する。こ
のアナログスイッチ切り替え回路２４は、図４に示すよ
うに、インバータ２７、アンドゲート２８，２９を有
し、パルス幅変調回路２３の出力ＰO をシフトレジスタ
回路２１の最下位ビット（Ｄo ）のデータ値によりレベ
ルシフタ回路２５（図示なし）を介し、アナログスイッ
チ２６ａと２６ｂを選択してＯＮ／ＯＦＦ制御する。ア
ナログスイッチ２６の一方には階調基準電圧Ｖref1とＶ
ref2が、各々のアナログスイッチ２６ａと２６ｂに供給
される。階調基準電圧と階調データ信号との関係を図５
に示し、図６に階調基準電圧として階段状の電圧波形を
示す。
路２１内の階調データが１６進数でＦＥ（１０進数で２
５４）の時は、ラッチ回路２２内では、１６進数で７Ｆ
（１０進数で１２７）となり、ｎライン目のパルス幅変
調回路出力ＰO を得る。そのパルス幅変調回路出力ＰO
は、アナログスイッチ切り替え回路２４へ入力する。こ
のアナログスイッチ切り替え回路２４は、図４に示すよ
うに、インバータ２７、アンドゲート２８，２９を有
し、パルス幅変調回路２３の出力ＰO をシフトレジスタ
回路２１の最下位ビット（Ｄo ）のデータ値によりレベ
ルシフタ回路２５（図示なし）を介し、アナログスイッ
チ２６ａと２６ｂを選択してＯＮ／ＯＦＦ制御する。ア
ナログスイッチ２６の一方には階調基準電圧Ｖref1とＶ
ref2が、各々のアナログスイッチ２６ａと２６ｂに供給
される。階調基準電圧と階調データ信号との関係を図５
に示し、図６に階調基準電圧として階段状の電圧波形を
示す。
【００２９】図６の階段状の電圧波形Ｖref1とＶ
ref2は、各々１２８レベルの階段電圧である。１ステッ
プの時間ＴＳは、Ｖref1とＶref2とも同じである。階段
電圧Ｖa1，Ｖa2は同じ電圧値に設定し、ベース電圧値は
Ｖref1をＶref2よりも１／２Ｖa1電圧低く設定してあ
る。これにより、Ｖref1の階段電圧の中間レベルにＶ
ref2を設定できるため、階段状の電圧は２５６レベル供
給できる。また、階調基準電圧Ｖref1，Ｖref2の生成時
間は、１ステップ時間ＴＳ×１２８で決定する。
ref2は、各々１２８レベルの階段電圧である。１ステッ
プの時間ＴＳは、Ｖref1とＶref2とも同じである。階段
電圧Ｖa1，Ｖa2は同じ電圧値に設定し、ベース電圧値は
Ｖref1をＶref2よりも１／２Ｖa1電圧低く設定してあ
る。これにより、Ｖref1の階段電圧の中間レベルにＶ
ref2を設定できるため、階段状の電圧は２５６レベル供
給できる。また、階調基準電圧Ｖref1，Ｖref2の生成時
間は、１ステップ時間ＴＳ×１２８で決定する。
【００３０】次に、図５より階調データ信号と階調基準
電圧Ｖref の関係は階調データ信号が１６進数でＦＥ，
ＦＦの時、ラッチ回路２２内の入力データとしては、両
データとも７Ｆとなる。このため、パルス幅変調回路２
３の出力ＰO は同一のパルス幅となるが、階調データが
ＦＥの場合は、最下位ビット（ＤO ）が“０”のため、
アナログスイッチ切り替え回路２４はＶref1に接続され
たアナログスイッチ２６ａを選択し、Ｖref1の１２８レ
ベル目の階段電圧値Ｖ２５５がアナログスイッチ２６の
出力ＶＳとなる。
電圧Ｖref の関係は階調データ信号が１６進数でＦＥ，
ＦＦの時、ラッチ回路２２内の入力データとしては、両
データとも７Ｆとなる。このため、パルス幅変調回路２
３の出力ＰO は同一のパルス幅となるが、階調データが
ＦＥの場合は、最下位ビット（ＤO ）が“０”のため、
アナログスイッチ切り替え回路２４はＶref1に接続され
たアナログスイッチ２６ａを選択し、Ｖref1の１２８レ
ベル目の階段電圧値Ｖ２５５がアナログスイッチ２６の
出力ＶＳとなる。
【００３１】同様に、最下位ビット（ＤO ）が“１”の
時は、Ｖref2に接続されたアナログスイッチ２６ｂを選
択し、Ｖref2の１２８レベル目の階段電圧値Ｖ２５６を
アナログスイッチ２６の出力ＶＳとする。アナログスイ
ッチ２６の出力ＶＳはパルス幅変調回路２３の出力ＰO
が“Ｈ”の期間だけ階調基準電圧Ｖref1，Ｖref2と同じ
電圧となり、出力ＰO が“Ｌ”の期間は、ハイインピー
ダンス状態となる。
時は、Ｖref2に接続されたアナログスイッチ２６ｂを選
択し、Ｖref2の１２８レベル目の階段電圧値Ｖ２５６を
アナログスイッチ２６の出力ＶＳとする。アナログスイ
ッチ２６の出力ＶＳはパルス幅変調回路２３の出力ＰO
が“Ｈ”の期間だけ階調基準電圧Ｖref1，Ｖref2と同じ
電圧となり、出力ＰO が“Ｌ”の期間は、ハイインピー
ダンス状態となる。
【００３２】図７は本発明の実施例を示すアクティブマ
トリックス型液晶表示装置の回路構成図である。この図
において、２０はデータ信号回路であり、上記した階調
駆動回路で構成されている。その他は従来のものと同様
であり、この点については説明を省略する。
トリックス型液晶表示装置の回路構成図である。この図
において、２０はデータ信号回路であり、上記した階調
駆動回路で構成されている。その他は従来のものと同様
であり、この点については説明を省略する。
【００３３】図２におけるデータバスラインの電位は、
アナログスイッチ２６の出力ＶＳが確定している期間は
ＶＳと同電位である。この時、コンデンサ１４は前記出
力ＶＳに応じて充電される。出力ＶＳがハイインピーダ
ンス状態となると、充電されたコンデンサ１４で決まる
電位となる。すなわち、ハイインピーダンス状態となる
直前の電位に保持されることになる。図２のｎ−１ライ
ン目の場合、ハイインピーダンス期間は電位Ｖ1 に保持
され、ｎライン目の場合、ハイインピーダンス期間は、
電位Ｖ２５６に保持される。したがって、ｎ−１ライン
目のＶＳ出力期間では、走査バスライン９を介して、走
査信号ＶGn-1がＴＦＴ１０を導通状態にし、最終的に電
圧Ｖ1 が液晶セル１１及び蓄積容量１２に印加され、ｎ
ライン目の出力期間では、走査信号ＶGnがＴＦＴ１０を
導通状態として、最終的にＶ２５６が印加される。
アナログスイッチ２６の出力ＶＳが確定している期間は
ＶＳと同電位である。この時、コンデンサ１４は前記出
力ＶＳに応じて充電される。出力ＶＳがハイインピーダ
ンス状態となると、充電されたコンデンサ１４で決まる
電位となる。すなわち、ハイインピーダンス状態となる
直前の電位に保持されることになる。図２のｎ−１ライ
ン目の場合、ハイインピーダンス期間は電位Ｖ1 に保持
され、ｎライン目の場合、ハイインピーダンス期間は、
電位Ｖ２５６に保持される。したがって、ｎ−１ライン
目のＶＳ出力期間では、走査バスライン９を介して、走
査信号ＶGn-1がＴＦＴ１０を導通状態にし、最終的に電
圧Ｖ1 が液晶セル１１及び蓄積容量１２に印加され、ｎ
ライン目の出力期間では、走査信号ＶGnがＴＦＴ１０を
導通状態として、最終的にＶ２５６が印加される。
【００３４】また、データバス電位の保持時間ＴHDは、
走査時間４０μｓに設定すると、階調基準電圧を生成す
る時間（１２８×１００ｎｓ＝１２．８μｓ）は１２．
８μｓとなり、ＴHDは２７．２μｓ（４０μｓ−１２．
８μｓ）と十分な保持時間が確保できる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
走査時間４０μｓに設定すると、階調基準電圧を生成す
る時間（１２８×１００ｎｓ＝１２．８μｓ）は１２．
８μｓとなり、ＴHDは２７．２μｓ（４０μｓ−１２．
８μｓ）と十分な保持時間が確保できる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、外部から階段電圧値の異なる２種類以上の階調
基準電圧を入力し、階調駆動回路内において、各階調駆
動電圧を各々のアナログスイッチの一端に入力し、アナ
ログスイッチの他端側は共通にし、階調駆動回路外に出
力し、階調駆動を行わせる。例えば、２５６階調レベル
駆動する時の駆動法として、階段電圧値の異なる２種類
の階調基準電圧のステップ時間を１２８ステップに設定
することができるので、階調基準電圧の生成時間を従来
の１／２に短縮することができる。
よれば、外部から階段電圧値の異なる２種類以上の階調
基準電圧を入力し、階調駆動回路内において、各階調駆
動電圧を各々のアナログスイッチの一端に入力し、アナ
ログスイッチの他端側は共通にし、階調駆動回路外に出
力し、階調駆動を行わせる。例えば、２５６階調レベル
駆動する時の駆動法として、階段電圧値の異なる２種類
の階調基準電圧のステップ時間を１２８ステップに設定
することができるので、階調基準電圧の生成時間を従来
の１／２に短縮することができる。
【００３６】また、階調レベルは、２種類の１２８階調
レベルを、アナログスイッチにより選択することにより
２５６階調レベルを達成することができる。更に、生成
時間を従来の１／２に短縮することができるため、１走
査時間内のデータバス電圧の保持時間を十分確保するこ
とができ、現行のＴＦＴにおいてもデータバスの電位を
液晶セルに正確に書き込むことができ、表示品位の向上
を図ることができる。
レベルを、アナログスイッチにより選択することにより
２５６階調レベルを達成することができる。更に、生成
時間を従来の１／２に短縮することができるため、１走
査時間内のデータバス電圧の保持時間を十分確保するこ
とができ、現行のＴＦＴにおいてもデータバスの電位を
液晶セルに正確に書き込むことができ、表示品位の向上
を図ることができる。
【００３７】また、生成時間を従来の１／４に短縮（６
４レベル）する場合は、階調基準電圧を外部より４種類
入力して、同様の効果を奏することができる。
４レベル）する場合は、階調基準電圧を外部より４種類
入力して、同様の効果を奏することができる。
【図１】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路図である。
液晶表示装置の階調駆動回路図である。
【図２】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路の動作タイミングチャート
である。
液晶表示装置の階調駆動回路の動作タイミングチャート
である。
【図３】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路におけるパルス幅変調回路
の構成を示す図である。
液晶表示装置の階調駆動回路におけるパルス幅変調回路
の構成を示す図である。
【図４】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路におけるアナログスイッチ
切り替え回路の構成を示す図である。
液晶表示装置の階調駆動回路におけるアナログスイッチ
切り替え回路の構成を示す図である。
【図５】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路における階調データ信号と
階調基準電圧Ｖref との関係を示す図である。
液晶表示装置の階調駆動回路における階調データ信号と
階調基準電圧Ｖref との関係を示す図である。
【図６】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の階調駆動回路における階調基準電圧Ｖ
ref の説明図である。
液晶表示装置の階調駆動回路における階調基準電圧Ｖ
ref の説明図である。
【図７】本発明の実施例を示すアクティブマトリクス型
液晶表示装置の回路構成図である。
液晶表示装置の回路構成図である。
【図８】従来のアクティブマトリクス型液晶表示装置の
階調駆動回路図である。
階調駆動回路図である。
【図９】従来のアクティブマトリクス型液晶表示装置の
階調駆動回路の動作タイミングチャートである。
階調駆動回路の動作タイミングチャートである。
【図１０】従来のアクティブマトリクス型液晶表示装置
の階調駆動回路におけるパルス幅変調回路の構成を示す
図である。
の階調駆動回路におけるパルス幅変調回路の構成を示す
図である。
【図１１】従来のアクティブマトリクス型液晶表示装置
の回路構成図である。
の回路構成図である。
２０ データ信号回路 ２１ シフトレジスタ回路 ２２ ラッチ回路 ２３ パルス幅変調回路 ２３−１ クロック数カウンタ ２３−２ 一致回路 ２３−３ フリップ・フロップ ２４ アナログスイッチ切り替え回路 ２５ レベルシフタ回路 ２６，２６ａ，２６ｂ アナログスイッチ ２７ インバータ ２８，２９ アンドゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱野 広 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (1)
- 【請求項１】 各表示画素を２K レベル（Ｋは２以上の
整数）の階調表示を行なうアクティブマトリクス型液晶
表示装置の階調駆動回路において、（ａ）Ｋビットの階
調データを順次転送するシフトレジスタ回路と、（ｂ）
該シフトレジスタ回路の出力の内上位ｍビットを格納す
るラッチ回路と、（ｃ）該ラッチ回路に格納された上位
の階調データ（ｍビット）が入力され、該上位の階調デ
ータ（ｍビット）に応じた幅のパルスに変換するパルス
幅変調回路と、（ｄ）前記シフトレジスタ回路の出力の
内下位ｎビットを入力情報となし、複数（２n ）の階調
基準電圧を選択するアナログスイッチ切り替え回路と、
（ｅ）前記パルス幅変調回路の出力と、下位の階調デー
タ（ｎビット）との論理積で選択されるアナログスイッ
チとを備え、（ｆ）１出力に対して２n 個のアナログス
イッチと階段電圧値の異なる２n 種類の階調基準電圧を
出力し、階調駆動を行わせることを特徴とするアクティ
ブマトリクス型液晶表示装置の階調駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21058793A JPH0764511A (ja) | 1993-08-25 | 1993-08-25 | アクティブマトリクス型液晶表示装置の階調駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21058793A JPH0764511A (ja) | 1993-08-25 | 1993-08-25 | アクティブマトリクス型液晶表示装置の階調駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764511A true JPH0764511A (ja) | 1995-03-10 |
Family
ID=16591792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21058793A Withdrawn JPH0764511A (ja) | 1993-08-25 | 1993-08-25 | アクティブマトリクス型液晶表示装置の階調駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004117598A (ja) * | 2002-09-24 | 2004-04-15 | Nec Electronics Corp | 液晶パネルの駆動方法、液晶表示装置及びモニタ |
| CN110310591A (zh) * | 2019-06-27 | 2019-10-08 | 深圳市富满电子集团股份有限公司 | Led显示屏显示数据分割方法及系统 |
-
1993
- 1993-08-25 JP JP21058793A patent/JPH0764511A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004117598A (ja) * | 2002-09-24 | 2004-04-15 | Nec Electronics Corp | 液晶パネルの駆動方法、液晶表示装置及びモニタ |
| CN110310591A (zh) * | 2019-06-27 | 2019-10-08 | 深圳市富满电子集团股份有限公司 | Led显示屏显示数据分割方法及系统 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |