JPH076154A - Operation mode setting circuit - Google Patents
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- JPH076154A JPH076154A JP5143088A JP14308893A JPH076154A JP H076154 A JPH076154 A JP H076154A JP 5143088 A JP5143088 A JP 5143088A JP 14308893 A JP14308893 A JP 14308893A JP H076154 A JPH076154 A JP H076154A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は動作モード設定回路に関
し、特に複数の動作モードを必要とするマイクロコンピ
ュータにおいて用いられる動作モード設定回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operation mode setting circuit, and more particularly to an operation mode setting circuit used in a microcomputer requiring a plurality of operation modes.
【０００２】[0002]
【従来の技術】従来の動作モード設定回路について、図
３（ａ）および（ｂ）を参照して説明する。図３（ａ）
は従来例を示すブロック図であり、図３（ｂ）は当該従
来例の動作を示す真理値表である。図３（ａ）におい
て、動作モード設定端子Ｍ0 およびＭ1 からは、それぞ
れ動作モード設定信号ＭＯＤＥ−１および信号ＭＯＤＥ
−２が入力され、デコーダ３１においてデコードされ
る。デコード回路３１は、図３（ｂ）の真理値表に示さ
れるように、動作モード設定信号ＭＯＤＥ−１および信
号ＭＯＤＥ−２の論理値の組合わせにより、動作モード
設定信号ＭＯＤＥ−Ａ、ＭＯＤＥ−Ｂ、ＭＯＤＥ−Ｃお
よびＭＯＤＥ−Ｄの内の一つの動作モード設定信号が選
択されて出力されるように機能しており、選択される動
作モード設定信号は“１”レベルで出力され、選択され
ない動作モード設定信号は“０”レベルで出力される。
例えば、動作モード設定端子Ｍ0 およびＭ1 を何れも
“０”レベルに設定した場合には、図３（ｂ）の真理値
表から明らかなように、動作モード設定信号ＭＯＤＥ−
Ａが“１”レベルで出力され、他の動作モード設定信号
ＭＯＤＥ−Ｂ、ＭＯＤＥ−ＣおよびＭＯＤＥ−Ｄは全て
“１”レベルで出力される。即ち、動作モード設定信号
ＭＯＤＥ−Ａが選択されたことになる。2. Description of the Related Art A conventional operation mode setting circuit will be described with reference to FIGS. 3 (a) and 3 (b). Figure 3 (a)
FIG. 3 is a block diagram showing a conventional example, and FIG. 3B is a truth table showing the operation of the conventional example. In FIG. 3A, operation mode setting signals MODE-1 and MODE 1 are supplied from operation mode setting terminals M 0 and M 1 , respectively.
-2 is input and decoded by the decoder 31. As shown in the truth table of FIG. 3B, the decoding circuit 31 uses the combination of the logical values of the operation mode setting signals MODE-1 and MODE-2 to set the operation mode setting signals MODE-A and MODE-. One of B, MODE-C, and MODE-D functions to select and output the operation mode setting signal. The selected operation mode setting signal is output at the "1" level and is not selected. The operation mode setting signal is output at "0" level.
For example, when both the operation mode setting terminals M 0 and M 1 are set to the “0” level, as is apparent from the truth table of FIG. 3B, the operation mode setting signal MODE-
A is output at the "1" level, and the other operation mode setting signals MODE-B, MODE-C and MODE-D are all output at the "1" level. That is, the operation mode setting signal MODE-A is selected.
【０００３】デコーダ３１において選択されて出力され
る動作モード設定信号ＭＯＤＥ−Ａ、ＭＯＤＥ−Ｂ、Ｍ
ＯＤＥ−ＣおよびＭＯＤＥ−Ｄの内の一つの動作モード
設定信号は、マイクロコンピュータの通常モード、エバ
チップ・モード、ＰＲＯＭプログラミング・モードおよ
びその他の機能切替えを、ハードウェア的に設定する信
号に相当している。なお、従来の動作モード設定回路に
おいて、選択できる動作モード数は、動作モード設定端
子の数をｎとして２n であり、ｎが２個の場合には選択
される動作モード設定信号の数は４であり、またｎが３
個の場合には選択される動作モード設定信号の数は８と
なる。これにより、逆に、四つの動作モードを必要とす
る場合には、動作モード設定端子は２個必要となり、八
つの動作モードを必要とする場合には、動作モード設定
端子は３個必要となる。Operation mode setting signals MODE-A, MODE-B, and M selected and output by the decoder 31.
One of the operation mode setting signals of ODE-C and MODE-D corresponds to a signal for setting the normal mode, the ever-chip mode, the PROM programming mode and other function switching of the microcomputer by hardware. There is. In the conventional operation mode setting circuit, the number of selectable operation modes is 2 n , where n is the number of operation mode setting terminals, and when n is 2, the number of operation mode setting signals to be selected is 4. And n is 3
In the case of this, the number of operation mode setting signals selected is eight. As a result, conversely, when four operation modes are required, two operation mode setting terminals are required, and when eight operation modes are required, three operation mode setting terminals are required. .
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の動作モ
ード設定回路においては、少なくとも三つ以上の動作モ
ードを必要とするマイクロコンピュータの場合には、複
数の動作モード設定端子が必要となる。最近のマイクロ
コンピュータにおいては、その多機能化に伴ない複数の
動作モードに対応して機能することが必須条件となって
おり、しかも、これらの動作モード設定用として用いら
れる動作モード設定端子は、複数の動作モードに対応し
て、それぞれ専用の端子を設けることが必要とされてい
る。しかしながら、マイクロコンピュータを形成する半
導体集積回路においては、使用されるパッケージにより
総端子数が決定され、その端子数が制限されている。こ
のために、動作モード設定端子の所要数分だけ、通常使
用されるべき入出力端子の本数（有効機能端子数）が制
約されて削減せざるを得ないという欠点がある。The conventional operation mode setting circuit described above requires a plurality of operation mode setting terminals in the case of a microcomputer which requires at least three or more operation modes. In recent microcomputers, it is indispensable to function corresponding to a plurality of operation modes due to the multi-functionalization, and the operation mode setting terminals used for setting these operation modes are It is necessary to provide a dedicated terminal for each of a plurality of operation modes. However, in a semiconductor integrated circuit forming a microcomputer, the total number of terminals is determined by the package used, and the number of terminals is limited. For this reason, there is a drawback in that the number of input / output terminals (the number of effective function terminals) that should be normally used is restricted by the required number of operation mode setting terminals and must be reduced.
【０００５】[0005]
【課題を解決するための手段】第１の発明の動作モード
設定回路は、複数の動作モードを有し、リセット端子、
動作モード設定用の専用端子、汎用入力端子および動作
モード設定信号を選択するデコード回路とを備えるマイ
クロコンピュータにおいて、前記マイクロコンピュータ
のリセット時において、前記リセット端子より入力され
るリセット信号を介して、前記汎用入力端子のレベル値
をラッチする複数のラッチ回路と、前記複数のラッチ回
路より出力されるレベル信号および前記動作モード設定
用の専用端子より入力されるレベル信号を受けてデコー
ドし、所定の動作モード設定信号を選択して出力するデ
コード回路とを備えることを特徴としている。An operation mode setting circuit according to the first invention has a plurality of operation modes, a reset terminal,
In a microcomputer provided with a dedicated terminal for setting an operation mode, a general-purpose input terminal and a decoding circuit for selecting an operation mode setting signal, at the time of resetting of the microcomputer, the reset signal input from the reset terminal A plurality of latch circuits for latching the level value of the general-purpose input terminal, a level signal output from the plurality of latch circuits and a level signal input from the dedicated terminal for setting the operation mode are received and decoded to perform a predetermined operation. And a decoding circuit for selecting and outputting a mode setting signal.
【０００６】また、第２の発明の動作モード設定回路
は、複数の動作モードを有し、リセット端子、動作モー
ド設定用の専用端子、複数の汎用入力端子および動作モ
ード設定信号を選択するデコード回路とを備えるマイク
ロコンピュータにおいて、前記マイクロコンピュータの
リセット時において、所定の論理レベル値に設定される
プルアップ許可レジスタと、所定の電源と前記複数の汎
用入力端子との間に接続され、前記マイクロコンピュー
タのリセット時において、前記プルアップ許可レジスタ
に設定される論理レベル値を介してオン状態となり、そ
れぞれプルアップ抵抗として機能する複数のＭＯＳトラ
ンジスタと、前記マイクロコンピュータのリセット時に
おいて、前記リセット端子より入力されるリセット信号
を介して、前記汎用入力端子のレベル値をラッチする複
数のラッチ回路と、前記複数のラッチ回路より出力され
るレベル信号を受けてデコードし、複数のレベル信号を
出力するデコード回路と、前記デコード回路より出力さ
れる複数のレベル信号のそれぞれ個別のレベル信号と、
前記動作モード設定用の専用端子より入力されるレベル
信号との論理積をとり、所定の動作モード設定信号を選
択して出力する複数の論理積回路と、前記動作モード設
定用の専用端子より入力されるレベル信号を受けて、直
接動作モード設定信号として出力する論理回路とを備え
ることを特徴としている。The operation mode setting circuit of the second invention has a plurality of operation modes, and a decoding circuit for selecting a reset terminal, a dedicated terminal for setting the operation mode, a plurality of general-purpose input terminals and an operation mode setting signal. And a pull-up enable register that is set to a predetermined logic level value when the microcomputer is reset, and is connected between a predetermined power source and the plurality of general-purpose input terminals. When reset, the MOS transistor is turned on via the logic level value set in the pull-up enable register, and a plurality of MOS transistors each functioning as pull-up resistors are input from the reset terminal at reset of the microcomputer. Via the reset signal, the general purpose A plurality of latch circuits for latching the level values of the input terminals, a decode circuit for receiving and decoding the level signals output from the plurality of latch circuits, and outputting a plurality of level signals, and a plurality of the output circuits for the decode circuits. Of the individual level signals of the
Input from the dedicated terminals for the operation mode setting, and a plurality of AND circuits that take the logical product with the level signal input from the dedicated terminal for the operation mode setting and select and output a predetermined operation mode setting signal And a logic circuit that directly receives the level signal and outputs it as an operation mode setting signal.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、汎用
の入力ポート端子Ｐ0 、Ｐ1 、………………、Ｐn と、
リセット端子Ｒおよび動作モード設定端子Ｍに対応し
て、ラッチ１１−０、１１−１、……………、１１−ｎ
と、デコーダ１２とを備えて構成される。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, the present embodiment, general purpose input port terminal P 0, P 1, .................., and P n,
Corresponding to the reset terminal R and the operation mode setting terminal M, the latches 11-0, 11-1, ..., 11-n
And a decoder 12.
【０００９】図１において、リセット端子Ｒより“１”
レベルのリセット信号が入力されると、当該リセット信
号は、マイクロコンピュータの内部回路に入力されて当
該内部回路（図示されない）をリセットさせるととも
に、ラッチ１１−０、１１−１、……………、１１−ｎ
に入力される。ラッチ１１−０、１１−１、…………、
１１−ｎは上記リセット信号を受けて開かれ、これによ
りリセット時における入力ポート端子Ｐ0 、Ｐ1 、……
………、Ｐn より入力される信号のレベル値が、それぞ
れ対応するラッチ１１−０、１１−１、………………
…、１１−ｎにラッチされる。この場合に、上記リセッ
ト時において、汎用の入力ポート端子Ｐ0 、Ｐ1 、……
………、Ｐn より、所定の動作モード設定信号が入力さ
れると、ラッチ１０−１、１１−１、……………、１１
−ｎにおいてラッチされた信号および動作モード設定端
子Ｍより入力される動作モード設定信号は、デコーダ１
２に入力されてデコードされ、これらの入力に対応する
動作モード設定信号が生成される。このデコーダ１２の
機能は、前述の従来例におけるデコーダの機能と同様で
あり。デコーダ１２より出力される動作モード設定信号
ＭＯＤＥ−０、ＭＯＤＥ−１、………………、ＭＯＤＥ
−ｍの内の一つの動作モード設定信号が、選択された動
作モード設定信号として“１”レベルで出力される。In FIG. 1, "1" is applied from the reset terminal R.
When the level reset signal is input, the reset signal is input to the internal circuit of the microcomputer to reset the internal circuit (not shown) and the latches 11-0, 11-1 ,. , 11-n
Entered in. Latches 11-0, 11-1, .........,
11-n receives the reset signal and is opened, whereby the input port terminals P 0 , P 1 , ...
The level values of the signals input from P n correspond to the corresponding latches 11-0, 11-1 ,.
..., latched by 11-n. In this case, at the time of the reset, general-purpose input port terminals P 0 , P 1 , ...
........, when a predetermined operation mode setting signal is input from P n , the latches 10-1, 11-1 ,.
The signal latched at −n and the operation mode setting signal input from the operation mode setting terminal M are
2 are input and decoded, and operation mode setting signals corresponding to these inputs are generated. The function of the decoder 12 is the same as the function of the decoder in the conventional example described above. Operation mode setting signals MODE-0, MODE-1, ............, MODE output from the decoder 12
One of the operation mode setting signals of -m is output at the "1" level as the selected operation mode setting signal.
【００１０】本実施例においては、入力ポート端子数が
汎用の入力ポート端子Ｐ0 、Ｐ1 、……………、Ｐn に
対応する（ｎ＋１）個であり、動作モード設定端子Ｍが
１個であるため、選択されて出力される動作モード設定
信号の数は２(n+2) となる。即ち動作モード設定端子１
個と、（ｎ＋１）個の汎用の入力ポート端子の信号をリ
セット状態においてラッチするラッチとを設けることに
より、２(n+2) 種類の動作モード設定信号を設定するこ
とが可能となる。In this embodiment, the number of input port terminals is (n + 1) corresponding to the general-purpose input port terminals P 0 , P 1 , ..., And P n , and the operation mode setting terminal M is 1. Therefore, the number of selected and output operation mode setting signals is 2 (n + 2) . That is, operation mode setting terminal 1
And (n + 1) general-purpose input port terminal signals are latched in the reset state, it is possible to set 2 (n + 2) types of operation mode setting signals.
【００１１】上述のように、リセット端子Ｒに“Ｈ”レ
ベルのリセット信号が入力されている期間においては、
内部回路もリセットされて動作が停止状態にあり、この
間において動作モードを設定し、または動作モードを変
更しても、マイクロコンピュータの動作上においては何
らの問題も生じない。また、動作モードの設定後におい
て再度リセット状態になった場合には、再度汎用の入力
ポート端子Ｐ0 、Ｐ1、……………、Ｐn および動作モ
ード設定端子Ｍに所定の値を入力することにより、動作
モードを設定することができる。As described above, during the period when the reset signal of "H" level is input to the reset terminal R,
The internal circuit is also reset and the operation is stopped. Even if the operation mode is set or the operation mode is changed during this period, no problem occurs in the operation of the microcomputer. Further, when the reset state is restored again after setting the operation mode, a predetermined value is input again to the general-purpose input port terminals P 0 , P 1 , ..., P n and the operation mode setting terminal M. By doing so, the operation mode can be set.
【００１２】次に、本発明の第２の実施例について説明
する。図２に示されるように、本実施例は、リセット端
子Ｒと、汎用の入力ポート端子Ｐ0 およびＰ1 と、動作
モード設定端子Ｍに対応して、ラッチ２１および２２
と、レジスタ２３とインバータ２４および３２と、デコ
ーダ２５と、ＰＭＯＳトランジスタ２６および２７と、
ＡＮＤ回路２８、２９、３０および３１とを備えて構成
される。Next, a second embodiment of the present invention will be described. As shown in FIG. 2, in this embodiment, the latches 21 and 22 are provided corresponding to the reset terminal R, the general-purpose input port terminals P 0 and P 1, and the operation mode setting terminal M.
A register 23, inverters 24 and 32, a decoder 25, PMOS transistors 26 and 27,
AND circuits 28, 29, 30 and 31 are provided.
【００１３】図２において、レジスタ２３は、所定の命
令により書込みおよび読出し可能なレジスタであり、当
該レジスタ２３より“１”レベルが出力されると、イン
バータ２４を介して反転された“０”レベルの信号が、
プルアップ用として機能するＰＭＯＳトランジスタ２６
および２７のゲートに入力される。これにより、ＰＭＯ
Ｓトランジスタ２６および２７はオンの状態となり、汎
用の入力ポート端子Ｐ0 およびＰ1 は、ＰＭＯＳトラン
ジスタ２６および２７のオン抵抗値を介して電源電圧Ｖ
DDに接続される状態、即ちプルアップ付加状態となる。
また、逆に、レジスタ２３より“０”レベルが出力され
ると、インバータ２４を介して反転された“１”レベル
の信号が、ＰＭＯＳトランジスタ２６および２７のゲー
トに入力される。これにより、ＰＭＯＳトランジスタ２
６および２７はオフの状態となり、汎用の入力ポート端
子Ｐ0 およびＰ1 は、電源電圧ＶDDとは非導通の状態に
なる。なお、レジスタ２３は、マイクロコンピュータが
リセット状態になると、ハードウェア上において強制的
に“１”レベルに設定されるものとする。In FIG. 2, a register 23 is a register which can be written and read by a predetermined instruction, and when a "1" level is output from the register 23, it is inverted through an inverter 24 to a "0" level. Signal of
PMOS transistor 26 functioning for pull-up
And 27 gates. This allows the PMO
The S transistors 26 and 27 are turned on, and the general-purpose input port terminals P 0 and P 1 are connected to the power supply voltage V 0 via the ON resistance values of the PMOS transistors 26 and 27.
It is in the state of being connected to DD , that is, the pull-up added state.
On the contrary, when the register 23 outputs the “0” level, the inverted “1” level signal is input to the gates of the PMOS transistors 26 and 27 via the inverter 24. As a result, the PMOS transistor 2
6 and 27 are turned off, and the general-purpose input port terminals P 0 and P 1 are turned off from the power supply voltage V DD . The register 23 is forcibly set to "1" level on the hardware when the microcomputer is reset.
【００１４】次に、本実施例の動作について説明する。
まず、動作モード設定端子Ｍに固定レベルが入力され
る。この固定レベルが“０”レベルの時には、インバー
タ３２の出力レベルは“１”レベルとして出力され、動
作モード信号ＭＯＤＥ−Ａ1 が選択される。即ち、動作
モード信号ＭＯＤＥ−Ａ1 は、固定レベルが“０”レベ
ルの時には、従来の動作モード設定方法の場合と同様
に、動作モード設定端子Ｍの入力レベルのみにより決定
される。上記の“０”レベルの固定レベルは、同時にＡ
ＮＤ回路２８、２９、３０および３１にも入力されてお
り、これらのＡＮＤ回路の出力は、全て“０”レベルと
なり、この場合には、動作モード設定信号ＭＯＤＥ−Ｂ
0 、ＭＯＤＥ−Ｂ1 、ＭＯＤＥ−Ｂ2およびＭＯＤＥ−
Ａ0等は、全て選択の対象外となっている。なお、動作
モード設定端子Ｍに入力される前記固定レベルが“０”
レベルに時には、リセット端子Ｒより“１”レベルのリ
セット信号が入力されており、このリセット信号は内部
回路に送られて、当該内部回路をリセット状態に設定す
るとともに、同時に、ラッチ２１および２２にも入力さ
れ、これによりラッチ２１および２２が開かれた状態と
なる。この状態においては、汎用の入力ポート端子Ｐ0
およびＰ1 における信号のレベル値はそれぞれラッチ２
１および２２にラッチされる。Next, the operation of this embodiment will be described.
First, a fixed level is input to the operation mode setting terminal M. When the fixed level is "0" level, the output level of the inverter 32 is output as "1" level and the operation mode signal MODE-A1 is selected. That is, the operation mode signal MODE-A1 is determined only by the input level of the operation mode setting terminal M when the fixed level is "0" level, as in the conventional operation mode setting method. The fixed level of the above "0" level is A at the same time.
The ND circuits 28, 29, 30 and 31 are also input, and the outputs of these AND circuits are all at "0" level. In this case, the operation mode setting signal MODE-B
0 , MODE-B 1 , MODE-B 2 and MODE-
A 0 and the like are all excluded from the selection. The fixed level input to the operation mode setting terminal M is "0".
At the time of the level, a reset signal of "1" level is input from the reset terminal R, and this reset signal is sent to the internal circuit to set the internal circuit in the reset state and at the same time to the latches 21 and 22. Is also input, whereby the latches 21 and 22 are opened. In this state, the general-purpose input port terminal P 0
And the signal level values at P 1 are latch 2 respectively
Latched to 1 and 22.
【００１５】また、リセット状態であるためにレジスタ
２３は“１”レベルに設定されており、インバータ２４
を介して“０”レベルの信号がＰＭＯＳトランジスタ２
６および２７のゲートに入力され、これらのＰＭＯＳト
ランジスタは共にオンの状態となり所謂プルアップ付加
状態となっている。リセット期間中において、外部から
入力ポート端子Ｐ0 およびＰ1 をドライブしていない状
態においては、これらの入力ポート端子のレベルは自動
的に“０”レベルに設定されている。従って、この状態
においては、ラッチ２１および２２においては何れも
“１”レベルがラッチされ、デコーダ２５に入力され
る。この場合、デコーダ２５に対する入力数が二つであ
るため、当該デコーダ２５において選択の対象となる動
作モード設定信号の種類は２2 ＝４種類となり、当該デ
コーダ２５からは、デコード信号１０１、１０２、１０
３および１０４が出力される。今、例としてデコード信
号１０４が選択されて“１”レベルで出力されたものと
すると、デコード信号１０４はＡＮＤ回路３１に入力さ
れ、動作モード設定端子Ｍの入力レベルが“１”レベル
であるため、ＡＮＤ回路３１の論理積出力は“１”レベ
ルで出力され、動作モード設定信号ＭＯＤＥ−Ａ0 が選
択されて出力される。Since the register 23 is in the reset state, the register 23 is set to the "1" level and the inverter 24
A “0” level signal is transmitted via the PMOS transistor 2
These PMOS transistors are input to the gates of 6 and 27, and both of them are in an on state, which is a so-called pull-up addition state. During the reset period, when the input port terminals P 0 and P 1 are not externally driven, the levels of these input port terminals are automatically set to the “0” level. Therefore, in this state, the "1" level is latched in each of the latches 21 and 22 and input to the decoder 25. In this case, since the number of inputs to the decoder 25 is two, there are 2 2 = 4 types of operation mode setting signals to be selected in the decoder 25, and the decoder 25 outputs the decoded signals 101, 102, 10
3 and 104 are output. Assuming that the decode signal 104 is selected and output at the "1" level as an example, the decode signal 104 is input to the AND circuit 31 and the input level of the operation mode setting terminal M is at the "1" level. The AND output of the AND circuit 31 is output at the "1" level, and the operation mode setting signal MODE-A 0 is selected and output.
【００１６】上述のように、入力ポート端子Ｐ0 および
Ｐ1 に、ＰＭＯＳトランジスタ２６および２７によるプ
ルアップ抵抗を付加することにより、リセット状態にお
いては、自動的に動作モード設定信号ＭＯＤＥ−Ａ0 が
選択される。なお、他の動作モード設定信号ＭＯＤＥ−
Ｂ0 、ＭＯＤＥ−Ｂ1 、ＭＯＤＥ−Ｂ2 およびＭＯＤＥ
−Ａ0 を選択する場合には、リセット期間中において、
それぞれ対応するデコード信号１０１、１０２、１０３
および１０４が“１”レベルで出力されるように、入力
ポート端子Ｐ0 およびＰ1 に所定のレベル値を入力する
ことが必要となる。As described above, by adding pull-up resistors by the PMOS transistors 26 and 27 to the input port terminals P 0 and P 1 , the operation mode setting signal MODE-A 0 is automatically set in the reset state. To be selected. Other operation mode setting signals MODE-
B 0 , MODE-B 1 , MODE-B 2 and MODE
If -A 0 is selected, during the reset period,
The corresponding decoded signals 101, 102, 103
It is necessary to input a predetermined level value to the input port terminals P 0 and P 1 so that the signals 104 and 104 are output at the “1” level.
【００１７】なお、本実施例の第１の実施例と異なる点
は、リセットによる再設定動作が不要とされる動作モー
ド設定信号として、動作モード設定信号ＭＯＤＥ−Ａ0
およびＭＯＤＥ−Ａ1 の二つの信号を有する点であり、
主として、ユーザーにおいて一般的に使用される動作モ
ードを、この二つの動作モードに設定しておけば、ユー
ザーにおいては、従来と同様に本動作モード設定回路を
使用することが可能である。また、動作モード設定信号
ＭＯＤＥ−Ｂ0 、ＭＯＤＥ−Ｂ1 およびＭＯＤＥ−Ｂ2
等の設定については、ＰＲＯＭプロクラミング・モー
ド、エバリュエーション・ボード搭載時の動作モード、
製品をテストするためのテスト・モードなどの特殊モー
ドに設定すれば有効である。The difference of the present embodiment from the first embodiment is that the operation mode setting signal MODE-A 0 is used as an operation mode setting signal which does not require resetting operation by resetting.
And MODE-A 1 having two signals,
If the operation modes generally used by the user are set to these two operation modes, the user can use this operation mode setting circuit as in the conventional case. Further, the operation mode setting signals MODE-B 0 , MODE-B 1 and MODE-B 2
For settings such as PROM procramming mode, operation mode with evaluation board installed,
It is effective to set a special mode such as a test mode for testing the product.
【００１８】[0018]
【発明の効果】以上説明したように、本発明は、複数の
動作モードを有するマイクロコンピュータにおいて、当
該マイクロコンピュータのリセット状態時において、汎
用の入ポート端子を利用して動作モードを設定するレベ
ル信号を入力することにより、１個の動作モード設定専
用端子を設けるのみで複数の動作モードを設定すること
が可能となり、有効機能端子数を抑制することなく、こ
れらの端子を効果的に使用することができるという効果
がある。As described above, according to the present invention, in a microcomputer having a plurality of operation modes, a level signal for setting an operation mode by using a general-purpose input port terminal in the reset state of the microcomputer. By inputting, it becomes possible to set multiple operation modes by providing only one operation mode setting dedicated terminal, and to effectively use these terminals without suppressing the number of effective function terminals. There is an effect that can be.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】従来例を示すブロック図およびデコーダの真理
値表である。FIG. 3 is a block diagram showing a conventional example and a truth table of a decoder.
１１−１、１１−２〜１１−ｎ、２１、２２ ラッチ １２、２５、３１ デコーダ ２３ レジスタ ２４、３２ インバータ ２６、２７ ＰＭＯＳトランジスア ２８〜３１ ＮＡＮＤ回路 11-1, 11-2 to 11-n, 21, 22 Latch 12, 25, 31 Decoder 23 Register 24, 32 Inverter 26, 27 PMOS transistor 28-31 NAND circuit
Claims (2)
子、動作モード設定用の専用端子、汎用入力端子および
動作モード設定信号を選択するデコード回路とを備える
マイクロコンピュータにおいて、 前記マイクロコンピュータのリセット時において、前記
リセット端子より入力されるリセット信号を介して、前
記汎用入力端子のレベル値をラッチする複数のラッチ回
路と、 前記複数のラッチ回路より出力されるレベル信号および
前記動作モード設定用の専用端子より入力されるレベル
信号を受けてデコードし、所定の動作モード設定信号を
選択して出力するデコード回路と、 を備えることを特徴とする動作モード設定回路。1. A microcomputer having a plurality of operation modes, comprising a reset terminal, a dedicated terminal for setting an operation mode, a general-purpose input terminal, and a decoding circuit for selecting an operation mode setting signal, when the microcomputer is reset. In, a plurality of latch circuits for latching the level value of the general-purpose input terminal via a reset signal input from the reset terminal, a level signal output from the plurality of latch circuits, and a dedicated signal for setting the operation mode An operation mode setting circuit comprising: a decoding circuit which receives and decodes a level signal input from a terminal, and selects and outputs a predetermined operation mode setting signal.
子、動作モード設定用の専用端子、複数の汎用入力端子
および動作モード設定信号を選択するデコード回路とを
備えるマイクロコンピュータにおいて、 前記マイクロコンピュータのリセット時において、所定
の論理レベル値に設定されるプルアップ許可レジスタ
と、 所定の電源と前記複数の汎用入力端子との間に接続さ
れ、前記マイクロコンピュータのリセット時において、
前記プルアップ許可レジスタに設定される論理レベル値
を介してオン状態となり、それぞれプルアップ抵抗とし
て機能する複数のＭＯＳトランジスタと、 前記マイクロコンピュータのリセット時において、前記
リセット端子より入力されるリセット信号を介して、前
記汎用入力端子のレベル値をラッチする複数のラッチ回
路と、 前記複数のラッチ回路より出力されるレベル信号を受け
てデコードし、複数のレベル信号を出力するデコード回
路と、 前記デコード回路より出力される複数のレベル信号のそ
れぞれ個別のレベル信号と、前記動作モード設定用の専
用端子より入力されるレベル信号との論理積をとり、所
定の動作モード設定信号を選択して出力する複数の論理
積回路と、 前記動作モード設定用の専用端子より入力されるレベル
信号を受けて、直接動作モード設定信号として出力する
論理回路と、 を備えることを特徴とする動作モード設定回路。2. A microcomputer having a plurality of operation modes, comprising a reset terminal, a dedicated terminal for setting an operation mode, a plurality of general-purpose input terminals, and a decoding circuit for selecting an operation mode setting signal. At the time of reset, connected to a pull-up enable register that is set to a predetermined logic level value, a predetermined power source and the plurality of general-purpose input terminals, and when the microcomputer is reset,
A plurality of MOS transistors that are turned on via the logic level value set in the pull-up enable register and each function as a pull-up resistor, and a reset signal input from the reset terminal when the microcomputer is reset. A plurality of latch circuits that latch the level value of the general-purpose input terminal via the plurality of latch circuits; a decode circuit that receives and decodes the level signals output from the plurality of latch circuits to output a plurality of level signals; A plurality of level signals output from a dedicated operation mode setting terminal and a level signal input from a dedicated terminal for setting the operation mode, and selecting and outputting a predetermined operation mode setting signal. And a level signal input from the dedicated terminal for setting the operation mode And a logic circuit which receives and directly outputs it as an operation mode setting signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143088A JPH076154A (en) | 1993-06-15 | 1993-06-15 | Operation mode setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143088A JPH076154A (en) | 1993-06-15 | 1993-06-15 | Operation mode setting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076154A true JPH076154A (en) | 1995-01-10 |
Family
ID=15330637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143088A Pending JPH076154A (en) | 1993-06-15 | 1993-06-15 | Operation mode setting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076154A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164228A (en) * | 2004-11-15 | 2006-06-22 | Denso Corp | Microcomputer |
| JP2008046983A (en) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | Semiconductor device |
-
1993
- 1993-06-15 JP JP5143088A patent/JPH076154A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164228A (en) * | 2004-11-15 | 2006-06-22 | Denso Corp | Microcomputer |
| JP2008046983A (en) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | Semiconductor device |
| US7652503B2 (en) | 2006-08-18 | 2010-01-26 | Fujitsu Microelectronics Limited | Semiconductor device |
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