JPH0758902B2

JPH0758902B2 - 論理回路

Info

Publication number: JPH0758902B2
Application number: JP63185948A
Authority: JP
Inventors: 城二勝連; 正人米田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-07-26
Filing date: 1988-07-26
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPH0235821A

Description

【発明の詳細な説明】産業上の利用分野本発明は論理回路構成、特に高速で低消費電力の論理回
路の構成方法に関するものである。

従来の技術一例として、従来の一般的なダイナミック型論理積回路
の構成の２例を第３図および第４図を用いて説明する。
第３図に示すように、ＰチャネルMOSのプリチャージト
ランジスタ１の入出力端子の一方は第１の基準電位V_DD2
に、他方の入出力端子はＮチャンネルMOSトランジスタ
を複数個シリーズに接続した論理信号入力用トランジス
タ群３の一方の入出力端子A4に接続されている。

また、この論理信号入力用トランジスタ群３の他方の入
出力端子B5はＮチャンネルMOSのディスチャージトラン
ジスタ６の一方の入出力端子に接続されている。ディス
チャージトランジスタ６の他方の入出力端子は第２の基
準電位V_SS7に接続されている。

入出力端子A4にはインバータ８が接続されており、その
出力端子９はプリチャージトランジスタ１とパラレルに
接続されたＰチャネルMOSの負荷トランジスタ10の制御
端子11に帰還接続されている。

以下、論理回路動作を時系列に従って説明する。

（１）初期設定時ディスチャージトランジスタ６の制御端子B12とプリチ
ャージトランジスタ１の制御端子A13NI負パルス14を印
加し、プリチャージトランジスタ１をオン状態、ディス
チャージトランジスタ６をオフ状態にし、インバータ８
の寄生入力キャパシタ15を第１の基準電位V_DD2までチャ
ージアップし、入出力端子A4の電位をハイ状態とする。

また、このときインバータ８の出力端子９がロウ状態と
なり、ＰチャネルMOSの負荷トランジスタ10をオンさせ
るために、負パルス14が取り除かれプリチャージトラン
ジスタ１がオフした時も入出力端子A4は、この負荷トラ
ンジスタ10の充分大きなオン抵抗を介して第１の基準電
位V_DD2と接続されている。これによって寄生入力キャパ
シタ15の電荷がノイズや素子のリーク電流によってディ
スチャージするのを防ぎ、動作マージンの設定をおこな
っている。

（２）信号出力時ついで、論理信号S₁,S₂,…,S_n（ｎ≧１）が制御電極G₁,
G₂,…,G_n（ｎ≧１）に印加された後、制御端子A13およ
び制御端子B12から負パルス14が取り除かれ、プリチャ
ージトランジスタ１がオフし、ディスチャージトランジ
スタ６がオンする。

この時入力論理信号S₁,S₂,…,S_n（ｎ≧１）の全てがハ
イ（“1"）状態のとき論理信号入力用トランジスタ群３
のシリーズに接続された複数個のＮチャネルMOSトラン
ジスタの全てがオンし、これらのトランジスタ群および
ディスチャージトランジスタ６を通じて寄生入力キャパ
シタ15にチャージアップされていた電荷がディスチャー
ジされる。つまり、入出力端子A4の電位がロウ状態とな
りインバータ８の出力はハイ（“1"）状態となり、即ち
論理上の「真」が出力される。

また、入力論理信号S₁,S₂…,S_n（ｎ≧１）の少なくとも
１つがロウ（“0"）状態のときディスチャージトランジ
スタ６がオンするが、論理信号入力用トランジスタ群３
がオフのために、寄生入力キャパシタ15にチャージアッ
プされていた電荷はディスチャージされない。つまり、
入出力端子A4の電位はハイ状態、インバータ８の出力は
ロウ（“1"）状態のままで、即ち論理上の「偽」が出力
される。

以上により、結局この回路により入力論理信号S₁,S₂,
…,S_n（ｎ≧１）の論理積が得られることがわかる。

また、第４図に示すように、ＰチャネルMOSのプリチャ
ージトランジスタ１の入出力端子の一方は第１の基準電
位V_DD2に、他方の入出力端子はＮチャネルMOSトランジ
スタを複数個パラレルに接触した論理信号入力用トラン
ジスタ群3aの一方の入出力端子A4に接続されている。ま
た、この論理信号入力用トランジスタ群３の他方に入出
力端子B5はＮチャネルMOSのデジスチャージトランジス
タ６の一方の入出力端子に接続されている。ディスチャ
ージトランジスタ６の他方の入出力端子は第２の基準電
位V_SS7に接続されている。

入出力端子A4にはインバータ８が接続されており、その
出力端子９はインバータ8aの入力端子およびプリチャー
ジトランジスタ１とパラレルに接続されたＰチャネルMO
Sの負荷トランジスタ10の制御端子11に各々接続されて
いる。また、このインバータ8aの出力端子9aがこの論理
回路の出力となっている。

以下、この論理回路動作を時系列に従って説明する。

（１）初期設定時ディスチャージトランジスタ６の制御端子B12とプリチ
ャージトランジスタ１の制御端子A13に負パルス14を印
加し、プリチャージトランジスタ１をオン状態、ディス
チャージトランジスタ６をオフ状態にし、インバータ８
の寄生入力キャパシタ15を第１の基準電位V_DD2までチャ
ージアップし、入出力端子A4の電位をハイ状態とする。

従ってインバータ８の出力端子９はロウ状態、インバー
ダ8aの出力端子9aはハイ状態を出力する。この出力端子
９がロウ状態であるので、ＰチャネルMOSの負荷トラン
ジスタ10はオンし、負パルス14が取り除かれプリチャー
ジトランジスタ１がオフした時も入出力端子A4は、この
負荷トランジスタ10の充分大きなオン抵抗を介して第１
の基準電位V_DD2と接続されている。これによって寄生入
力キャパシタ15の電荷がノイズや素子のリーク電流によ
ってディスチャージするのを防ぎ、動作マージンの設定
をおこなっている。

（２）信号出力時ついで、論理信号S₁,S₂,…,S_n（ｎ≧１）の否定信号＊S
₁,＊S₂,＊S_n（ｎ≧１）が制御電極G₁,G₁,…,G_n（ｎ≧
１）に印加された後、制御端子A13および制御端子B12か
ら負パルス14が取り除かれ、プリチャージトランジスタ
１がオフし、ディスチャージトランジスタ６がオンす
る。

この時入力論理信号の否定信号＊S₁,＊S₂,…，＊S_n（ｎ
≧１）の全てがロウ（“0"）状態のとき、即ち入力論理
信号S₁,S₂,…,S_n（ｎ≧１）の全てがハイ（“1"）状態
のとき論理信号入力用トランジスタ群3aのパラレルに接
続された複数個のＮチャネルMOSトランジスタの全てが
オフとなり、ディスチャージトランジスタ６はオンして
も寄生入力キャパシタ15にチャージアップされていた電
荷がディスチャージされることはない。従って、入出力
端子A4の電位はハイ状態を保ちインバータ8aの出力端子
9aはハイ（“1"）状態となり、即ち論理上の「真」が出
力される。

また、入力論理信号の否定信号＊S₁,＊S₂,…，＊S_n（ｎ
≧１）の少なくとも１つがハイ（“1"）状態のとき、即
ち入力論理信号S₁,S₂,…,S_n（ｎ≧１）の少なくとも１
つがロウ（“0"）状態のとき、論理信号入力用トランジ
スタ群３のすくなくとも１つがオン且つディスチャージ
トランジスタ６がオンとなるために、寄生入力キャパシ
タ15にチャージアップされていた電荷はディスチャージ
される。従って、入出力端子A4の電位はロウ状態となり
インバータ8aの出力端子9aはロウ（“0"）状態となり、
即ち論理上の「偽」が出力される。

以上により、結局この回路もまた入力論理信号S₁,S₂,
…,S_n（ｎ≧１）の論理積が得られることがわかる。

発明が解決しようとする課題このような従来のダイナミック論理積回路に於て、第３
図の例では、論理信号を供給する前に入力端子A4をプリ
チャージトランジスタ13によりハイ状態、即ち第１の基
準電位V_DD付近までチャージアップする。このとき、論
理信号供給用トランジスタ群３を構成するトランジスタ
がシリーズに接続されており、寄生入力キャパシタ15に
チャージアップされた電荷のディスチャージは各々のＮ
チャネルトランジスタのオン抵抗ならびに各々のＮチャ
ネルトランジスタのソース・ドレイン容量等に大きく依
存したものとなる。従って、シリアルに接続された論理
信号供給用トランジスタ群を構成するトランジスタの個
数、即ち論理積の積項が増せば増すほど、ディスチャー
ジスピードが遅くなり、論理積出力のスピードが遅くな
るという問題点がある。

これは、集積度が増すにつれてこの論理信号供給用トラ
ンジスタ群を構成するトランジスタは小さくなり、特に
これらの論理信号供給用トランジスタ群を非常に多数有
するPLA（プログラマブルロジックアレイ）などでは、
上記問題点が顕著となる。

また、第４図の例では論理信号供給用トランジスタ群３
を構成するトランジスタがパラレルに接続されており、
寄生入力キャパシタ15にチャージアップされた電荷のデ
ィスチャージは速く、高速な論理出力を得られる。しか
しながら、論理信号の入力確定前の初期値設定時にその
出力に「真」の信号が出力されてしまい、特にダイナミ
ックな論理回路では次段の初期値設定が困難であるとい
った問題点を有している。

これを具体的に第５図に基づいて説明する。第５図に示
すように、前段には前述の論理積回路がｍ個（ｍ＞１）
併置され、その出力X₁,X₂,…,X_mが次段の論理和回路16
の入力ゲートg₁,g₂,…,g_mに入力する。この入力ゲート
はＮチャネルトランジスタで構成され、それらのソース
およびゲートは、各々入出力端子b17および入出力端子a
18に接続されている。また、入出力端子b17は第２の基
準電位V_SS7に、入出力端子a18はＰチャネルのプリチャ
ージトランジスタ1aあるいは負荷トランジスタ10aを介
して第１の基準電位V_DD2と更にインバータ8bの入力端子
と接続されている。このインバータ8bの出力は負荷トラ
ンジスタ10aの制御ゲート11aに帰還されている。

この様な回路構成で回路を初期設定する場合、論理和回
路16は、前記論理積回路と同様に制御端子13aに負パル
ス14が印加されプリチャージトランジスタ1aがオンす
る。しかしながら、論理積回路１〜論理積回路ｍの初期
値設定時の出力X₁,X₂,…,X_mが、論理的に「真」即ち信
号電位がハイレベルであるため論理和回路16を構成する
ｍ個のＮチャネルトランジスタがオンしてしまい、入力
端子ａは第１の基準電位V_DD2に設定されずに第２の基準
電位V_SS7、即ちロウレベルに設定される。従って、この
初期値設定状態でその出力端子9bからはハイレベル、論
理的に「真」の出力がされる。これは、次の論理信号出
力時にもまたぜんだんの論理積信号がロウレベル、論理
的に「偽」状態でも変化することなく出力され、過った
論理出力を出力するという問題点を有する。

本発明はかかる問題点等に鑑みてなされたもので、簡単
な回路構成の変更により高速、低消費電力で且つ設計自
由度の高い多機能なダイナミック論理回路を実現するこ
とを目的としている。

課題を解決するための手段本発明は上記問題点を解決するために、第１のスイッチ
の一方の入出力端子が第１の基準電位に、この第１のス
イッチの他方の入出力端子が複数の論理信号入力用の制
御電極を有する論理信号供給用トランジスタ群の一方の
入出力端子Ａに、第２のスイッチの一方の入出力端子が
第２の基準電位に、この第２のスイッチの他方の入出力
端子が前記論理信号供給用トランジスタ群の他方の入出
力端子Ｂに、第３のスイッチの一方の入出力端子が前記
第１の基準電位に、この第３のスイッチの他方の入出力
端子が前記入出力端子Ｂに、前記入出力端子Ａの電位を
前記第１の基準電位以上の高い電位に設定できる昇圧回
路を前記入出力端子Ａに各々接続されて成り、この入出
力端子Ａ及び前記入出力端子Ｂの論理状態の組合せによ
り論理出力を前記ＡとＢが導通状態の場合初期設定値の
ままで、非導通状態の場合その反対の値に制御する手段
を有し、初期設定時の前記入出力端子Ａが前記第１の基
準電位以上の電位におよび入力端子Ｂが前記第１の基準
電位に設定され、且つ前記論理信号供給用トランジスタ
群に入力される少なくとも１組の論理信号の組合せ状態
により前記入出力端子Ａと前記入出力端子Ｂが導通状態
になる論理回路をその手段とする。

作用本発明は上記した構成により、従来のようにシリーズに
接続された論理信号供給用トランジスタ群がすべてオン
状態になって始めて初期状態からの電荷の移動による電
位変動を検出するのではなく、論理信号供給用トランジ
スタ群をパラレルに接続し、論理積出力を検出するため
の論理信号の否定信号をとり、これら否定信号のいずれ
か１つが「真」（つまり元の論理信号のいずれか１つが
「偽」）を検出する。

論理信号の入力前のプリチャージの期間と、それ以後の
論理信号の出力の期間に於いて、接続点ノードＡおよび
接続点ノードＢの２ヶ所のうち、入力論理信号の「真」
または「偽」に応じてその電位が変化するノードと、入
力論理信号の「真」または「偽」にかかわらずその電位
がプリチャージの期間と、それ以後の論理信号の出力の
期間に於いて固定されるプリチャージの期間；“ハイ
（以下、Ｈと略す）”から論理信号の出力期間；“ロウ
（以下、Ｌと略す）”へ、またはプリチャージの期間；
“L"から論理信号の出力期間；“H"へ）ノードの状態の
組み合わせにより、プリチャージ状態、論理積の「真」
状態および「偽」状態の３状態を論理回路の内部状態に
割り当てて論理出力を決定することにより、論理積の個
数にあまり影響されないより高速な論理回路出力を得る
ものである。

実施例以下本発明のいくつかの実施例について添付図面を基に
具体的に説明する。

第１図は本発明論理積回路への応用例であるダイナミッ
ク型多入力論理回路の実施例１を示す。第１図におい
て、101はインバータ、102は出力ノード、103はPch負荷
トランジスタ、104はPchプリチャージトランジスタ、10
5はPchノードＡ設定トランジスタ、106はノードＡ、107
はPchノードＢ設定トランジスタ、108,108′は制御パル
ス印加端子、109,109′は制御パルス、110はNchディス
チャージトランジスタ、111はノードＢ、112はPchトラ
ンジスタ、113は論理信号供給用Nchトランジスタ群、11
4はNchトランジスタ、115は入力ノードであり、113は論
理信号供給用Nchトランジスタ群には各々論理信号の否
定信号＊a₁＊a₂＊a₃……＊a_nが供給される。

さらに116は制御印加端子、117は制御パルス、118はコ
ンデンサ、ノードＡにコンデンサ118からなる昇圧回路1
19が接続される。

論理信号の入力前のプリチャージの期間、即ち初期状態
に於いて、制御パルス印加端子108,108′,116には制御
パルス109,109′,117の“L"パルスが各々印加され、Pch
プリチャージトランジスタ104、PchノードＡ設定トラン
ジスタ105、PchノードＢ設定トランジスタ107がオン状
態、Nchディスチャージトランジスタ110はオフ状態とな
り、入力ノード115、ノードA106、ノードB111は“11"状
態に設定される。また、このときNchトランジスタ114は
オン状態となるが、Pchトランジスタ112がオフ状態とな
るため、入力ノード115は“H"状態のままであり、出力
ノード102は“L"状態に初期値設定される。

この状態で制御印加端子108には制御パルス109の“H"パ
ルスが印加され、Pchプリチャージトランジスタ104、Pc
hノードＡ設定トランジスタ105、PchノードＢ設定トラ
ンジスタ107がオフ状態とし、制御印加端子116に制御パ
ルス117の“H"パルスが印加されることによりその昇圧
回路の接続されているノードA106は“H"状態でその回路
昇圧効果によりほぼPchのV_THP（Pchトランジスタの閾
値;0.7V）程度高い“H"状態に設定される。ノードA106
は、この初期状態設定値にほぼ電源電位V_DD＋V_THPの値
となるより高い“H"状態の電位となる。

次いで論理信号の入力確定後、制御パルス印加端子10
8′には制御パルス109′の“H"パルスが印加され、Pch
プリチャージトランジスタ104、PchノードＡ設定トラン
ジスタ105、PchノードＢ設定トランジスタ107がオフ状
態のままで、Nchディスチャージトランジスタ110はオン
状態となり、ノードB111の電荷はNchディスチャージト
ランジスタ110によってディスチャージされはじめ、ノ
ードB111は“L"になる。この時論理信号の否定信号＊a₁
＊a₂＊a₃……＊a_nのいずれか１つが“H"、いいかえれば
論理信号a₁a₂a₃……a_nのいずれか１つが“L"であるなら
ば、論理信号供給用Nchトランジスタ群113のどれか１つ
がオン状態となり、ノードA106の電荷もディスチャージ
され、ノードA106も“L"となる。従って、Pchトランジ
スタ112はオン状態となるがNchトランジスタ114はオフ
状態となり、入力ノード115は“H"状態のままであり、
出力ノード102は“L"が出力される。

このときノードA106の電荷もディスチャージよりもノー
ドB111の電荷のディスチャージのほうが速く、極端な場
合として、ノードA106の電位が充分落ち切らないうちに
ノードB111の電位が下がってしまいPchトランジスタ112
およびNchトランジスタ114の両方がオン状態になり入力
ノード115の電荷がディスチャージされ、入力ノード115
が“L"状態になり、出力ノード102に“H"が出力される
ことも考えられるが、ノードB111の電位をPchトランジ
スタ112が受けておりまたノードA106の電位をNchトラン
ジスタ114が受けているためこの状態が実現するために
はまず、ノードA106の電位とノードB111の電位の間の電
位差が少なくともV_THP（Pchトラジスタの閾値電圧;0.7
V）＋V_THN（Nchトランジスタの閾値電圧;0.7V）＝1.4V
以上必要であり、この時はじめて両トランジスタが“オ
ン”し始めるがこの状態では極めて“オン”抵抗の大き
い状態であり、かつ入力ノード115は完全に“オン”し
たPch負荷トランジスタ103によって“H"に保たれてお
り、通常この電圧の２倍はなければ入力ノード115が
“L"状態になることはない。また、それに加えてPchト
ランジスタ112が“オン”するためには電源電圧から約
1.4V程度電圧降下した3.6Vであり、ノードA106とノード
B111の電位差の変化量がもっとも大きいと考えられるノ
ードB111の初期電位時との時間差もあり通常は回避出来
る。また、制御パルス109,109′,117の位相関係は前述
の初期状態設定を実現できるものであれば特に制限を加
えるものではない。具体的には、例えば初期状態におい
て制御パルス117の“H"パルスが印加されるタイミング
は、トランジスタ107、105が“オフ”状態になった後で
あればいつでもよく、“L"パルスからの立ち上がりのタ
イミングの制約に特に厳しいものは必要ない。

一方、論理信号の否定信号＊a₁＊a₂＊a₃……＊a_nの全て
が“L"、いいかえれば論理信号a₁a₂a₃……a_nの全てが
“H"であるならば、論理信号供給用Nchトランジスタ群1
13の全てがオフ状態となり、ノードA106の電荷はディス
チャージされず、ノードA106は“H"を保つ。従ってNch
トランジスタ114はオン状態Pchトランジスタ112はオン
状態となり、入力ノード115は“L"となり、出力ノード1
02には“H"が出力される。

Nchトランジスタ114がオン状態のとき、本実施例におい
てノードA106の初期状態設定時に第１の基準電位V_DDよ
りほぼV_THPだけ高い“H"状態に設定できるため、このNc
hトランジスタ114のゲート電位をより高くすることでオ
ン抵抗をより小さくする。

以上により結局この回路は論理信号a₁a₂a₃……a_nの論理
積回路であることがわかる。また、論理積出力が確定す
るためには最悪の場合でもノードA106の電荷を論理信号
供給用Nchディスチャージトランジスタ110、ノードB111
の電荷をNchディスチャージトランジスタ110によってデ
ィスチャージすればよい。従って論理信号の個数が増加
した場合でも、わずか２ヶのトランジスタのシリーズ接
続のオン抵抗とノードA106のノードB111の容量による時
定数で論理出力スピードがほぼ決まり、高速動作が可能
である。さらに、常に電流が流れるような直流パスがな
いため低消費電力である。

また、第２図に本発明のダイナミック論理回路の論理積
回路をPLA（プログラムブルロジックアレイ）に応用し
た実施例２を示す。第２図において、201は論理積群、2
02は論理和群、703は出力信号群、204は入力信号群、20
2,205′,211は制御パルス印加端子、206はPchプリチャ
ージトランジスタ、207はビットライン、208はNchトラ
ンジスタ、209はインバーダ、210は論理積群出力線であ
る。

論理積群201には前述の実施例１の回路を一例とし構成
している。論理初期化時には、論理積群201は制御パル
ス印加端子205,205′,211に印加される制御パルスによ
って初期化され、各々論理積群出力線210は“L"状態が
出力される。また、論理和群202には従来から使用され
ているPchトランジスタ206がプリチャージトランジスタ
とし、各々のビットライン207は制御パルスにより“H"
レベルに初期化される。

このとき、従来の回路を用いた構成では論理積群出力線
210の初期化出力信号が“H"状態となり、この論理積群
出力線210が論理和群202のコーティングされたNchトラ
ンジスタ208のゲート入力信号となっているためオン状
態となり、各々のビットライン207を“H"レベルに初期
化することが困難であった。このように従来のダイナミ
ック回路構成、つまり多入力論理積回路の高速化のため
に単に論理和回路で置き換え、否定信号を入力とするだ
けでは信号の初期化時に次段のダイナミック論理回路の
初期化を行えなかった。

しかし本発明のダイナミック論理回路構成を用いること
により、次段のダイナミック論理和回路をも同時に初期
化できる。ついで入力信号群204に信号が入力される
と、制御パルスにより初期化状態から論理出力状態にな
り入力信号に応じて論理積群出力線210の電位が決定さ
れ、ついで次段のNchトランジスタ208により各々のビッ
トラインの電位が決まり出力される。

このように多入力の論理積に本発明のダイナミック回路
を用いているため、次段の論理和回路の初期化を特別な
回路を用いることなく、高速で且つ低消費電力を実現で
きるため、任意の組み合わせ論理をPLA回路を用いて用
意に高速に実現しうる。

以上これらの実施例ではおもにMOS回路のNchトランジス
タおよびPchトランジスタを用いて説明してきたが特に
これに限定されるものではない。MOSのE/D回路や、バイ
ポーラ等のトランジスタでもよくデバイスの種類に限定
はない。また論理信号供給トランジスタ群の接続状態に
関しても特別な制限はなく、論理信号供給トランジスタ
群で構成された論理検出手段の信号を受ける論理出力手
段の構成に関しても特別な制限はない。

発明の効果以上述べてきたように、本発明によればダイナミック論
理回路の構成に関して、論理信号入力前の初期電圧値設
定時（プリチャージ時）に於て、論理信号出力時に入力
論理信号の「真」「偽」にかかわらずその論理的な電位
が決まる少なくとも１ヶのノードに、その論理出力時と
は反対の論理電位を初期設定し、また論理信号出力時に
入力論理信号の「真」「偽」に応じてその論理的な電位
が決まる少なくとも１ヶのノードを初期設定し、それら
ノードの電位変化を検出し、その組み合わせの中から、
初期電圧値設定状態（プリチャージ時）、論理出力の
「真」状態、論理出力の「偽」状態の３状態にそれらの
組み合わせを当てはめられるように回路構成をとる。

それにより、初期電圧値設定時に次段の論理の初期化に
影響を与えることのない論理和回路、論理積回路および
それらの複数論理回路を容易に且つ低消費電力で高速に
構成し得る。

従って本発明は高速、低消費電力でより設計自由度の高
くしかも多機能なダイナミック論理回路の構成に関して
実質的に極めて有用な手法を提供するものである。

【図面の簡単な説明】

第１図は本発明のダイナミック論理回路の論理積回路へ
の応用例であるダイナミック型多入力論理積回路の実施
例１を示す回路図、第２図に本発明のダイナミック論理
回路の論理積回路をPLA（プログラマブルロジックアレ
イ）に応用した実施例７を示す回路図、第３図，第４図
および第５図は従来の一般的なダイナミック型論理積回
路の構成を示す回路図である。 103……Pch負荷トランジスタ、104……Pchプリチャージ
トランジスタ、106……ノードＡ、107……PchノードＢ
設定トランジスタ、108,108′116……制御パルス印加端
子、109,109′,117……制御パルス、110……Nchディス
チャージトランジスタ、111……ノードＢ、112……Pch
トランジスタ、113……論理信号供給用Nchトランジスタ
群、114……Nchトランジスタ、115……入力ノード、118
……コンデンサ、119……昇圧回路。

Claims

【特許請求の範囲】

【請求項１】第１の制御パルス印加端子に接続され制御
パルスが印加される第１のスイッチの入出力端子が第１
の基準電位に、この第１のスイッチの他方の入出力端子
が複数の論理信号入力用の制御電極を有する論理信号供
給用トランジスタ群の一方の入出力端子Ａに、第２の制御パルス印加端子に接続され制御パルスが印加
される第２のスイッチの一方の入出力端子が第２の基準
電位に、この第２のスイッチの他方の入出力端子が前記
論理信号供給用トランジスタ群の他方の入出力端子Ｂ
に、前記第１の制御パルス印加端子に接続され制御パルスが
印加される第３のスイッチの一方の入出力端子が前記第
１の基準電位に、この第３のスイッチの他方の入出力端
子が前記入出力端子Ｂに、前記入出力端子Ａの電位を第３の制御パルス印加端子に
接続され制御パルスが印加されることにより、前記第１
の基準電位以上の高い電位に設定できる昇圧回路を前記
入出力端子Ａに各々接続されて成り、この入出力端子Ａ及び前記入出力端子Ｂの論理状態の組
合せにより論理出力を前記ＡとＢが導通状態の場合初期
設定値のままで、非導通状態の場合その反対の値に制御
する回路手段を有し、前記第１、第２、第３のスイッチ及び前記昇圧回路に所
定の制御パルスが印加される初期状態設定時に前記入出
力端子Ａが前記第１の基準電位以上の電位に及び前記入
出力端子Ｂが前記第１の基準電位に設定され、且つ前記
論理信号供給用トランジスタ群に入力される少なくとも
１組の論理信号の組合せ状態により前記入出力端子Ａと
前記入出力端子Ｂが導通状態になる論理回路。
【請求項２】任意個直列に接続されたトランジスタ列
と、このトランジスタ列を複数個並列に接続したトラン
ジスタ小群と、このトランジスタ小群を任意個直列に接
続したトランジスタ群を論理信号供給用トランジスタと
する特許請求の範囲第１項記載の論理回路。