JPH0758113A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0758113A JPH0758113A JP20227793A JP20227793A JPH0758113A JP H0758113 A JPH0758113 A JP H0758113A JP 20227793 A JP20227793 A JP 20227793A JP 20227793 A JP20227793 A JP 20227793A JP H0758113 A JPH0758113 A JP H0758113A
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- Japan
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- bump
- opening
- barrier metal
- electrode pad
- passivation film
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- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特に電極パッド上に形成された金メッキバ
ンプを有する半導体装置に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a gold-plated bump formed on an electrode pad.
【０００２】[0002]
【従来の技術】図５は、従来の半導体装置を示す平面図
であり、図６は、図５に示す５−５線に沿った断面図で
ある。シリコン基板１の表面上には電極パッド２が設け
られ、この電極パッド２及びシリコン基板１の上にはパ
ッシベ−ション膜３が設けられる。このパッシベ−ショ
ン膜３には前記電極パッド２の上に位置する開孔部３ａ
が設けられる。この開孔部３ａの平面形状は正方形であ
る。この開孔部３ａの内およびパッシベ−ション膜３の
上にはバリアメタル４が蒸着される。このバリアメタル
４の上には、メッキによって金を成長させることによ
り、バンプ５が形成される。2. Description of the Related Art FIG. 5 is a plan view showing a conventional semiconductor device, and FIG. 6 is a sectional view taken along line 5-5 shown in FIG. An electrode pad 2 is provided on the surface of the silicon substrate 1, and a passivation film 3 is provided on the electrode pad 2 and the silicon substrate 1. The passivation film 3 has an opening 3a located above the electrode pad 2.
Is provided. The planar shape of the opening 3a is square. A barrier metal 4 is deposited on the passivation film 3 and inside the opening 3a. Bumps 5 are formed on the barrier metal 4 by growing gold by plating.
【０００３】[0003]
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、パッシベ−ション膜３に形成された開
孔部３ａによる段差によって、電極パッド２上に設けら
れたバリアメタル４の上面の中央部に窪みが生じる。こ
れにより、前記バリアメタル４の上に設けられたバンプ
５の上面の中央部においても窪みが生じる。この結果、
バンプ５の上面にインナ−リ−ドをボンディングする場
合、前記バンプ５上面の窪みによってバンプ５とインナ
−リ−ドとの接着面積が小さくなるという問題が生じ
る。この際、電極パッド２のピッチが広い場合は、バン
プ５上面の面積及びインナ−リ−ドの径それぞれが共に
大きいため問題となりにくい。しかし、電極パッド２の
ピッチが狭い場合は、バンプ５上面の面積及びインナ−
リ−ドの径それぞれを共に小さくする必要があるため、
バンプ５とインナ−リ−ドとの接着面積が小さくなるこ
とが問題となる。即ち、電極パッド２のピッチが狭い場
合は、バンプ５とインナ−リ−ドとの接着面積が小さく
なることによって、バンプ５とインナ−リ−ドとの必要
な接着強度を確保することができなくなる。By the way, in the above-mentioned conventional semiconductor device, the center of the upper surface of the barrier metal 4 provided on the electrode pad 2 is formed by the step due to the opening 3a formed in the passivation film 3. There is a dent in the part. As a result, a recess is also formed in the central portion of the upper surface of the bump 5 provided on the barrier metal 4. As a result,
When the inner lead is bonded to the upper surface of the bump 5, there is a problem that the recessed area of the upper surface of the bump 5 reduces the bonding area between the bump 5 and the inner lead. At this time, when the pitch of the electrode pads 2 is wide, both the area of the upper surface of the bump 5 and the diameter of the inner lead are large, so that the problem is unlikely to occur. However, when the pitch of the electrode pads 2 is narrow, the area of the upper surface of the bump 5 and the inner
Since it is necessary to reduce the diameter of each lead,
There is a problem that the adhesion area between the bump 5 and the inner lead becomes small. That is, when the pitch of the electrode pads 2 is narrow, the bonding area between the bump 5 and the inner lead is reduced, so that the necessary bonding strength between the bump 5 and the inner lead can be secured. Disappear.
【０００４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ピッチが狭く、微細な
電極パッドを用いたものでも、インナ−リ−ドとの必要
な接着強度が確保されたバンプを有する半導体装置を提
供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to obtain a necessary adhesive strength with an inner lead even if a fine electrode pad having a narrow pitch is used. It is to provide a semiconductor device having bumps for which the
【０００５】[0005]
【課題を解決するための手段】この発明は、上記課題を
解決するため、電極パッドの上に設けられた絶縁膜と、
前記絶縁膜に設けられ、前記電極パッドの上に位置する
枠状の開孔部と、前記開孔部の内および前記絶縁膜の上
に設けられたバリアメタルと、前記バリアメタルの上に
設けられたバンプとを具備することを特徴としている。In order to solve the above problems, the present invention provides an insulating film provided on an electrode pad,
A frame-shaped opening provided on the insulating film and located above the electrode pad, a barrier metal provided inside the opening and on the insulating film, and provided on the barrier metal It is characterized by including the bump.
【０００６】また、電極パッドの上に設けられた絶縁膜
と、前記絶縁膜に設けられ、前記電極パッドの上に位置
する複数の開孔部と、前記開孔部の内および前記絶縁膜
の上に設けられたバリアメタルと、前記バリアメタルの
上に設けられたバンプとを具備することを特徴としてい
る。Further, an insulating film provided on the electrode pad, a plurality of opening portions provided on the insulating film and located on the electrode pad, and the inside of the opening portion and the insulating film. It is characterized by comprising a barrier metal provided on the barrier metal and a bump provided on the barrier metal.
【０００７】[0007]
【作用】この発明は、絶縁膜に、電極パッドの上に位置
する枠状の開孔部を設け、この開孔部の内および前記絶
縁膜の上にバリアメタルを設ける。この際、前記開孔部
を枠状としているため、前記バリアメタルの上面に窪み
が生じることがなく、上面を平坦化することができる。
この結果、このバリアメタルの上に設けられたバンプの
上面も、平坦化することができる。したがって、バンプ
の上面にインナ−リ−ドをボンディングする場合、ピッ
チが狭く、微細な電極パッドを用いた半導体装置でも、
バンプとインナ−リ−ドとの必要な接着強度を確保する
ことができる。According to the present invention, the insulating film is provided with a frame-shaped opening located above the electrode pad, and the barrier metal is provided in the opening and on the insulating film. At this time, since the opening is frame-shaped, the upper surface of the barrier metal can be flattened without forming a depression in the upper surface.
As a result, the upper surface of the bump provided on this barrier metal can also be flattened. Therefore, when the inner lead is bonded to the upper surface of the bump, even in the semiconductor device using a fine electrode pad with a narrow pitch,
It is possible to secure the necessary adhesive strength between the bump and the inner lead.
【０００８】また、絶縁膜に、電極パッドの上に位置す
る複数の開孔部を設けることにより、バリアメタルの上
面に窪みが生じることなく、上面を平坦化することがで
きる。したがって、バリアメタルの上に設けられたバン
プの上面も、平坦化することができる。Further, by providing the insulating film with a plurality of openings located above the electrode pads, the upper surface of the barrier metal can be flattened without forming a depression in the upper surface. Therefore, the upper surfaces of the bumps provided on the barrier metal can also be flattened.
【０００９】[0009]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例による半
導体装置を示す平面図であり、図２は、図１に示す１−
１線に沿った断面図である。シリコン基板１１の表面上
には電極パッド１２が設けられ、この電極パッド１２及
びシリコン基板１１の上にはパッシベ−ション膜１３が
設けられる。このパッシベ−ション膜１３には前記電極
パッド１２の上に位置する開孔部１３ａが設けられる。
この開孔部１３ａの平面形状は、図１に示すような四角
形の枠状のもの、即ち四角形の開孔の内側の一部にパッ
シベ−ション膜１３を残した形状とされている。この開
孔部１３ａの内およびパッシベ−ション膜１３の上には
バリアメタル１４が蒸着される。このバリアメタル１４
の上には、メッキによって金を成長させることにより、
バンプ１５が形成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. 1 is a plan view showing a semiconductor device according to a first embodiment of the present invention, and FIG.
It is sectional drawing which followed the 1 line. An electrode pad 12 is provided on the surface of the silicon substrate 11, and a passivation film 13 is provided on the electrode pad 12 and the silicon substrate 11. The passivation film 13 is provided with an opening 13a located above the electrode pad 12.
The planar shape of the opening 13a is a quadrangular frame shape as shown in FIG. 1, that is, a shape in which the passivation film 13 is left in a part of the inside of the rectangular opening. A barrier metal 14 is deposited on the passivation film 13 and inside the opening 13a. This barrier metal 14
On top of that, by growing gold by plating,
The bump 15 is formed.
【００１０】上記第１の実施例によれば、パッシベ−シ
ョン膜１３に開孔部１３ａを設け、この開孔部１３ａの
内およびパッシベ−ション膜１３の上にバリアメタル１
４を蒸着させる。この際、前記開孔部１３ａの平面形状
を、四角形の開孔の内側の一部にパッシベ−ション膜１
３を残した形状としているため、バリアメタル１４の上
面に従来品のような窪みが生じることない。即ち、バリ
アメタル１４の上面を平坦化することができる。この結
果、このバリアメタル１４の上に設けられたバンプ１５
の上面においても窪みが生じることがなく、このバンプ
１５の上面を平坦化することができる。したがって、Ｉ
ＬＢ(Inner Lead Bonding)後において、バンプ１５とイ
ンナ−リ−ドとの充分な接着面積を確保することができ
る。このため、ピッチが狭く、微細な電極パッドを用い
た半導体装置でも、バンプ１５とインナ−リ−ドとの接
着強度の低下を防止し、必要な接着強度を確保すること
ができる。According to the first embodiment described above, the passivation film 13 is provided with the opening 13a, and the barrier metal 1 is provided in the opening 13a and on the passivation film 13.
4 is vapor-deposited. At this time, the passivation film 1 is formed such that the planar shape of the opening portion 13a is partially inside the square opening.
Since the shape in which 3 is left is not formed, a depression unlike the conventional product does not occur on the upper surface of the barrier metal 14. That is, the upper surface of the barrier metal 14 can be flattened. As a result, the bumps 15 provided on the barrier metal 14
The upper surface of the bump 15 can be flattened without any dent. Therefore, I
After LB (Inner Lead Bonding), a sufficient adhesion area between the bump 15 and the inner lead can be secured. Therefore, even in a semiconductor device having a fine pitch and a fine electrode pad, it is possible to prevent a decrease in the adhesive strength between the bump 15 and the inner lead and to secure a necessary adhesive strength.
【００１１】また、バンプ１５の上面を平坦化すること
により、バンプ１５の上面における高さのばらつきが少
なくなるため、ＩＬＢ後のバンプつぶれ量が一定とな
り、バンプつぶれ量のばらつきを少なくすることができ
る。Further, by flattening the upper surface of the bump 15, the height variation on the upper surface of the bump 15 is reduced, so that the bump crushing amount after ILB is constant and the bump crushing amount can be reduced. it can.
【００１２】尚、上記第１の実施例では、パッシベ−シ
ョン膜１３に形成される開孔部１３ａの平面形状を四角
形の枠状のものとしているが、この開孔部１３ａの平面
形状を他の形状の枠状のものとすることも可能であり、
例えば円形の枠状とすることも可能である。In the first embodiment described above, the planar shape of the opening 13a formed in the passivation film 13 is a quadrangular frame shape, but the planar shape of the opening 13a is different. It is also possible to make a frame-like shape of
For example, a circular frame shape is also possible.
【００１３】図３は、この発明の第２の実施例による半
導体装置を示す平面図であり、図４は、図３に示す３−
３線に沿った断面図である。この図３及び図４におい
て、図１及び図２と同一部分については同一符号を付
し、異なる部分についてのみ説明する。FIG. 3 is a plan view showing a semiconductor device according to a second embodiment of the present invention, and FIG. 4 is a 3-side view shown in FIG.
It is sectional drawing which followed the 3 line. In FIGS. 3 and 4, the same parts as those in FIGS. 1 and 2 are designated by the same reference numerals, and only different parts will be described.
【００１４】パッシベ−ション膜１３には電極パッド１
２の上に位置する九つの開孔部１３ａが設けられる。こ
れら開孔部１３ａの平面形状は四角形とされている。上
記第２の実施例においても第１の実施例と同様の効果を
得ることができる。The passivation film 13 has an electrode pad 1
Nine openings 13a located above 2 are provided. The plan-view shape of these apertures 13a is a quadrangle. Also in the second embodiment, the same effect as that of the first embodiment can be obtained.
【００１５】尚、上記第２の実施例では、パッシベ−シ
ョン膜１３に九つの開孔部１３ａを設けているが、パッ
シベ−ション膜１３に九つ未満又は十以上の開孔部１３
ａを設けることも可能である。In the second embodiment, the passivation film 13 is provided with nine opening portions 13a, but the passivation film 13 has less than nine opening portions 13 or more than ten opening portions 13a.
It is also possible to provide a.
【００１６】また、パッシベ−ション膜１３に形成され
る複数の開孔部１３ａそれぞれの平面形状を四角形とし
ているが、これら開孔部１３ａを他の形状とすることも
可能であり、例えば円形状とすることも可能である。Further, although each of the plurality of openings 13a formed in the passivation film 13 has a quadrangular planar shape, the openings 13a may have another shape, for example, a circular shape. It is also possible to
【００１７】[0017]
【発明の効果】以上説明したようにこの発明によれば、
絶縁膜に、電極パッドの上に位置する枠状の開孔部又は
複数の開孔部を設けている。したがって、ピッチが狭
く、微細な電極パッドを用いた半導体装置でも、バンプ
とインナ−リ−ドとの必要な接着強度を確保することが
できる。As described above, according to the present invention,
The insulating film is provided with a frame-shaped opening or a plurality of openings located above the electrode pad. Therefore, even in a semiconductor device having a fine pitch and a fine electrode pad, the required adhesive strength between the bump and the inner lead can be secured.
【図１】この発明の第１の実施例による半導体装置を示
す平面図。FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present invention.
【図２】この発明の図１に示す１−１線に沿った断面
図。FIG. 2 is a sectional view taken along line 1-1 of FIG. 1 of the present invention.
【図３】この発明の第２の実施例による半導体装置を示
す平面図。FIG. 3 is a plan view showing a semiconductor device according to a second embodiment of the present invention.
【図４】この発明の図３に示す３−３線に沿った断面
図。FIG. 4 is a sectional view taken along line 3-3 of FIG. 3 of the present invention.
【図５】従来の半導体装置を示す平面図。FIG. 5 is a plan view showing a conventional semiconductor device.
【図６】図５に示す５−５線に沿った断面図。6 is a cross-sectional view taken along line 5-5 shown in FIG.
11…シリコン基板、12…電極パッド、13…パッシベ−シ
ョン膜、13a …開孔部、14…バリアメタル、15…バンプ11 ... Silicon substrate, 12 ... Electrode pad, 13 ... Passivation film, 13a ... Opening, 14 ... Barrier metal, 15 ... Bump
Claims (2)
枠状の開孔部と、 前記開孔部の内および前記絶縁膜の上に設けられたバリ
アメタルと、 前記バリアメタルの上に設けられたバンプと、 を具備することを特徴とする半導体装置。1. An insulating film provided on an electrode pad, a frame-shaped opening provided on the insulating film and located on the electrode pad, the inside of the opening and the insulating film. A semiconductor device comprising: a barrier metal provided on the barrier metal; and a bump provided on the barrier metal.
複数の開孔部と、 前記開孔部の内および前記絶縁膜の上に設けられたバリ
アメタルと、 前記バリアメタルの上に設けられたバンプと、 を具備することを特徴とする半導体装置。2. An insulating film provided on an electrode pad, a plurality of openings provided on the insulating film and located on the electrode pad, and inside the opening and in the insulating film. A semiconductor device comprising: a barrier metal provided on the barrier metal; and a bump provided on the barrier metal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20227793A JPH0758113A (en) | 1993-08-16 | 1993-08-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20227793A JPH0758113A (en) | 1993-08-16 | 1993-08-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758113A true JPH0758113A (en) | 1995-03-03 |
Family
ID=16454881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20227793A Withdrawn JPH0758113A (en) | 1993-08-16 | 1993-08-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758113A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017521A (en) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | Semiconductor device and its manufacturing method |
| JP2009545871A (en) * | 2006-08-01 | 2009-12-24 | フリースケール セミコンダクター インコーポレイテッド | Method and apparatus for improvements in chip manufacturing and design |
-
1993
- 1993-08-16 JP JP20227793A patent/JPH0758113A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017521A (en) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | Semiconductor device and its manufacturing method |
| JP2009545871A (en) * | 2006-08-01 | 2009-12-24 | フリースケール セミコンダクター インコーポレイテッド | Method and apparatus for improvements in chip manufacturing and design |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |