JPH07509083A - ディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル信号プロセッサ 本発明はプロセッサに関し、より詳細には、ディジタル電話の用途に特に適した プロセッサに関する。

かなりの数のディジタル電話アプリケーションは、音声の符号化／復号化に対す る完全な標準であるＡＤＰＣＭ　Ｇ７２１を使用している。ディジタル信号プロ セッサ（Ｄ　Ｓ　Ｐ）標準、たとえば７Ｍ８３２０Ｃ２５は、８ｋＨｚの標本化 を１３００サイクル必要としている（１０．４Ｍ１ｐｓ）。

本発明は、一方ではサイクル数を１０００以下に減少することに、他方ではエネ ルギ消費を減少することに最適化された広帯域信号プロセッサ（Ｂ　Ｂ　Ｓ　Ｐ ）を生成することを考察している。Ｇ７２１標準において実行される操作のリス トは表Ｉに示されている。

表Ｉ 機能　数 加算／減算　１２２ ＡＮＤ　６５ 右にプレシフト　５３ 左にプレシフト　４６ テストビノト　３７ ２の補数　２４ 動的シフト　２２ 正規化　１２ 排他的ＯＲ１１ ＭＰＹ　６＊６　８ ポストンフト　１１ ＭＰＹ　１３＊７　１ シフトユニット：ブレソフト、ポストシフトおよび正規化機能は４１５の操作か ら１４４の操作を表している。

シフトの値は、右方向あるいは左方向へ１ビツトから１５ビツト変わる。即位（ ｉｍｎｅｄｉａｔｅ　ｖａｌｕｅ　）あるいは計算値（ｃａｌｃｕｌａｔｅｄ　 ｖａｌｕｅ）がその時点において使用される。

テストビット：Ｇ７２１標準は、条件付き合意アクセス（ｃｏｎｄｉ　ｔｉｏｎ ａｌｉｎｃｌｕｓｉｏｎ　ａｃｃｅｓｓ）の多数の指示によって特徴づけられて おり、この場合テスト結果は１つまたはそれ以上のグループの動作（ａｃｔｉｏ ｎ）の実行を定義している。

乗算器：Ｇ７２１標準には乗算機能が必要である。同様に乗算器付きのＴＭＳ３ ２０Ｃ２５は、経済性の点から受け入れることができない。シフトおよび加算の 手法を備えたブースアルゴリズム（Ｂｏｏｔｈ　ａ１ｇｏｒｉｔｔ＋ｕ＋　）が 、より適しているが、プロセッサの性能を３％低下するだけである。

ＡＬＵ：　１６ビツトのＡＬＵ算術論理演算ユニットが必要である。

コマンド：０７２１のサブルーチンは、サイクルカウントとエネルギ消費を低減 するため、たとえば、繰り返し命令のブロック、遅延される分岐と復帰、正規化 ブロックおよびその他の、特化された機能を必要とする。

既存プロセッサの構造は、これらの能力（ｃａｐａｃｉ　ｔｙ）を備えておらず 、１６ビツトデータパスにおいてシフト正規化、条件付き実行および低コストの 乗算を効率よく実行することができない。

本広帯域信号プロセッサ（Ｂ　Ｂ　Ｓ　Ｐ）は、速度と融通性を改善するために 修正されたハーバードアーキテクチ＋　−Ｑｌａｒｖａｒｄ　ａｒｃｈｉＬｅｃ ｔｕｒｅ）を使用している。

バーバードアーキテクチャ−においては、プログラムメモリおよびデータメモリ は２つの別の場所に配置されており、命令の呼出しおよび実行から完全なリカバ リを可能としている。

本発明は、適当な価格に抑えながら、上記性能を備えたプロセッサアーキテクチ ャ−を生成することを考察している。

従って、その目的として、本発明には、ＣＰＵ中央処理装置、プログラムメモリ とデータメモリを含むプロセッサアーキテクチャ−があり、該中央処理装置は、 プログラム実行部とデータ処理部から構成されており、プロセッサの構造に入る 構成部品数を減らすため、プログラム実行部の少なくとも１つの要素はデータ処 環部に配置されていることによって特徴付けられている。

また、本発明には、１つの目的として上に定義したプロセッサアーキテクチャ− があるが、このプロセッサアーキテクチャ−では、プログラム実行部には、増分 デバイス（ｉｎｃｒｅｍｅｎｔｉｎｇ　ｄｅｖｉｃｅ　）およびアドレス指定デ バイスが付随するプログラムカウンタ、コントローラおよびプログラムカウンタ によってアドレス指定されるプログラムメモリが含まれ、プログラムカウンタと その増分デバイスおよびアドレス指定デバイスがデータ処理部に配置されている ことによって特徴付けられている。

本発明は、以下に述べる例によって示した説明によると共に、添付の図面を参照 することにより、より良く理解されつるであろう。

第１図は、広帯域信号プロセッサあるいはＢＢＳＰのアーキテクチャ−の全体の 略図である。

第２図は、第１図のＢＢＳＰの中央処理装置のプログラム実行部の略図である。

第３図は、中央処理装置のデータ処理部の略図である。

第４図は、中央処理装置の最左ｌの命令レジスタＬＭＯの模式図の一部である。

第５図は、ＣＰＵレジスタの一部と同様なプログラムカウンタブロックの模式図 の一部である。

第６図は、中央処理装置のＸレジスタおよびＢレジスタの模式図の一部である。

第７図は、ブースアルゴリズムを実行するために使用されるＭレジスタおよびシ フトレジスタを含むブロックの模式図の一部である。

第８図は、中央処理装置の状態制御レジスタの模式図の一部である。

第９図は、第５図のプログラムカウンタレジスタの内容を示す略図である。

第１Ｏ図は、第１図のアーキテクチャ−の算術論理演算ユニットおよびシフトユ ニットの模式図の一部である。

第１１図は、即値シフト操作（ｉｍｍｅｄｉａｔｅ　ｓｈｉｆｔｉｎｇ）のシフ トユニットの機能を示す略図である。

第１２図は、動的シフト操作（ｄｙｎａｍｉｃ　ｓｈｉｆｔｉｎｇ）におけるシ フトユニットの機能を示す略図である。

第１３ａ図および第１３ｂ図は、それぞれ最左端のレジスタに関しかつ動的シフ ト操作における、ＣＰＵのある種のレジスタ、シフトユニットおよび算術論理演 算ユニットの機能を示す模式図の一部である。

第１４図は、本発明によるＢＢＳＰのメモリフィールドを示す。

第１５図は、直接モードおよび間接モードにおけるオペランドのアドレス指定を 示す略図である。

第１６図は、本発明によるＢＢＳＰのパイプラインモードの機能を示す。

第１７図は、ＢＢＳＰのコアの制御部における命令フォーマットの表示である。

第１８図は、本発明によるアーキテクチャ−に使用される命令コードを示す。

第１図に示すように、ＢＢＳＰ広帯域信号プロセッサは主として３つのブロック を含んでいる。

ＢＢＳＰのコアは、ＣＰＵ中央処理装置２．４、プログラムメモリ１およびデー タメモリ３から構成されている。

ＣＰＵは、１６ビツトプロセツサであって、このプロセッサは機能的に２つの部 分に分割されている。即ち、 −プログラム実行部ｌ、２、 −　データ処理部４、 の２つである。

第２図に示すプログラム実行部は、１４ビツトのプログラムカウンタ６、コント ローラ８およびＲＯＭであるプログラムメモリ１を含んでいる。

プログラムカウンタ６は、１４ビツトのプログラムアドレスバス９を介してプロ グラムメモリＲＯＭＩをアドレス指定する。

コントローラ８は、２４ビツトの命令バス１０を介して、メモリｌから命令を受 信し、解読は、パイプラインモードで機能する解読器で確実に実行される。

コントローラブロック８には、ブロック内の命令を繰り返す６ビツトのＲＰＴＣ コマンド繰り返しカウンタ回路（第２図）と、割込みの流れ（ｃｏｕｒｓｅ）あ るいはサブルーチンの実行中に文脈を退避するために使用される、ポインタをス タックする（ｓｔａｃｋｉｎｇ）メモリスタックアドレスの上下カウンタ（ｕｐ −ａｎｄ−ｄｏｗｎｃｏｕｎｔｅｒ　）とが含まれている。

プログラムカウンタ６は、増分デバイス１１およびアドレス指定デバイス１２に 組み合わされている。

使用されるシリコン表面を削減しかつ性能とプログラミングの融通性を改善する ため、プログラムカウンタ６、増分デバイス１１およびプログラムカウンタのア ドレス指定デバイス１２はデータ処理部４に配置されている。

各サイクルにおいて、プログラムカウンタ６はＰＡＢアドレスを発生させ、ＲＯ Ｍプログラムメモリ１の中の命令を呼び出す。

通常、プログラムカウンタ６は増分デバイス１１によって１だけ増分される。

分岐、割込みあるいはプログラムカウンタ６のローディングがあると、このカウ ンタの状態は、命令解読器（ｉｎｓｔｒｕｃｔｉｏｎ　ｄｅｃｏｄｅｒ　）から 、あるいはデータ処理部にある算術論理演算ユニットから来ている１４ビツトバ ス１３によってプログラムカウンタ６に送られるプログラムメモリアドレスのＰ ＭＡ値によって修飾される。

つぎにデータ処理部の部分４について、第３図を参照して説明する。

データ処理部４は、■６ビツトレジスタスタツク１５、シフトユニット１６およ びＡＬＵ算術論理演算ユニソ１−１７から構成されている。

データ処理部は、１６ビツトデータバス１８および１５ビツトアドレスバス１９ によってデータメモリブロック３（第１図）に接続されている。

算術論理演算ユニット１７は、１つの命令において、レジスタからレジスタへの １６ビツト語の操作、あるいはレジスタに対する直接メモリ操作あるいは間接メ モリ操作を実行する。

１つの命令は、各マノンサイクル中に実行される。普通の演算命令の外に、ＡＬ ＵＩ７は、高速コントローラに必要なピント操作能力を備えた動作を確実に実行 する。

ＡＬＵ］７の入力に配置されているシフトユニットＩ６は、ＡＬＵ１７によって レジスタの内容に関する操作が実行される前に、該レジスタの内容の左あるいは 右に対してＯピントから１５ビツトだけ論理シフトあるいは算術シフトが行われ ることを可能にしている。

ＡＬＵの入力Ａは、レジスタスタック１５、データメモリ３（第１図）あるいは コントローラ８から１６ビツト語を受信する。

ＡＬＵの人力Ｂは、シフトユニット１６を介してレジスタスタック１５だけに接 続されている。

ＡＬＵ１７の出力は、レジスタ１５およびデータメモリ３に接続されている。

シフトユニット１６を使用したＡＬＵＩ７の動作により、２つの命令（と２つの アドレス）で１つの数の仮数と指数を抽出することが可能である。

乗算の操作は、それぞれｌサイクルの複数の命令（ＭＰＹ、ＭＰＹＩ）で実行さ れる。

乗算命令はシフト操作と加算処理を備えたブースのアルゴリズムを使用している 。

ＢＢＳＰのＣＰＵ中央処理装置には、８個の内部１６ビツトレジスタが含まれて いるが、これらのレジスタは、汎用レジスタあるいは専用機能の特殊レジスタと して使用することができる。

レジスタＸおよびレジスタＢは、事後増分（ｐｏｓｔｉｎｃｒｅＩ＋ｅｎｔｉｎ ｇ）の可能性を備えた間接アドレス指定に使用することができる。

レジスタ６は、プログラムカウンタとして使用することができる。

レジスタＭは、２ビツト右にシフトする乗算に使用することができる。

レジスタＡ２は、命令の正規化に使用するデスティネーションレジスタである。

ＳＷは状態レジスタである。

ＣＰＵおよびＢＢＳＰメモリの構成について、これから説明する。

第１図の機能図は、ＢＢＳＰの主なデータブロックと経路を示している。

ＢＢＳＰのＣＰＵには、８個の内部レジスタが含まれているが、これらのレジス タは以下に示すとおりである。即ち、レジスタＸは、１６ビツトレジスタあるい は間接レジスタである。

レジスタＢは、１６ビツトレジスタあるいは間接レジスタである。

レジスタＡＯは、１６ビツトレジスタである。

レジスタＡＩは、１６ビツトレジスタである。

レジスタＡ２は、１６ビツトレジスタである。

レジスタＭは、１６ビツトレジスタあるいはブースシフトレジスタである。

レジスタＭは、１６ビツトレジスタあるいは状態レジスタあるいはコマンドレジ スタである。

レジスタＰＣ６は、１４ビツトプログラムカウンタである。

これら全てのレジスタは、ＡＬＵによって実行される命令のソースオペランド及 び／或いはデスティネーションオペランドにすることができる。これらのレジス タとその用途は後で説明する。

全ての内部レジスタは、汎用レジスタである。これらのレジスタは、ソースオペ ランド及び／或いはデスティネーションオペランドとして使用することができる 。ＡＤＰＣＭ型の圧縮アルゴリズムを使用するディジタル電話のアプリケーショ ン用中央処理装置ＣＰＵの性能を改善するために、一定の汎用レジスタには命令 コードによって指定される特殊機能がある。特殊機能を備えたレジスタは、ＡＬ Ｕ算術論理演算ユニット１７と並列に動作する。

レジスタＡ２および最左１　（ｌｅｆｔｍｏｓｔ　ｏｎｅ）のあるＬＭＯブＣ１ −７りｌが、第４図の２０および２１にそれぞれ示されている。

最左ｌの命令コードＬＭＯが指定されると、最左ｌ操作の結果は、レジスタＡ２ の２０に配置される。

本最左１操作の結果は、ソースの最上位ビットから生じた連続したゼロの個数で ある。この目的は、正の数を正規化することである。

プログラムカウンタ６は、次に実行される命令のプログラムメモリアドレスを含 む１４ビツトレジスタである。

ＢＢＳＰは、プログラムカウンタ６によってアドレス指定されたプログラムメモ リの位置から来ている命令を読む。

プログラムカウンタ６は、デバイスの電力がオンになった後、ゼロに初期化され る。プログラムカウンタのビット１４．１５はアドレス指定に使用されない。

これらのビットを読む動作により、ビット１５．１４に対してビットＮ、ビット Ｚが与えられる。

これらのビットに対する書込み動作には、実動作が伴わないので、ＮおよびＺは 修飾されない。

プログラムカウンタ６の値は、分岐、サブルーチンに対する飛び越し、復帰およ びプログラムカウンタ６がデスティネーションレジスタとして使用される場合の 操作により、修飾されることがある。

この最後の可能性は、計算分岐に使用される。計算分岐（ｃａｌｃｕｌａｔｅｄ 　ｂｒａｎｃｈ　）は遅延するが、これは、後に計算分岐がある命令は、有効分 岐（ｅｆｆｅｃｔｉｖｅｂｒａｎｃｈ）の前に実行されることを意味している。

たとえば、 ＬＤ　（Ｘ）、ＰＣ計算分岐 ＳＴ　Ｘ、ＡＯ実行済み命令 ＡＤＤ　ＡＯｌＡＩ　非実行済み命令　で、”ＳＴ　Ｘ、ＡＯ”は、分岐”ＡＤ ＤＡＯ１ＡＩ″が実行される前に、実行される。

命令ブロックの繰り返し命令により、Ｃ，ＰＵサイクルタイムの損失を招かずに ループを生成することが可能になる。

この機能は、ＲＰＴＢ命令と条件（？ＥＯＬ）を生成することにより実施されて いたが、ＲＰＴＢ命令により、パラメータとしてのループの数が指定され、条件 （？ＥＯＬ）によって、このループの中の次から最後までの命令（ｎｅｘｔ−ｔ ｏ−ｌａｓｔ　１ｎｓｔｒｕｃｔｉｏｎ）が指定される。

ＲＰＴＢ命令は、ループの開始アドレスを、プログラムカウンタ６をスタートす るレジスタ２３に転送する。

また、ＲＰＴＢ命令は、実行されるループの数をコントローラブロック８（第２ 図）の繰り返しカウンタ２２に格納する。

次から最後までの命令は、条件（？ＥＯＬ）を使用する条件付きでなければなら ない。この条件だけで、プログラムカウンタは次の命令の後に開始アドレスによ りロードされる。

第６図に示す間接レジスタＸ２４および間接レジスタＢ２５は、両方ともに対応 する増分デバイス２６．２７に接続されているが、増分デバイスはＡＬＵと並列 に機能する。間接アドレス指定は、命令コードに指定されており、レジスタＸあ るいはレジスタＢのいずれかをアドレスレジスタとして使用する。

レジスタＸおよびレジスタＢは、指定されていれば、命令が実行された後で自動 的に増分される。

ＭＰＹは、ブース乗算アルゴリズムの１フエーズである。この操作は、レジスタ Ｍ２８の２つの最下位ビットと、前のＭＰＹあるいはＭＰＹ１操作におけるＭの 先行１ビツトとにより決定される。ＭＰＹＩは、ブースアルゴリズムの第１７Ｍ ＰＹ　ＭＰＹＩ Ｍ　Ｍｔし−１）　テステ（拳−シ１ン　に０００ｘ　ｄ　００　ｄ ０１１ｘｄ＋（ｓシｙ＋ｎＬ１ ０１０ｘｄ＋ｌｓシフ）２１１＋０１ｄ＋（ｓシフト之１ｔＬ１０１１ｘｄ＋２ ”ｎシフト！ｈＬ１ １００ｘｄ−２會＋５）７）２ＩＩＬ１１０ｄ−２°（ｓシフ）Ｊ＆Ｌ１１０１ ｘｄ−ｉｓシフト２八Ｌ） ”０ｘＦ（ｓシフ）２＆Ｌ１１１ｄ−（ｓシフ）ｎＬｌｌｌ　１ｘ　ｄ レジスタＭ２８は、ＭＰＹおよびＭＰＹ１操作の後で２ビツト右に論理シフトさ れる。

乗算の開始は、ＭＰＹｌでなければならない。

符号付き２０ビツトの乗算は、後にｎ−１個のＭＰＹがあるＭＰＹＩでなければ ならない。

符号なしの２ｎ−１ビツトの乗算は、後にｎ−１個のＭＰＹがあるＭＰＹｌでな ければならない。

割込みが発生すると、Ｍ（ｔ−１）番目のビットは退避されないが、このことは 、割込みサブルーチンがＭＰＹあるいはＭＰＹＩを使用していると、Ｍ（ｔ−１ ）番目のビットは、その割込まれたサブルーチンで実行された乗算結果を修飾す ることを意味している。

状態レジスタ３０は第８図に示されている。

状態レジスタ３０には、状態ビット、フラグおよびコマンドビットが含まれてい る。

条件付き命令は全て、プログラムの流れを決定するためにこれらの状態ビットを 使用する。状態レジスタの各ビットの表記と定義は以下の通りである。即ち、＊ ビットＯＵ　ユーザによって確立あるいは再確立されるユーザビット、このビッ トは条件　？Ｕで使用される。

＊ビットＩ　Ｕｌ　ユーザピットはユーザによって確立あるいは再確立されてい る。

＊ビット２　Ｂ／Ｌ　データメモリの読出し／書込み用選択モード。

＊ビット３　Ｅｌ　グローバルな許可のある割込み。このビットは、ＢＢＳＰの マスク可能な割込みを許可／禁止する。

０＝マスク可能なグローバルな割込み要求を禁止する。

■＝マスク可能なグローバルな割込み要求を許可する。

＊ビット４　Ｅｌｌ　許可ｌの割込み：１＝許可された割込み、０＝禁止された 割込み ＊ビット９　Ｃ桁上げ：この状態ビットは、操作に桁上げがある場合の演算命令 によって確立される。減算Ａ−Ｂは、加算Ａ＋　（−Ｂ）と考えられるので、桁 上げは（剰余の逆）結果として確立される。

Ｃ＝ＯｉｆＡ＜Ｂ：　Ｃ＝ｌｉｆＡ≧Ｂ０操作　Ａ　ＮＥＧ　Ａは、 ！Ａ＋１の加算として実行され、桁上げは結果として確立される。

＊ビット１０−１２　ＤＩＯ−１２ 直接アドレス指定の頁番号 ＊ビット１３　ＰＺ　先行するゼロ：ＰＺはビットＺの１−レベルのスタックで ある。ＰＺは、状態更新が要求されたときＺによりロードされる。

＊ビット１４　Ｚ　ゼロ：先行操作の結果が０てあったときＣＰＵによってｌに セットされ、その他の場合は消去される。

＊ビット１５　Ｎ　負：ＣＰＵは、このビットを前の操作の結果の最上位（符号 ）ビットの値にセットする。

条件ビット、Ｎ、Ｚ、ＰＺ、Ｃは前の命令の結果を示す。これらの条件ビットは 、命令によって状態更新（ＵＳ）が要求される都度更新される。

ＢＢＳＰが割込みを認識すると、飛び越しサブルーチン（ＪＳＲ）が実行され、 状態レジスタ（ＳＷ）の条件ビットＮ、　Ｚは、そのスタックに自動的に押し込 まれる。これらの条件ビットは、プログラムカウンタ６の１４個の最低位ビット により組み合わされて、そのスタックの同一語に押し込まれる。

サブルーチンからの正常な出口は、サブルーチンから復帰する命令、ＲＴＳによ って確実に実行される。サブルーチンから復帰するため、ＢＢＳＰがＲＴＳ命令 を実行すると、ＢＢＳＰは、スタックから取り出す操作を持つプログラムカウン タの内容を自動的にリセットする。

２つの状態ビットＮ、Ｚは格納されず、ＲＴＳ命令の前に持っていた状態を続け る（第９図）。

割込みからの正常な出口は、プログラム割込みから復帰するＲＴＩ命令によって 実施される。ＢＢＳＰがＲＴＩ命令を実行すると、ＢＢＳＰは、スタックから取 り出す操作を持つプログラムカウンタの内容を自動的にリセットする。２つの状 態ビットＮ、Ｚはリセットされ、スタックから出て行く。

つぎにＳＰスタックポインタについて考察する。

スタックは、後入れ、先出だしの循環読出し／書込みメモリ（ｃｉｒｃｕｌａｒ 　ｒｅａｄ／ｗｒｉｔｅ　ｍｅｍｏｒｙ、　１ａｓｔ　ｉｎ、　ｆｉｒｓｔ　ｏ ｕｔ）として機能する。スタックは、サブルーチン呼出の復帰アドレスを格納す るために使用される種類あるいは状態レジスタ３０の割込みおよび条件フラグの スタックである。ＳＰスタックポインタは、４ビツトカウンタであり、アドレス ＯｘＯから０ｘｌＥ（１６ビツトの１６語）で始まるデータメモリの最初の１６ 語を指している。プログラマは、このカウンタに直接アクセスすることはできな い。

ＳＰポインタは語だけを指し、命令がバイトの形式をした命令であってもバイト を指すことはない。

スタックポインタは、命令が割込みサブルーチンに入る場合およびスタ・ツクポ インタが間接アドレス指定に使用される場合に、命令、ＪＳＲ，ＲＴＳ、ＲＴＩ 、によって使用される。

スタックを押し込むこと（ｐｕｓｈｉｎｇ　ｔｈｅ　５ｔａｃｋ　）　（Ｊ　Ｓ Ｒおよび割込み）は、スタックポインタによって定義されるアドレスを格納する ことと、スタックポインタをこの（ＳＰを事後増分する）順序で増分することで ある。スタックを飛び出すこと（ｐｏｐｐｉｎｇ　ｔｈｅ　５ｔａｃｋ　）　（ ＲＴＳおよびＲＴＩ）は、スタックポインタを減分する（ＳＰを事前減分（ｐｒ ｅｄｅｃｒｅｍｅｎｔｉｎｇ　）する）ことによって行われる。

したがって、このことはＳＰの新しい値によって定義されるアドレスを読出すこ とである。

つぎに第１Ｏ図を参照して、シフトユニット１６および算術論理演算ユニット１ ７について説明する。

シフトユニット１６はソース／デスティネーションレジスタＲＢの内容を受信す るが、ソース／デスティネーションレジスタＲＢの内容は、論理あるいは算術方 法で０から１５ビツトだけ左あるいは右にシフトできる。シフトユニットの出力 は、算術論理演算ユニット１７のＢ入力に直接接続されている。ソフトユニット はＡとＢの間の操作を実行する。

入力Ａは、レジスタＲＡからのファイル［原文のまま］、定数にあるいはメモリ からのデータを受信するが、入力ＢはシフトユニットＩ６の出力を受信するだけ である。

シフトの値は、即値シフト操作の命令コードあるいは動的シフトのレジスタＡ２ の中で定義される。

即値シフト：命令オペランドは、 −〇から１５のシフト値、 −左方向あるいは右方向、 −論理シフトあるいは算術シフト、 を定義する。

シフトの例を以下に示す。

ＡＯとＡｔのＡＮＤ、１５単位右に論理シフトされ、結果はＡｔに退避される。

２、ＡＮＤ　ＡＯ，ＡＩ ＡＯとＡＩのＡＮＤ、結果はＡＩに退避される。

３、ＡＮＤ　ＡＯ，ＡＩ、しくく１５ ＡＯとＡＩのＡＮＤ、１ビツト右に論理シフトされ、結果はＡＩに退避される。

４、ＡＮＤ　ＡＯｌＡＩ−Ａ＞＞１ ＡＯとＡＩのＡＮＤ、１ビツト右に算術シフトされ、結果はＡｌに退避される。

５、ＡＮＤ　ＡＯｌＡｌ、Ａ＞＞１５ ＡＯとＡＩのＡＮＤ、１５ビツトだけ右に算術シフトされ、結果はＡＩに退避さ れる。

例１から例５に対するコードは以下に示されているが、第１１図にも示されてお り、この図は即値シフトを示している。

第１２図に示す動的シフトは左に対するシフトであり、シフトされるビット数は レジスタＡ２に含まれる符号付きの値である。本モードは、ＲＢを３２から３１ にシフトする可能性を有している。

通常、最左ｌ操作は、動的シフトに先行する。ＬＭＯ操作の結果は、ソースレジ スタの最上位ビットで始まる連続したゼロの数である。

結果はレジスタＡ２の２０に置かれる。動的シフト操作は、ソースレジスタの最 初（のピント）を最上位ビットの位置に置く。ＬＭＯ命令の実行中（第１３ａ図 ）、ＺＯの指数はＡ２に置かれる。

正規化命令（第１３ｂ図）は、ＡＯをＡ２に定義された値だけシフトする。Ａ１ 　（要求があれば）とＡ２の間の操作の結果は、Ａ２に復帰したときにソフトさ れる。

つぎに第１４図を参照して、ＢＢＳＰのメモリの構成を説明する。

ＢＢＳＰは、別々の場所に配置されたデータメモリとプログラムメモリを備えた バーバードアーキテクチャ−を利用している。

ＢＢＳＰは、プログラムメモリとデータメモリに対する２つの別のアドレス空間 を備えている。

第Ｈ図は、ＢＢＳＰにおけるメモリ領域の配列を示している。

プログラム空間３０では、ＢＢＳＰの１４ビツトのプログラムカウンタ６により 、プログラムメモリの１６ビツト語２４のアドレス指定することができる。同メ モリの上部には、割込みおよび初期状態２．　２．　２への復帰用アドレスベク トルの最初が含まれている。

データ空間には、ＲＡＭ、ＲＯＭおよび入出カセット、Ｉｌｏが含まれており、 アドレス空間３１は０から７ＦＦＦｈの間に含まれている。データ空間はバイト （オクテツト）で構成されている。全アドレスはバイトアドレスである。

間接アドレス指定モードによればデータ空間の３２キロバイトをアクセスするこ とができる。ＢレジスタあるいはＸレジスタには、１５ビツトの有効アドレスが 含まれている。

ある。”　ＤＭＡ”命令フィールドには１０ビツトシフトされたアドレスが含ま れており、状態レジスタには３ビツトの頁アドレスが含まれている。

オペランドアドレス指定の図を示す第１５図に示すように、２つの最上位ビット がゼロにセットされる。　注意されたいことは、入力および出力３２のＩ１０空 間は、各データ頁の終わりに置かれた３２語の空間だということである。

ＢＢＳＰは、 修正バーバードアーキテクチャ−を使用しているが、このアーキテクチャ−にお いては、データメモリおよびプログラムメモリは、２つの別の空間に配置されて おり、このことが命令の呼出および実行を完全にオーバーラツプできるようにし ている。

第１６図に示すように、ＢＢＳＰに採用されている２レベルのパイプラインアー キテクチャ−のために、このオーバーラツプすることができるのである。

パイプラインアーキテクチャ−は、必要なトランジスタの数と消費されるエネル ギに関する性能という観点から最良の妥協案である。

ブリフェッチ／解読／実行のバイブラインは、実際にはユーザには見ることがで きない。

バイブラインの機能においては、第１６図の矢印群によって示すように、ブリフ ェッチ、解読および実行の動作は独立している。

ｍｌのバイブラインレベル 】、プログラムカウンタ６はつぎの命令アドレスを発生させる。

２６　命令のフェッチ。

３、プログラムアドレスを更新する。

４、命令を解読する。

第２のバイブラインレベル ５、オペランドアドレスをの発生させる。

６、オペランドを読出す。

７、（アドレス指定が事後増分を伴う間接アドレス指定のとき）オペランドのア ドレスを更新する。

８、命令を実行し、デスティネーションレジスタあるいはメモリに結果を退避さ せる。

つぎにＢＢＳＰの命令セットを詳細に検討する。

ＢＢＳＰには４つの命令フォーマットがある。

２つのレジスタ、Ｒａ、Ｒｂの間の操作を定義する、レジスタからレジスタへの 命令。

レジスタＲａの中で定義されるデータメモリアドレスとレジスタＲｂとの間の操 作に関する、間接レジスタ命令。

命令フィールドの中で定義されるデータメモリアドレスとレジスタＲｂとの間の 操作に関する、レジスタからメモリへの命令。

プログラム実行の流れの制御を確実に実行するコマンド命令。

つぎに第１７図を参照して、命令形式を説明するが、第１７図は上に挙げた４つ の命令形式を４つの線の形で示している。

レジスタからレジスタへの命令、間接レジスタ命令、およびレジスタからメモリ への命令は、整数型命令である。最後の形式はコマンド命令である。

命令の形式は、フィールド３．０で選択される。

解読の複雑さとエネルギの消費を低減するため、全命令は２４ビツトの長さを備 えており、命令形式３．０、操作コード３．　１あるいは３．２、条件コード３ ゜３のフィールドは、同じである。

整数型命令に対しては、状態更新３．４およびソースレジスタ／デスティネーシ ョンレジスタ３．５は共通している。

他のフィールドは形式に依存している。命令のタイプはＢＢＳＰのコアのコント ローラ部８（第１図）で解読される。

命令コードは第１８図に詳細に示されている。

整数型命令の操作コード（ｏｐｅｒａｔｉｏｎ　ｃｏｄｅ）は、次に示す４つの 範鴫に分かれている。

−　オペランドをシフトする操作３．Ｉ５゜−シフトしない操作３．１６゜ −乗算の操作３，１７ −　バイト転送３．■８ デスティネーションをシフトする命令は、加算　ＡＤＤ Ａの条件による加算／減算　ＡＳＣＡ Ｂの条件による加算／減算　ＡＳＣＢ 減算Ａ　５ＵＢＡ 減算Ｂ　５ＵＢＢ ＥＴ　ＡＮＤ ＯＵ　ＯＲ 排他的ＯＲＸＯＲ ソースをシフトする命令は、 格納　ＳＴ 条件付き格納　５ＴＮＣ 乗算　ＭＰＹ 乗算Ｉ　ＭＰＹ１ 条件付きバイト格納　ＳＴＢ ンフトしない命令は、 ローディング　ＬＤ 最左Ｉ　ＬＭＯ 否定　ＮＥＣ 第１８図の［３，２］にある操作コードのコマンド命令は、３つの範鴫に分かれ ている。

−オペランドがない命令３．１９゜ −プログラムメモリアドレスのある命令３．２０．３．２２゜−繰り返しの値の ある命令３．２１０ 操作コードの命令は算術論理演算ユニット１７の機能を指定する。

条件コードは、第１７図のフィールド３，３により示されている。条件コードに よりある命令の実行条件が選択される。いろいろな条件が、第１８図の３．３に 表されている。

選択された条件は、現在の状態の内容と比較される。条件が真であれば、デステ ィネーションオペランドは、現在の操作の実行結果によって修飾される。

条件が真でなければ、デスティネーションは修飾されない。

状態更新は、第１７図のフィールド３．４により示されている。

状態更新ビットが１であれば、ＡＬＵ１７の中の現在操作の実行結果を使用して 状態が更新される。語モードの場合、状態はＡＬＵの１６ビツトの結果にセット される。Ｂ＝１のバイトモードの場合、状態はＡＬＵの８ビツトの結果にセット される。

ＵＳが選択されなければ、状態は修飾されない。

ソースレジスタおよびデスティネーションレジスタ：Ｒｂフィールドによりソー スレジスタ／デスティネーションレジスタが選択される。

Ｒｂレジスタの内容は、シフトユニット１６を介してＡＬＵ１７の入力Ｂに接続 されている。

ソースレジスタあるいは間接アドレス指定：レジスタからレジスタ形式の場合、 Ｒａ３．６によりＡＬＵ１７の入力Ｂに接続されているソースレジスタが選択さ れる。

間接アドレス指定の場合、間接フィールド、ＲＡ３．２３．３，２４によりメモ リの中のデータのアドレスを含むレジスタが選択される。命令実行の後、そのレ ジスタを自動的に増分することができる。

制御命令以外の全ての命令は、バイト形式あるいは語形式だけを持つことができ る。

これらの命令は、 加算　ＡＤＤ ＡＮＤ操作　ＡＮＤ Ａの条件による加算／減算　ＡＳＣＡ Ｂの条件による加算／減算　ＡＳＣＢ ローディング　ＬＤ 最左Ｉ　ＬＭＯ 乗算Ｉ　ＭＰＹＩ 乗算　ＭＰＹ 否定　ＮＥＣ ＯＲ操作　ＯＲ 格納　ＳＴ 条件付き格納　５ＴＮＣ 減算Ａ　５ＵＢＡ 減算Ｂ　５ＵＢＢ 排他的ＯＲ操作　ＸＯＲ 初期値（ｃｌｅｆａｕｌｔ　ｖａｌｕｅ　）は、語形式（”　ＡＤＤ　ＡＯ，Ｂ ’　）であり、後でａ、ｂを加えることにより、ニモニック命令はバイト命令（ ”　ＡＤＤ、ＢＳＡＯｌＢ”）になる。この修飾要素は、以下に示す結果を持つ ことができる。

−状態更新が使用されると、状態語は結果の最低位８ビツトにより更新される。

−自動的に増分される間接アドレス指定モードの場合、インデックスは（２の代 わりに）１だけ増分される。

−データメモリからデータが来ると、算術論理演算ユニットに送られた１６ビツ トの最上位バイトが、０にセットされる。

バイトモードの場合、算術論理演算ユニットが（フラグを除き）１６ビツトモー ドで機能していることは理解できるであろう。

このことは、デスティネーションレジスタに置かれる結果は１６ビツトの結果で あるということを意味している。また、ソースレジスタから来るデータも１６ビ ツトのデータである。

このことは、右へのシフトは、シフトユニットも１６ビツトモードで機能してい ることに注意して使用しなければならないことを意味している。データがメモリ から来る場合、最上位バイトは０にセットされ、データがレジスタから来る場合 、最上位バイトは修飾されない。　このバイト識別の手段は、レジスタからレジ スタへのアドレス指定あるいは間接アドレス指定に使用できるだけである。

バイト識別の手段は、直接アドレス指定および即時アドレス指定する場合には使 用できないのである。

また、バイト識別の手段を制御命令に使用することはできない。

３つの別のバイト命令が追加された。即ち、ＬＤＢ　バイトをロードする ＳＴＢ　バイトを格納する ＣＢＳ　バイトを比較し分岐する である。

ＬＤＢおよびＳＴＢは、直接アドレス指定により使用できるだけである。

これらのバイト命令は、レジスタからレジスタへのアドレス指定および間接アド レス指定には使用できない。

レジスタからレジスタへの命令および間接レジスタ命令には、算術シフトあるい は論理シフトを選択するシフトオペランド３．８および左あるいは右へのシフト とシフトする値を選択する５ビットフィールド３．９が含まれている。

第１７図に示すＤＭＡ直接メモリアドレスフィールド３．ｌＯは、条件コード３ ．３の７あるいは１５が選択された場合、算術論理演算ユニット１７の入力Ａに 接続されるソースオペランドのアドレスを選択する。

このフィールドは、符号付き定数３．１１であり、ＡＬＵ１７の入力へに接続さ れるソースオペランドとして使用される。ＡＬＵの動作は、ＲｂおよびＫの間で 実行される。結果はデスティネーションレジスタＲｂの中にある。ＰＭＡフィー ルド３，１２には、制御命令によりプログラムカウンタを修飾するプログラムア ドレスが含まれている。

繰り返しの値は、ＲＰＴＢブロック繰り返し命令により繰り返しカウンタ２２（ 第２図）にロードされる。ＲＰＴＢ命令は、命令繰り返しブロックを開放するが 、命令繰り返しブロックは、繰り返しカウンタがゼロである場合および条件コー ドＥＯＬが選択されていた場合終了する。

各ループにおいて、繰り返しカウンタはｌだけ減分される。

Ｆｉｇ、　９ Ｆｉｇ、　／Ｊ（７Ｆｉｇ、　ＩＪｂ 補正書の写しく翻訳文）提出書（特許法第１８４条の８）

Claims (1)

1. 【特許請求の範囲】 １．中央処理装置ＣＰＵ（２、４）、プログラムメモリ（１）およびデータメモ リ（３）を含むプロセッサアーキテクチャーであって、前記中央処理装置はプロ グラム実行部（１、２）およびデータ処理部（４）を機能的に含み、前記プロセ ッサの構成に関係する構成部品の数を液少するため、プログラム実行部（１、２ ）の少なくとも１つの要素（６、１１、１２）がデータ処理部（４）の中に配置 されていることを特徴とするプロセッサアーキテクチャー。 ２．請求項１記載のプロセッサアーキテクチャーであって、前記プログラム実行 部（１、２）は、増分デバイス（１１）およびアドレス指定デバイス（１２）が 組み合されているプログラムカウンタ（６）、コントローラ（８）およびプログ ラムカウンタ（６）によってアドレス指定されるプログラムメモリ（１）を含み 、前記プログラムカウンタ（６）およびその増分デバイスおよびアドレス指定デ バイス（１２）は、前記データ処理部（４）の中に配置されていることを特徴と するプロセッサアーキテクチャー。 ３．請求項１あるいは請求項２記載のプロセッサアーキテクチャーであって、前 記データ処理部（４）は、レジスタスタック（１５）および算術論理演算ユニッ ト（１７）を含み、前記データ処理部（４）は、データバス（１８）およびアド レスバス（１９）によってデータメモリ（３）に接続され、プログラムカウンタ （６）、その増分デバイスおよびアドレス指定デバイスは前記データ処理部（４ ）のレジスタスタック（１５）の一部を形成していることを特徴とするプロセッ サアーキテクチャー。 ４．請求項３記載のプロセッサアーキテクチャーであって、前記データ処理部（ ４）は、レジスタスタック（１５）と算術論理演算ユニット（１７）の間に接続 されているシフトユニット（１６）をさらに含みかつ算術論理演算ユニット（１ ７）によってレジスタの内容に関する操作が実行される前に、このレジスタの内 容を左あるいは右に論理シフトあるいは算術シフトすることを可能としているこ とを特徴とするプロセッサアーキテクチャー。 ５．請求項１から４の１つに記載のプロセッサアーキテクチャーであって、前記 プログラムカウンタ（６）は、プログラムカウンタ（６）の接続、割込みあるい はローディングの場合、プログラムカウンタ（６）の条件を修飾するための信号 （ＰＭＡ）を送るパス（１３）により、算術論理演算ユニット（１７）あるいは データ処理部（４）の命令解読器にさらに接続されていることを特徴とするプロ セッサアーキテクチャー。 ６．請求項１から５の１つに記載のプロセッサアーキテクチャーであって、前記 中央処理装置の前記データ処理部（４）は、汎用レジスタとしてあるいは専用機 能を備えた特殊レジスタとして利用できる複数の内部レジスタ（Ｘ、Ｂ、Ａ０、 Ａ１、Ａ２、Ｍ、ＳＷ、ＰＣ）を含むことを特徴とするプロセッサアーキテクチ ャー。 ７．請求項６記載のプロセッサアーキテクチャーであって、汎用レジスタとして あるいは特殊レジスタとして利用できる前記レジスタは、算術論理演算ユニット （１７）と並列に機能する増分デバイスに接続されかつ間接アドレス指定の場合 アドレスレジスタとして利用されるレジスタ（Ｘ、Ｂ）、最左１操作ブロックに 組み合わされ最左１の操作の結果を受信するレジスタ（２０）、ブースシフト乗 算レジスタ（Ｍ）（２１）、状態あるいはコマンドレジスタ（ＳＷ）およびプロ グラムカウンタ（６）を構成するレジスタ（ＰＣ）を含むことを特徴とするプロ セッサアーキテクチャー。 ８．請求項７記載のプロセッサアーキテクチャーであって、ブースシフトレジス タによる乗算は、一連の加算／シフト命令（ＭＰＹ）によって実行され、前記一 連の加算命令／シフト命令の第１の１つ（ＭＰＹ１）は乗算シーケンスの初期化 を可能にすることを特徴とするプロセッサアーキテクチャー。