JPH0749770A - 演算装置 - Google Patents

演算装置

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JPH0749770A
JPH0749770A JP3068412A JP6841291A JPH0749770A JP H0749770 A JPH0749770 A JP H0749770A JP 3068412 A JP3068412 A JP 3068412A JP 6841291 A JP6841291 A JP 6841291A JP H0749770 A JPH0749770 A JP H0749770A
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JP
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stages
accumulator
calculation
floating point
accumulators
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JP3068412A
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Glenn A Tamura
グレン・タムラ
Prem Sobel
プレム・ソーベル
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Original Assignee
Advanced Micro Devices Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/386—Special constructional features
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  • Saccharide Compounds (AREA)
  • Photoreceptors In Electrophotography (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 独立した、並列な、または関連したパイプラ
イン化計算を実行しうる浮動小数点演算装置を得るこ
と。 【構成】 演算論理装置は、少なくとも２つ段において
計算するための手段を含み、この手段は、少なくともも
２つの段の各々を、少なくとも部分的に同時に計算する
ための手段と、少なくとも２つの段の各々を計算するた
めの手段が、一度に１つの計算しかを行なわないことを
確実にするための手段とを含む。この発明の実施例にお
いて、浮動小数点装置のパイプ段とともに働くアキュム
レータは、計算手段を含む。この発明はまた、計算を少
なくとも２つの段に分けるステップと、少なくとも２つ
のアキュムレータ、前記少なくとも２つの段の各々にお
ける計算につき１つのアキュムレータを用いて、段の結
果を別々に類算するステップとを含む計算を行なう方法
を含む。

Description

【発明の詳細な説明】
【０００１】
【関連の出願への相互参照】この出願は次の米国特許出
願に関するものである。
【０００２】 連続番号 名称 発明者 （06940/0002） パイプライン化された浮動小数点処理装置 パールマン （Pipelined Floating Point Processing （Perlman ）、 Unit） 他 （06940/0003） 正規化パイプライン化された浮動小数点 グプタ 処理装置 （Gupta ）、他 （Normalizing Pipelined Floating Point Processing Unit ） （16940/0005） 多重演算のブール条件を収集するための装 ミックミン 置および方法 （McMinn）、他 （Apparatus and Method For Collecting Boolean Conditions of Multiple Operations ） （06940/0007） 高速繰反復除算のための特殊キャリ保存加 シャー 算器 （Shah）、他 （A Special Carry Save Adder For High Speed Iterative Division） （06940/0009） 高速混合基数加算器 リンチ （High Speed Mixed Radix Adder） （Lynch ）、他 （06940/0010） 基数４キャリ先見ツリーおよびその冗長セル （06940/0014） 平方根オプションを有する高速除算器 リンチ （High Speed Divider With Square Root （Lynch ）、他 Option） すべての相互参照された出願はこれとともに同じ日付に
出願され、かつこの発明の譲受人に譲渡される。すべて
の相互参照された出願は、すべてここで参照することに
より援用される。
【０００３】
【発明の背景】
【０００４】
【発明の分野】この発明は、コンピューティングシステ
ムのための演算装置に関するものであり、より詳述すれ
ば、浮動小数点演算装置に関するものである。
【０００５】
【関連技術の説明】多くのコンピュータプログラムは、
多数の浮動小数点算術演算を必要とする。したがって、
そのようなプログラムが行なわれるコンピュータによっ
て実行される多数の命令は、浮動少数点命令である。そ
のようなプログラムについては、サイクルごとに実行さ
れ得る浮動小数点算術命令の数が大きいほど、オペレー
ションの機械速度はより速い。
【０００６】先行技術は、浮動小数点処理時間の速度を
上げるための努力の例を十分に備えている。デグルート
（ＤｅＧｒｏｏｔ）の米国特許４，６８３，５４７は、
たとえば、各サイクルに生じられるべき、２つの浮動小
数点結果を許容する浮動小数点演算装置を開示する。そ
の同じ特許は、すぐに実行されるべき多重算術演算を許
容する演算装置の、先行技術の教示を論ずる。さらに別
のアプローチは、オーレアリ（Ｏ’Ｌｅａｒｙ）の米国
特許４，０７５，７０４に示され、そのアプローチは、
２つの段パイプライン化された浮動小数点加算器を構成
することに関係する。
【０００７】上で説明された特許および類似の特許の教
示にもかかわらず、どこにもここで説明され、かつ特許
請求されるような知られるべき装置および方法は、先行
技術において開示されまたは提案されておらず、その装
置および方法は、システム速度に関して非常に望ましい
特徴を有する。
【０００８】
【発明の概要】演算装置は少なくとも２つの段で計算す
るための手段を含み、この手段は少なくとも２つの段の
各々を、少なくとも部分的に同時に計算するための手段
と、少なくとも２つの段の各々を計算するための手段
が、一度に１つの計算しかを行なわないことを確実にす
るための手段とを含む。この発明の実施例において、浮
動小数点装置のパイプ段とともに働くアキュムレータ
は、計算手段の一部分を形成する。この発明はまた、計
算を少なくとも２つの段に分けるステップと、少なくと
も２つのアキュムレータ、前記少なくとも２つの段の各
々について１つのアキュムレータ、を用いて、段の結果
を別々に累算するステップとを含む。この発明の好まし
い実施例において、４つのアキュムレータがある。
【０００９】この発明の実施例において、演算装置はパ
イプライン化されたコンピュータ演算装置であってもよ
い。確かに、このパイプライン化されたコンピュータ演
算装置は、浮動小数点計算を行なうように構成されても
よい。
【００１０】この発明の教示に従って、少なくとも２つ
の段の各々を、少なくとも部分的に同時に計算するため
の手段は、少なくとも２つのアキュムレータを含んでも
よい。少なくとも２つのアキュムレータの各々は、別個
の段と作動的に関連付けられてもよい。さらに、少なく
とも２つの段の各々を計算するための手段が、一度に１
つの計算しか行なわないことを確実にするための手段
は、アキュムレータにつき１つの制御トークンが作動的
に関連付けられる、少なくとも２つの制御トークンを含
んでも良い。
【００１１】この発明の実施例はまた、計算エラー検出
手段を含み、その計算エラー検出手段は、論理和を取ら
れた状態レジスタを含むであろう。
【００１２】この発明はまた、少なくとも２つのパイプ
段で計算するためのパイプライン化されたコンピュータ
演算装置を含み、このパイプライン化されたコンピュー
タ演算論理装置は、各々が別のパイプ段と作動的に関連
づけられる少なくとも２つのアキュムレータと、少なく
とも２つのアキュムレータの各々のオペレーションのた
めの利用可能性または利用不可能性を示すための手段と
を含む。この発明のこれらの実施例のいくつかは、浮動
小数点計算を行なってもよい。
【００１３】上で説明されたこの発明の方法は、論理和
を取られた状態レジスタでエラーを検出するステップを
含んでもよい。この発明の方法はまた、段の結果がいつ
得られたのかを示すステップを含む。段の結果がいつ得
られたかを示すステップは、各対のアキュムレータにつ
き少なくとも１つの制御ビットを伴なう。
【００１４】したがって、この発明の目的は、独立した
並列な、または関連されたパイプライン化計算を実行し
得る演算論理装置を提供することである。
【００１５】この発明の別の目的は、パイプラインアー
キテクチュアの速度を最大にすることである。
【００１６】さらにこの発明の別の目的は、すべてのハ
ードウェアを同時に用いて、それによって性能を最大に
する演算論理装置を提供することである。
【００１７】
【発明の好ましい実施例】今、図１を参照して、プロセ
ッサ２を含む計算機システムの簡略化されたシステム図
が示される。いくつかの後続の図と同様にこの図の目的
は、この発明の教示に従う多数のインタリーブされたア
キュムレータが有効に組入れられてもよい環境を示すこ
とである。
【００１８】プロセッサ２は３つの非多重化バスを用い
て外部命令およびデータにアクセスする。これらのバス
は集合的にチャネルとして参照されてもよい。チャネル
は、命令転送のための３２ビットバス４と、データ転送
のための第２の３２ビットバス６と、命令およびデータ
アクセス間で共用される第３のアドレスバス８とを含
む。アドレスバス８はパイプライン化されるので、命令
またはデータ転送が完了する前に解放され得る。このこ
とは最初のアクセスが完了する前に次のアクセスが始ま
ることを許容し、かつプロセッサ２が同時進行の２つの
アクセスを有することを許容する。
【００１９】図１に示されるシステム全体は命令ＲＯＭ
１０および命令メモリ１２を含むように理解されてもよ
く、両方ともアドレスバス８および命令バス４の間で作
動的に接続される。さらに、データメモリ１４およびデ
ータ転送コントローラ１６がアドレスバス８およびデー
タバス６の間で作動的に接続されるように示される。さ
らに、データ転送コントローラ１６はまた、システムバ
ス１８に信号を送り、かつシステムバス１８から信号を
受取るように作動的に接続される。
【００２０】今、図２を参照して、プロセッサ２のより
よい理解が得られるようにプロセッサ２のデータフロー
図が示される。
【００２１】プロセッサ２は命令実行に対して４段階の
パイプラインを実現し、４段階は“取出し”、“デコー
ド”、“実行”および“書き戻し”である。プロセッサ
２の命令取出し装置２０は命令を取出し、かつ命令をほ
かの機能装置に与える。装置２０は命令先取りバッフ
ァ、分岐目標キャッシュおよびプロセッサカウンタ装置
を組入れる。これらのサブユニットは以下で図３を参照
してさらに論じられるであろう。命令取出し装置２０の
すべてのコンポーネントはプログラムパイプラインの取
出し段階の間に動作する。
【００２２】プロセッサ２はまた実行装置２２を含む。
実行装置２２は、レジスタファイル、アドレス装置、演
算／論理装置、フィールドシフト装置、優先付け装置
（ｐｒｉｏｒｉｔｉｚｅｒ）および浮動小数点処理装置
を含む。これらのサブユニットは、命令取出し装置２０
のサブユニットと同様に、また以下で図３を参照してさ
らに論じられる。レジスタファイルおよびアドレス装置
はパイプラインのレコード段階の間に動作する。演算／
論理装置、フィールドシフト装置および優先付け装置は
パイプラインの実行段階の間に動作する。レジスタファ
イルはまた書き戻し段階の間に動作する。
【００２３】またさらに図２を参照して、プロセッサ２
はメモリ管理装置２４を含むように理解されてもよい。
メモリ管理装置２４は、すべての分岐、ロードおよびス
トアに対してアドレス変換およびメモリ保護機能を行な
う。装置２４はパイプラインの実行段階の間で動作する
ので、それが発生する物理的アドレスは書き戻し段階の
始めに利用できる。
【００２４】プロセッサ２における装置２０、２２およ
び２４の相互接続は、それらのシステムバスとのインタ
フェースと同様にまた図２に示される。
【００２５】今、図３を参照して、プロセッサ２のサブ
コンポーネントに注目するさらなる詳細が図で示され
る。このプロセッサは、命令取出し装置２０とメモリ管
理装置２４と実行装置２２とを含む。さらに、命令取出
し装置２０は命令先取りバッファ２６、分岐目標キャシ
ュ２８およびプログラムカウンタ装置３０を含むと理解
してもよい。また先に述べられたように、メモリ管理装
置２４はすべての分岐、ロードおよびストアに対してア
ドレス変換およびメモリ保護機能を行なうための手段３
２を含むと理解してもよい。最後に、実行装置２２はレ
ジスタファイル３４、アドレス装置３６、演算／論理装
置３８、フィールドシフト装置（参照番号３８でもまた
示される）、優先付け装置（参照番号３８でもまた示さ
れる）および浮遊小数点処理装置４０を含むと理解して
もよい。様々なほかのエレメント（たとえば、特殊目的
レジスタ４２）および相互接続の詳細が図９に示される
が、それらはただ周辺的にこの発明に関連するだけなの
で、かつプロセッサ２をよく理解するために図だけで当
業者には十分通じるので、浮動小数点装置４０およびそ
れが作動的に接続するほかのエレメント以外のすべて装
置に注目するさらなる詳細はここでは明らかにされな
い。
【００２６】浮動小数点装置４０のいくつかの注目に値
する局面が図３を参照して見られるかもしれない。浮動
小数点装置４０がＡおよびＢオペランドを処理すること
を認識して、これらのＡおよびＢオペランドはそれぞれ
Ａバス４４、Ｂバス４６を経てレジスタファイル３４か
らくる。またＡおよびＢバス４４，４６が両方向バスで
あり、そのためオペランドは浮動小数点装置４０からレ
ジスタファイル３４へ読出されてもよいということが注
目されるであろう。処理の結果、たとえば、浮動小数点
装置４０による計算、の結果は結果バス４８を経てレジ
スタファイルに書込まれる。また、浮動小数点装置４０
の演算に対する命令はプロセッサ命令バス５０を経てそ
こに伝送される。
【００２７】今、図４を参照して、この発明の教示に従
って構成されたパイプライン化された浮動小数点処理装
置の様々なサブコンポーネントが今見られる。
【００２８】図３を参照して先に論じられた様々なイン
タフェース点はこの図において同様に示されかつ表示さ
れ、すなわち、レジスタファイルからのオペランドはＡ
バス４４およびＢバス４６を経て浮動小数点装置に送り
込まれ、結果が結果バス４８を経て浮動小数点装置を出
発し、かつ命令は命令またはＩバス５０を経て浮動小数
点装置に伝送される。図４を特に参照して、このタイプ
の接続は、この発明のある実施例の必要な部分ではない
ということが特に注目されるであろうにもかかわらず浮
動小数点装置内でＡバス、Ｂバスおよび結果バスはイン
タフェース装置５２に作動的に接続するように見られて
もよいが、Ｉバスはそこにおいてコントローラ５４に作
動的に接続される。
【００２９】処理に対する番号、すなわちＡおよびＢオ
ペランドが浮動小数点装置４０のような浮動小数点装置
に入力されるとき、浮動小数点装置が所望の（または命
令された）算術演算を行ない、かつバス４８のような結
果バス上に結果を出力することは周知である。浮動小数
点装置４０のような浮動小数点装置は浮動小数点および
整数の両方を処理し、各々のため、３２ビット（単精
度）および６４ビット（倍精度）の両方のフォーマット
をサポートしてもよい。さらに、浮動小数点装置４０は
整数から浮動小数点への変換を処理してもよく、かつＩ
ＥＥＥ，ＤＥＣおよびＩＢＭフォーマットをサポートす
ると同様に、その逆を処理してもよい。浮動小数点装置
４０の先の局面の各々は先に参照された関連事件におい
てさらに論じられ、かつここで参照することにより援用
される。
【００３０】さらに図４を参照して、当業者はここに示
される様々な浮動小数点装置サブコンポーネントのほと
んどの機能および動作を認識するべきである。一般的に
従来の個々の態様で動作し、かつこのようなここでは詳
細に論じられないこれらのサブコンポーネントは、予検
出器（プリディテクタ）５６、デノーマライザ（ｄｅｎ
ｏｒｍａｌｉｚｅｒ）５８、多機能装置６０、リノーマ
ライザ（ｒｅｎｏｒｍａｌｉｚｅｒ）６２、乗算器６
４、部分積総和器６６、分周器６８、丸め装置７０を含
む。これらのサブコンポーネントおよびその相互動作の
いくつかの非常に重要な局面は存在するが、しかしなが
ら、それらは読者が参照するよう促されるであろう関連
事件において詳細に論じられる。
【００３１】この点で、この発明が特に乗算累算（ｍｕ
ｌｉｔｐｌｙ−ａｃｃｕｍｕｌａｔｅ）演算の発行速度
を増加するための装置および方法を、特に教えるという
ことが注目され得る。一般に、乗算累算演算は３つのオ
ペランドから結果を得ることを伴なう。この結果は予備
結果を得るために、オペランドのうちの２つを掛け、か
つそれから最終結果を得るために、その予備結果に第３
のオペランドを加えることにより得られる。乗算累算演
算は、コンピュータシステムにおいて頻繁に行なわれ、
なぜなら、それらは３−Ｄ図形演算に共通の乗算マトリ
ックスに役立つからである。
【００３２】より特定的には、１つの４×４のマトリッ
クス掛けるもう１つの４×１マトリックスの乗算におい
て、第１のマトリックスの第１の行における第１のエン
トリは、第２のマトリックスの第１の列における第１の
エントリ倍乗算され、かつ第１のマトリックスの第１の
行の第２のエレメントは、第２のマトリックスの第１の
列における第２のエントリ倍乗算され、等々である。種
々の乗算結果はアキュムレータ、たとえば図４における
アキュムレータ７２においてストアされ、かつ各後続の
結果は、アキュムレータ７２における前の乗算の結果に
加えられる。前述に基づいて、従来の４×４マトリック
ス掛ける４×４マトリックス乗算は、４つの異なる結果
を処理することを伴ない、それらの４つの異なる結果
は、すべてのオペレーションを完了するように行なわれ
なければならない４つの異なる計算から生じる。４つの
異なる結果を処理することは、この発明の実施例に何ら
かの影響を与え、アキュムレータ７２の説明を特に参照
して次にさらに説明される。
【００３３】前に説明されたように、浮動小数点装置４
０はパイプライン化される。この局面がさらにこの発明
の実施例に何らかの影響を与えるので、パイプライン化
に関するさらなる説明はこの後に続く。
【００３４】パイプライン化のため、多重乗算演算は同
時に、異なる段で行なわれ得るということが理解される
はずである。たとえば、乗算は乗算器６４および部分積
総和器６６の両方のオペレーションを伴なう。どのよう
な１回の乗算演算も、同時にではないがそれらの段の両
方を通るであろう。このように、パイプライン化のた
め、１つの乗算演算は部分積総和器６６段にあり、他
方、別のは同じ装置４０の乗算器６４段にある。
【００３５】個々の乗算累算演算は次のように行なわれ
る。まず、ＡおよびＢオペランドは乗算器６４へ読取ら
れる。その結果は部分積総和器６６に送られ、かつそれ
からデノーマライザ５８に送られる。同時に、アキュム
レータ７２におけるオペランドは、デノーマライザ５８
に、そこへの第２の入力として送られる。そこから、オ
ペレーションは加算器６０、リノーマライザ６２、丸め
装置７０へ進み、かつそれからアキュムレータ７２に戻
る。
【００３６】この発明の多数の実施例において重要な役
割を果たす浮動小数点装置のエレメントは、制御装置５
４であり、その種々のサブエレメントは、図６において
示される（それらのすべては相互接続されるが、それら
の相互接続の詳細は図６において示されていない）。制
御装置５４は多数の機能を行ない、Ｉ−バス５０から
（命令デコード手段７４を介して）の命令をデコードす
ることと、他の浮動小数点ブロックに情報（たとえば、
整数または浮動小数点数が処理されているかどうか、か
つ単精度または倍精度が用いられているかどうか）を与
えることと、制御信号を浮動小数点装置機能ブロック
（たとえば、加算器６０、乗算器６４および除算器６
８）に与えることとを含む。制御装置５４はまた、フロ
ー制御ブロック７６、およびまた、この発明の実施例に
おいて重要な役割を果たす別のブロック７８（“ＦＰＩ
ＢＥ”）とを含む。図４を参照すると、このＦＰＩＰＥ
ブロックは、デノーマライザ５８、加算器６０、リノー
マライザ６２、乗算器６４、部分積総和器６６、除算器
６８、丸め装置７０に対応するラッチの構成として予見
されてもよく、それらのラッチは、浮動小数点装置の前
述のサブエレメントと同様に接続されている。これらの
ラッチの目的は、次にさらに説明されるであろう。ま
た、制御装置５４のＦＰＩＰＥ部分の一部は、レジスタ
ポインタコンパレータ８０である。この発明の譲受人に
より現実に構成されたこの発明の実施例において、これ
らのレジスタポインタコンパレータは、浮動小数点装置
の行き先レジスタのすべてのオペレーションに対してデ
コード中のレジスタポインタオペレーションを比較す
る。この目的は、ファイルへの書込みが、正確さを維持
するために、適正な時間で行なわれるということを確実
にするためである。同様に、制御装置５４は、アキュム
レータ番号コンパレータ（また図６における参照番号８
０によって指定される）を含み、それらアキュムレータ
番号コンパレータはアキュムレータ番号コンパレータが
アキュムレータ７２について動作することを除いて、レ
ジスタポインタコンパレータがするのと実質的に同じ動
作を行なう。
【００３７】この発明に関する一般の原理は、いま完全
に理解されるであろう。前に説明されたように、浮動小
数点乗算および加算（減算）は、ハードウェアにおいて
長時間かかる。このように、それらのオペレーションの
結果の、発行速度を増加するための手段を有することは
望ましい。この発明の教示に従って、この手段は、種々
の必要とされた計算を部分に、または段に分け、かつそ
れから、それらの異なる計算の段を浮動少数点装置４０
を介してパイプライン化することを伴なう。図４を参照
すると、この手段のコンポーネント、アキュムレータセ
クションは、ブロック図形状で示され、かつ参照番号７
２により指定される。エレメント７２に関するさらなる
詳細は、図５において示される。その図を参照すると、
エレメント７２は複数個のアキュムレータ８４、８６、
８８、９０を含むと理解されてもよい。この発明の好ま
しい実施例の教示に従って、エレメント７２は、パイプ
ラインの各段が、異なるアキュムレータを用いて計算が
できるように、装置４０によって行なわれている計算の
パイプ段につき１つのアキュムレータを含む。そのよう
な構成を有して、図４に示されるハードウェアは、種々
のパイプ段が、すべての計算の４つの異なる段にまで同
時に働く状態で、多重アキュムレータ８４、８６、８
８、９０を用いて乗算累算し得る。
【００３８】アキュムレータ８４、８６、８８、９０オ
ペレーションを制御することにおける重要な部分は、所
与のアキュムレータを用いる後続のオペレーションが、
そのアキュムレータに書込む先行のオペレーションが完
了されるときのみ始まるということを確実にすることで
ある。これを達成するために、この発明はハードウェア
インターロックを与え、または必要であれば、後続のオ
ペレーションを防止し、または避けるのを待つ。図４お
よび図６に戻って参照すると、この手段は制御装置５４
のＦＰＩＰＥセクションにラッチを含むことが理解され
るはずである。これらのラッチは、各アキュムレータル
ープにおいて独特なトークン（つまり、ビットの値、つ
まり、“１”または“０”）を含むことを許容し、その
トークンの目的は、アキュムレータに、後続のオペレー
ションの利用可能性または利用不可能性を知らせる手段
を提供することである。たとえば、もし命令が利用不可
能性、つまり、まだ完了されていないアキュムレータ計
算を必要とすれば、制御トークンが計算パイプラインの
出力に見られるまで待つように強制し得る。より特定的
には、アキュムレータ数が、乗算累算演算が現実の浮動
少数点装置においてあるところで続く、または“遮蔽す
る”ということが理解されるはずである。このように、
初めに乗算累算演算が始まるとき、アキュムレータ数
は、乗算器６４を表わすラッチまたは複数のラッチに保
持される。乗算累算演算が第２に、または部分総和器６
６段に進めば、ＦＰＩＰＥにおけるアキュムレータ数は
部分総和器段を表わして、ラッチまたは複数のラッチに
進む。乗算累算演算が加算器に達するとき、部分総和器
がその中で行なわれている乗算累算演算を有するという
ことが知られるため、かつそれが参照しているアキュム
レータ数が知られるため、アキュムレータはそのとき読
出され、かつデノーマライザに送られ得る。加算器は、
アキュムレータにおける乗算結果および値を取るように
制御されることができ、かつＦＰＩＰＥにおけるアキュ
ムレータ数はデノーマライザラッチへ入れられ得る。こ
のように、効率的に、現実のオペレーションおよび制御
トークンフローは並行に行なわれ、かつしたがって、正
確さは保証されることができ、かつハードウェアインタ
ーロック（または待機）は、制御ビット機構によって与
えられ得る。
【００３９】この発明の実施例において、トラップは行
なわれない、なぜならば、オペレーションがトラップす
るかどうかを決定するために、多重累算演算の開始で得
られる情報が十分ではないからである。通常は、もしオ
ペレーションがトラップすれば、チップ全体における命
令のフローは、そのオペレーションが完成するまで止め
られる。この発明の譲受人により現実に構成されたこの
発明の実施例において、１つ以上のトラップは同時に生
じることが許容されない。このように、この発明の枠組
み内で、もしパイプが、もしトラップが起きる機会があ
れば保たれると、再び不明であるであろうが、各多重累
算は６サイクルかかり、同時に他に何もなされ得ないで
あろう。そのため、トラップが起きないことにより、ま
たはオペレーションがトラップしないということを開始
時に知ることにより、パイプは保持される必要がない。
このように、多重累算演算は、浮動小数点装置を介し
て、次々にパイプライン化されてもよい。
【００４０】しかしながら、この発明の実施例における
トラップの置換として、動きの悪い（スティッキ：ｓｔ
ｉｃｋｙ）（ＯＲをとられた）状態レジスタ８２は、制
御装置５４内に含まれる（図６を参照）。より広範囲に
は、動きの悪い状態レジスタは特殊レジスタサブコンポ
ーネントの一部分である。このサブコンポーネントは、
トラップマスクビットをストアする浮動小数点環境レジ
スタと、トラップを取り、かつ動きの悪いビット（ステ
ィッキービット）をセットするためのランダム論理とを
含む。ここで説明された多重累算演算において、適用で
きる動きの悪いビットは、オーバーフロー、アンダーフ
ロー、不正確（ｉｎｅｘａｃｔ）、数でない（ｎｏｔ
ａ ｎｕｍｂｅｒ）、および不当なオペレーションを含
む。当業者が認識するべきであろうように、動きの悪い
状態レジスタは、いかなるエラーも遭遇されなかったと
いうことを確かめるために、任意の時間で、たとえば、
長い計算の終了で、確かめられ得る。また、当業者は、
動きの悪い状態ビットが一度セットされれば、使用者に
よって取り除かれるまでセットされたままであるという
ことを知るべきである。
【００４１】前述に基づいて、この発明が、浮動小数点
ハードウェアにおいて乗算および加算を行なうための効
率的な手段を提供するということが明らかにされるはず
である。この発明は、計算の段をパイプライン化するこ
と、およびそれから多重累算セクションにおいて、それ
らの段の結果を累算することを伴なう。制御ブロック
（待機を含む）および（エラーを検出するための）状態
レジスタはまた、この発明の実施例において含むことが
可能なセクションとして教示される。
【００４２】特に述べられたものを除いて、修正および
変更が、この発明の内容から逸脱することなく、ここで
説明された構造および技術においてなされるということ
を当業者は理解するであろう。したがって、添付の特許
請求の範囲の範囲内でこの発明が実施され、ここで特に
説明されたものとはべつな方法で実施されてもよいとい
うことが理解されるはずである。
【図面の簡単な説明】
【図１】プロセッサのその部分に組入れるこの発明の教
示に従う浮動小数点演算装置を含むコンピュータシステ
ムのブロック図である。
【図２】図１に示されるプロセッサのサブシステムのブ
ロック図である。
【図３】図２を参照して説明されるサブシステムのさら
に詳細なブロック図である。
【図４】この発明の教示に従う浮動小数点装置のブロッ
ク図である。
【図５】この発明の教示に従う浮動小数点におけるアキ
ュムレータの部分のブロック図である。
【図６】この発明の教示に従う浮動小数点演算装置の制
御装置の主サブコンポーネントを描く。
【符号の説明】
（３０） プログラム計算装置 （３８） 演算論理装置 （５０） 浮動小数点装置 （７２） アキュムレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 プレム・ソーベル インド、605002 ポンディチェリ、スリ・ アウロビンド・アシュラム

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも２つの段で計算するための手
    段を含み、少なくとも２つの段で計算するための前記手
    段は、 前記少なくとも２つの段の各々を、少なくとも部分的に
    同時に計算するための手段と、 前記少なくとも２つの段の各々を計算するための前記手
    段が、一度に１つの計算しか行なわないことを確実にす
    るための手段とを含む、演算装置。
  2. 【請求項２】 前記演算論理装置は、パイプライン化さ
    れたコンピュータ演算装置である、請求項１記載の演算
    装置。
  3. 【請求項３】 前記パイプライン化されたコンピュータ
    演算装置は、浮動小数点計算を行なうように構成され
    る、請求項２記載のパイプライン化されたコンピュータ
    演算装置。
  4. 【請求項４】 前記少なくとも２つの段の各々を、少な
    くとも部分的に同時に計算するための前記手段は、少な
    くとも２つのアキュムレータを含む、請求項１記載のパ
    イプライン化されたコンピュータ演算装置。
  5. 【請求項５】 各アキュムレータは、各パイプ段でオペ
    レーションと関連される、請求項４記載のパイプライン
    化されたコンピュータ演算装置。
  6. 【請求項６】 前記少なくとも２つの段の各々を計算す
    るための前記手段が、一度に１つの計算しかを行なわな
    いことを確実にするための前記手段は、各アキュムレー
    タと働く少なくとも１つの制御トークンを含む、請求項
    ５記載のパイプライン化されたコンピュータ演算装置。
  7. 【請求項７】 計算エラー検出手段をさらに含む、請求
    項６記載のパイプライン化されたコンピュータ演算装
    置。
  8. 【請求項８】 前記計算エラー検出手段は、論理和を取
    られた状態レジスタを含む、請求項７記載のパイプライ
    ン化されたコンピュータ演算装置。
  9. 【請求項９】 少なくとも２つのパイプ段で計算するた
    めのパイプライン化されたコンピュータ演算装置が、前
    記パイプライン化されたコンピュータ演算論理装置は、 少なくとも２つのアキュムレータと、 前記少なくとも２つのアキュムレータの各々のオペレー
    ションのため、利用可能性または利用不可能性を示すた
    めの手段とを含む、パイプライン化されたコンピュータ
    演算装置。
  10. 【請求項１０】 前記パイプライン化されたコンピュー
    タ演算装置は、浮動少数点計算を行なうように動作す
    る、請求項９記載のパイプライン化されたコンピュータ
    演算装置。
  11. 【請求項１１】 計算を少なくとも２つの段に分けるス
    テップと、 少なくとも２つのアキュムレータ、前記少なくとも２つ
    の段の各々につき１つのアキュムレータを用いて、前記
    段の結果を別々に累算するステップとを含む、計算を行
    なう方法。
  12. 【請求項１２】 論理和を取られた状態レジスタでエラ
    ーを検出するステップをさらに含む、請求項１１記載の
    方法。
  13. 【請求項１３】 前記段の結果がいつ得られたかを示す
    ステップをさらに含む、請求項１１記載の方法。
  14. 【請求項１４】 前記段の結果がいつ得られたのかを示
    す前記ステップは、各アキュムレータと関連付けられる
    少なくとも１つの制御トークンを含む、請求項１３記載
    の方法。
  15. 【請求項１５】 複数個の浮動少数点数を処理するため
    の演算処理装置と関連し可能なパイプライン化されたア
    ーキテクチュアの浮動小数点数アキュムレータ回路であ
    って、 少なくとも２つのアキュムレータを含み、前記少なくと
    も２つのアキュムレータの各々は、前記演算処理装置と
    ともにオペレーショナルループにあり、 前記少なくとも２つのアキュムレータの各々の計算のた
    めの、利用可能性または利用不可能性を示すための制御
    手段と、 前記ループにおいて計算の結果におけるエラーを検出す
    るためのエラー検出手段とをさらに含む、回路。
  16. 【請求項１６】 前記演算処理装置はパイプ段で計算を
    行ない、各アキュムレータは各パイプ段でオペレーショ
    ンと関連される、請求項１５記載の回路。
  17. 【請求項１７】 前記制御手段は制御ループにおいて動
    作し、かつ前記制御手段は前記少なくとも２つのアキュ
    ムレータの各々のための、少なくとも１つの制御トーク
    ンを含み、少なくとも１つの制御トークンは前記制御ル
    ープにおいて進行する、請求項１５記載の回路。
  18. 【請求項１８】 前記エラー検出手段は前記ループにお
    いて、エラーの検出を許容するように作動的に接続され
    る、動きの悪い論理和を取られた状態レジスタを含む、
    請求項１５記載の回路。
  19. 【請求項１９】 演算処理装置を含み、前記演算処理装
    置は、 少なくとも２つの段で計算するための手段を含み、少な
    くとも２つの段で計算するための前記手段は、 前記少なくとも２つの段の各々を、少なくとも部分的に
    同時に計算するための手段と、 前記少なくとも２つの段の各々を計算するための前記手
    段が、一度に１つの計算のみを行なうことを確実にする
    ための手段とを含む、プロセッサ。
  20. 【請求項２０】 前記演算処理装置は、浮動小数点計算
    を行なうためのパイプライン化された装置である、請求
    項１９記載のプロセッサ。
JP3068412A 1990-04-02 1991-04-01 演算装置 Withdrawn JPH0749770A (ja)

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