JPH0748193B2 - イン・タグ・バッファ装置及びデータ転送方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般には、直列データ交換リンクを支配する
周辺制御装置へのチャネルを介して、プロセッサと遠隔
周辺装置の間でデータが通信される、情報処理システム
に関する。より詳しくは、本発明は、前記直列リンクの
長さがチャネル・エクステンダを用いて増加され、デー
タ連鎖がデータ転送のデータ・ストリーム方式を使用し
て実施される情報処理システムに関する。

B.従来の技術及び課題 プロセッサ・チャネルと周辺装置との間で直列データ伝
送リンクを通ってデータ伝送する情報処理システムは、
多数知られている。これらのシステムでは、プロセッサ
と周辺装置とを分離できる距離を大きくするために、チ
ャネル・エクステンダがよく使用される。このようなシ
ステムの１つが、米国特許第4712176号明細書に記載さ
れているが、これは本発明として本出願人に譲渡されて
おり、これを引用して本明細書に編入した。

前記特許に従って、直列リンクを通るデータ転送は、
「タグ」と呼ぶ制御線、詳しくはタグ「サービス・イ
ン」、「サービス・アウト」、及び「データ・アウト」
で制御する。このことは前記特許に記載された通りであ
る。データ転送タグと総称されるこれらのタグは、デー
タ転送の進行を制御するいくつかの所定シーケンスの１
つに、上げ／下げされている。転送される実際のデータ
は、引用特許においては、（プロセッサの方へ転送され
るデータに対しては）「バス・イン」、また（周辺装置
に転送されるデータに対しては）「バス・アウト」と呼
ぶバス上で送られる。

引用特許に記載された１つのインタフェース上のデータ
転送は、各種装置に適切なさまざまの速度で行なわれ、
最も単純な場合には、２つのデータ転送タグ、「サービ
ス・アウト」及び「サービス・イン」により速度が制御
される。これらの信号は、次のような順序でのみ変更さ
れるという要件によりインタロックされている。すなわ
ち、制御装置は「サービス・イン」を上げ、チャネルは
「サービス・アウト」を上げ、制御装置は「サービス・
イン」を落し、チャネルは「サービス・アウト」を落
す。この手順は一般にハンドシェーキング（握手）と呼
ばれる。インタロックされた方式は、直流インタロック
方式とも呼ばれる。

第4712176号特許に記載された別のデータ転送方式は、
データ・ストリームである。この方式では、チャネルま
たは制御装置は、所定時間だけデータ転送タグを上げ、
次に、受信構成要素による応答を待たずそのタグを落
す。受信局は、インタロック方式の場合のようにデータ
転送タグを送信するが、そのタグは、対応するタグの落
下を待たずに、その対応するタグの上昇時に送信される
ということだけが異なる。タグはカウントされ、送信タ
グ数が受信タグ数に等しいことをチェックする。

前記データ・ストリーム方式を用いて、制御装置とデー
タをやりとりする従来の入出力チャネルでは、最小チャ
ネル・コマンド語（CCW）バイト・カウント制限が、特
に「データ連鎖」動作を実行する場合にはある。

データ連鎖は、単一CCW内で複数データ・ブロックを転
送できる能力をもたらす。データ連鎖ストリングの最初
のCCWは、制御装置コマンド（たとえば、読取り、また
は書込み）、データ・アドレス、及びバイト・カウント
をもつ。データ連鎖内のCCWの残り部分は、コマンドを
持たないが、データ・アドレスとバイト・カウントをも
つ。この特徴により、単一制御装置コマンドによるデー
タ転送が、読取り動作中に主記憶内の複数場所に分散さ
れ、書込み動作中に主記憶内の複数場所から収集される
ことが可能となる。制御装置は、データ連鎖したCCWの
全ストリングについてただ１つのコマンドを受信するの
で、データ連鎖が行なわれていることはわからない。読
取り動作の場合には、１つのCCWから受信されたデータ
は、そのストリング内の次のCCWを主記憶からフェッチ
できる前に主記憶内に記憶されるべきであるという点
で、データ連鎖動作は連動化されている。データとCCW
がともに同じメモリ（主記憶）内に存在するという連動
化によって、１つのCCWで受信されたデータは次のデー
タ連鎖CCWを変更できることになる。この連動化は、デ
ータ転送スループットを減少させる。

１つのCCWについてのデータの最終バイトの記憶から次
のCCWのフェッチまでは比較的長い時間を要するので、
チャネルは、この期間中、制御装置からデータ転送を絞
る方法を必要とする。チャネルのデータ転送を絞る能力
とは、制御装置への応答を決定するのに必要な新しいCC
Wバイト・カウントをチャネルが与えられるということ
である。CCWバイト・カウントが０でない場合は、チャ
ネルは「サービス・アウト」、または「データ・アウ
ト」により、制御装置に応答する。ストリングの最終CC
Wのバイト・カウントがデータ転送の経過とともに０に
近づくと、チャネルは「停止」コマンドによって制御装
置要求に応答でき（引用特許では、「コマンド・アウ
ト」を上げることにより、と記載されたように）、何バ
イトがチャネルにより転送されたかを制御装置に知らせ
ることができる。

データ連鎖読取り動作中には、チャネルは制御装置から
の要求に応答することになり、同時に次のCCWをフェッ
チしている、という状態がある。この場合は、チャネル
は、ストリング中のすべてのCCWバイト・カウントの合
計より大きいバイトを受け入れてもよい。チャネルがこ
の条件を検出すると、「連鎖チェック」標識は、読取り
動作が失敗したことを示す状況ワードにセットされる。

DCインタロック型データ転送を使用する場合、データ転
送の抑制には２つの機構があり、いずれの機構も１バイ
ト内でデータ転送を停止することができる。したがっ
て、DCインタロック方式では、最小データ連鎖CCWバイ
ト・カウントは１になりうる。

第１の絞り機構によって、チャネルは制御装置要求（サ
ービス・イン及びデータ・イン）への応答を簡単に停止
でき、同時に、現行CCW用のデータを記憶し、次のCCWを
フェッチする。制御装置は、DCインタロック方式にある
ため、現在要求に対して応答が受信されるまで、チャネ
ルに別の要求を送らない。カウント制御は常に維持され
ている。バイト多重チャネルは、一般にこの機構を用い
る。

第２の機構は、引用特許に記載された「サプレス・アウ
ト」・タグのような機構による「サプレス・データ制
御」である。データ転送中、チャネルはCCWの最終バイ
トに応答するので、「サプレス・アウト」・インタフェ
ース線を上げることができる。制御装置は、１バイト内
でデータ転送を停止しなければならない。この場合、チ
ャネルはこの要求に応答可能であり、制御装置は、「サ
プレス・アウト」線が落ちるまで、さらに要求を出すこ
とはない。最小許容連鎖CCWカウントは１であるから、
チャネルは、制御装置から余分の１バイトを受け取って
も、カウント制御を持ちつづける。

典型的セレクタおよびブロック・マルチプレクサ・チャ
ネルはこのメカニズムを使う。

これらの２つの機構によって、チャネル・プログラム
は、１の読取りデータ連鎖CCWバイト・カウントで書き
込まれることができる。バッファされた制御装置がある
ため、これらのプログラムがデータ・オーバランまたは
連鎖のチェックを生じさせることはない。

しかし、データ・ストリーム方式では、制御装置は、さ
らに要求を出す前に、チャネルからの応答を待つよう要
求されない。この方式はインタロックされていない。し
たがって、同時に入出力インタフェース・ケーブル（光
ファイバを含む）上で、複数要求（「サービス・イ
ン」、及び「データ・イン」のタグ）、及び複数応答
（「サービス・アウト」、「データ・アウト」、及び
「コマンド・アウト」のタブ）があってもよい。インタ
フェース上の要求と応答の数は「伝送中バイト」と呼ば
れ、これは、データ速度、及びインタフェース及び光ケ
ーブルのその時に測定された見かけの長さによって決定
される。この数は、チャネル・エクステンダがインタフ
ェース・ケーブルの一部分であるときに、きわめて多く
なる。たとえば、2kmの長さで毎秒１メガバイトで動作
している制御装置を接続した市販のIBM3044チャネル・
エクステンダでは、「伝送中バイト」の数は約24であ
る。同じ長さで毎秒4.5メガバイトで動作する改良チャ
ネル・エクステンダでは、この数は約95に増加する。

データ連鎖最小バイト・カウント制限は、「伝送中バイ
ト」の数に直接関係する。DCインタロック方式について
説明された絞り機構はいずれもチャネル・カウント制御
を維持することができない。チャネルが要求に応答して
停止する第１の機構は、データ・ストリーム方式では常
にデータ・オーバランを生ずる。従来のチャネルでは、
応答は常に即時に行なわれる。チャネルが要求に返答で
きない唯一の場合は、チャネル・バッファが一杯または
空の状態が存在する時である。この条件が存在する時に
従来チャネルが要求を受信する場合には、制御装置から
の追加の要求に対する応答をすべて停止する。制御装置
は、チャネルが停止したことを検出し、「ステータス・
イン」を上げ、結果的にオーバランを知らせる。この劇
的な活動は、「伝送中バイト」の損失を防止するために
必要であり、これによってデータの保全が保証される。
しかし、第２の機構（サプレス・データ・コントロー
ル）は、データ・ストリーム方式で使用できるが、「サ
プレス・アウト」は、「伝送中バイト」が理由で、１バ
イト内のデータ転送を停止することができない。チャネ
ルは、「伝送中バイト」の数を知らず、次のCCWをフェ
ッチできる前に、CCWに対するすべてのデータを受信し
なければならない。一度「サプレス・アウト」が上げら
れると、すべての「伝送中バイト」はチャネルにより応
答されなければならない。これらのバイトが応答されて
いる間は、チャネルは、次のCCWのフェッチで忙しいの
で、カウント管理を行なわない。チャネルが最終的にそ
のCCWを受信すると、バッファ・スペースより大きいバ
イトを受信した場合、またはそのストリング内の全CCW
バイト・カウントの合計がチャネルによって受信された
バイト数より少ない場合は、連鎖チェックが行なわれ
る。これらの場合のいずれでも、チャネル・プログラム
は、たとえCCWバイト・カウントが比較的大きくても、
データ・ストリーム方式においては稼働しない。

たとえば、プロセッサ・チャネルと周辺機器制御装置の
間の距離を、最新システムで課せられた0.5km未満の分
離制限に対して、数km（たとえば、１、２、または3k
m）にしたい場合、チャネル・エクステンダによりデー
タ・ストリーム方式でデータ連鎖化を実施できる情報処
理システムをもつことが望ましい。

さらに、データ・オーバラン、連鎖チェック、または延
長リンク上で伝送中のデータまたはデータ転送に対する
要求の結果として生ずる周辺機器制御装置が出すエラー
の危険なしに、この目的を達成できることが望ましい。

C.発明の概要及び解決課題 本発明に従って、伝送中にバイトまたはタグを損失する
ことなく、チャネル・エクステンダを介してデータ・ス
トリーム方式でのデータ連鎖化を容易にする情報処理シ
ステムを説明する。本発明は、伝送中のバイト（及び関
連データ転送タグ）を捕捉するための第１手段、データ
送出またはデータ要求を停止するためにプロセッサ・チ
ャネルが周辺機器制御装置に信号を送る時点から、周辺
機器制御装置が前記データまたは要求送出の停止を認識
する時点まで、伝送中のすべてのバイト及びデータ・タ
グを捕捉し記憶するための第２手段、及び記憶データ及
びタグをプロセッサ管理下でプロセッサに出力するため
の第３手段、の組合せを利用する。

本発明の目的は、プロセッサ・チャネルと周辺機器制御
装置の間の距離が1kmを超えることのできるチャネル・
エクステンダにより、データ・ストリーム方式でデータ
連鎖化を実施できる情報処理システムを実現することで
ある。

本発明の別の目的は、データ・オーバラン、連鎖チェッ
ク、または延長リンクを介するデータ転送に直接関係し
た周辺機器制御装置の出すエラーの危険性なしで、この
目的を達成する情報処理システムを提供することであ
る。

ここに記載する方法及び装置は、チャネルにCCWバイト
・カウント制御がない場合に、以後「イン・ダク・バッ
ファリング」と呼ぶものを実施する能力、すなわち制御
装置からの要求（「サービス・イン」、「データ・イ
ン」、及び「バス・イン」の内容）を記憶できる能力を
特徴とする。記憶された要求は、チャネルが次のCCWを
フェッチした場合に再生され、このCCWのバイト・カウ
ントは制御下に置かれる。以後“ITB"と呼ぶイン・タグ
・バッファリング・ハードウェア構造は、たとえば、チ
ャネル内に置くことができ、あるいは、本発明の好まし
い実施例では、引用特許に記載された型式のエクステン
ダ・ボックス内の直列リンクのチャネル末端に置くこと
ができる。いずれの場合も、バッファリング・ハードウ
ェアは本質的に同じ構造をもつ。

本発明の以上の目的及びその他の目的及び特徴は、以下
の詳細な説明及び付属図面を考察すれば当業者に明らか
になるはずである。全図面を通して同じ参照名称は同じ
特徴のものを表している。

D.実施例 第１図は、本発明の教示に従ってITB機能を組み込んだ
情報処理システムを示している。周辺装置100は、周辺
機器制御装置101、標準“OEMI"インタフェース102、
「エクステンダＹボックス」103、直列リンク104、「エ
クステンダＸボックス」105（この中では、本発明の好
ましい実施例に従ってITB機能が実現されている）、OEM
Iインタフェース106、及びプロセッサ・チャネル107の
組合せにより、プロセッサ120に結合されている。

プロセッサ120から出発して、データ（及び制御タグ）
がシステム内をどのようにうに流れるかについては、プ
ロセッサ120はチャネル107に結合しており、チャネル10
7内のドライバ121はインタフェース上へ並列的にデータ
を送り出し、エクステンダＸボックス105内の受信装置1
22がそのデータを受け取り、そのデータは並直列変換器
123により直列化され、つづいて送信装置124により直列
リンク104に送信され、受信装置125はエクステンダＹボ
ックス103において直列リンクからデータをとり、デー
タは次に（直並列変換器126で）直並列変換され、さら
に（並行して）インタフェース102上に（ドライバ127
で）駆動され制御装置101の受信装置128に入ることがわ
かる。最後に、並行データは、制御装置101から周辺装
置100に提供される。

周辺装置100からプロセッサ120へ伝送する場合も同じ事
象パターンが起きるが、ITB機能の実現のための装置199
を含めるためのエクステンダ105が示されている点が異
なっている。装置199は、直並列変換器150とドライバ15
1の間に示されている。

ここで使用する約束は、プロセッサに向かって流れるデ
ータ及びタグを「イン」方向に流れると言い、逆に、周
辺装置に向かって流れるデータ及びタグを「アウト」方
向に流れると言うことである。ITB199は、第１図では
「イン」ストリームに位置するように図示され、後で判
るように、プロセッサ120に向かって流れるイン・タグ
及びデータをバッファするために使用されている。

第１図に示す各ブロック及び適合するデータ転送プロト
コルは、引用特許に説明されているので、ここではこれ
以上は説明しない。

第２図は、第１図に示した情報処理システムにおけるIT
B機能を実現するための好ましい方法を示す機能ブロッ
ク図である。以後の本文で設定されるITBの機能説明を
フォローするために、第１図と第２図の両方を参照され
たい。

本発明の好ましい実施例によれば、ITBは、エクステン
ダ105の直並列変換器150と、チャネル107へのバス・イ
ン、データ・イン／サービス・イン・ドライバ151との
間で、バス・イン・データ、及びデータ・イン／サービ
ス・イン・タグをバッファする（データ転送が、第２図
の、DSM入力で示すようにデータ・ストリーム方式であ
る場合のみ）。第２図の例では、バッファリングは１組
の先入先出（FIFO）装置205を利用して実施されるが、
このFIFO装置は、「フロー・スルー」方式で、ITB制御
装置290及びリンク291を介してFIFO205に結合したチャ
ネル107からの「サプレス・アウト」（SUP OUT）信号
の制御下で動作する。より低速で低価格の技術の使用を
可能にするためインターリーブ方式で２組のFIFOを使用
することもできる。

第２図の図解例では、ITB機能は、エクステンダ105の電
力制御装置からのパワー・オン・リセット（POR）と、
直並列変換器150からのNOTオペレーショナル・イン（OP
L IN）との論理ORによりリセット状態に保持される。P
ORが不活動状態であるかぎり、ITB機能はOPL INが活動
状態になるごとに開始され、OPL INが不活動状態にな
ると終了するが、この場合、OPL IN活動状態は、プロ
セッサに有効に接続されている周辺装置を指示するもの
である。

直並列変換器150からのバス・イン（BUS IN）データ、
及びデータ・イン／サービス・イン・タグ（DAT IN/SV
C IN）は、データ・ストリーム方式の場合は、バッフ
ァリングを準備して、またはデータ・ストリーム方式で
ない場合は、リンク280を介すバッファ・バイパスを準
備して、（ラッチ250、251及び252を介して）各直並列
変換器クロック・サイクル（CLK）ごとにラッチされ
る。

ここに示す図解例では、データ・ストリーム方式でない
場合には、SVC INタグが、DAT INタグの前にまず活動
状態にされる。方式に関係なく、これらのタグは前後に
トグルし、それぞれバス・イン上のその他すべてのデー
タ・バイトと関連する。たとえば、4.5メガバイト速度
のデータ・ストリームのでは、データ・イン及びSVC I
Nタグの持続時間はそれぞれ225nsである。この場合、バ
ス・イン・データ及びデータ・イン／サービス・イン・
タグは、バッファをバイパスし（それぞれ、リンク28
0、281、及び282を介し）、バス・イン、データ・イン
／サービス・イン・ドライバにゲートされ、MUX275、27
6、及び277を介しチャネル107に直接とどく。第２図に
示すように、本発明の１実施例によって、エクステンダ
105のフロント・パネル上のスイッチによりバイパス方
式をマニュアルで選択することができる。その際、フロ
ント・パネルは、ITB制御装置290、及びリンク283を介
してゲート275〜277を活動状態にする。

データ・ストリーム方式が確認されると（データ・イン
・タグが最初に活動状態にされた場合、本実施例に従っ
て実行される）、バス・イン・データ、及びデータ・イ
ン／サービス・イン・タグが、各直並列変換器クロック
・サイクルごとに、（それぞれリンク230、231、及び23
2を介し）バッファにロードされ、引き続きサプレス・
アウトの制御下でバッファからの読み出しが行われる。

サプレス・アウトが不活動状態の時は、バス・イン・デ
ータ及びデータ・イン／サービス・イン・タグは、各直
並列変換器クロック・サイクルごとにバッファから読み
出され、第２図に示すように装置240〜242及びMUX275〜
277を介し、バス・イン、データ・イン／サービス・イ
ン・ドライバーにゲートされ、チャネル107にとどく。

サプレス・アウトが活動状態の時は、バス・イン・デー
タ、及びデータ・イン／サービス・イン・タグは、サプ
レス・アウトが不活動状態になるかまたはバッファが一
杯にならない限り、バッファ内に蓄積され、そしてバッ
ファ・アンローディング・プロセスが開始または再開す
る。これは、ITBコントロール290の制御下で実施され
る。

第２図に示す各要素は、標準規格品論理部品（ラッチ、
MUX、など）として入手でき、あるいは前記の機能説明
を参考に、当業者の能力の範囲内で充分に組立て可能で
ある。

バス・イン／サービス・イン・タグに対する本発明の影
響は、データ・ストリーム・データ転送中にチャネルが
サプレス・アウトを活動状態にする場合はいつでも、そ
れらを一時的にバッファすることだけ、であることに留
意されたい。すなわち、タイミング及び内容は、エクス
テンダ105の直並列変換器150が受信したものと全く同じ
ままである。本発明は、引用特許または本明細書に記述
した情報処理システムでは、データ・イン、及びサービ
ス・イン以外のバス・アウト、または任意の「アウト」
タグ、または任意の「イン」タグに対しては何の影響も
与えない。

第３図は「バス・バッファ」ハードウェア図を示すが、
このハードウェアは、本発明の好ましい実施例の教示に
従って、第２図のITB機能ブロック図の一部分を実現す
るために使用できる。

BUS IN LTH（バス・イン・ラッチ）は、エクステンダ
105の直並列変換器150からのバス・イン・データ（BUS
IN）を、それぞれバス・イン・バッファ302及び303
（BUS IN BFR Ａ、BUS IN BFR Ｂ）にロードする
前に、それをプラットフォームする。ラッチ301は、リ
セット制御信号（RST）が活動状態の時は、リセットさ
れる。リセットが不活動状態の時は、バス・イン・デー
タは、ラッチ301により各直並列変換器クロック・サイ
クル（CLK）ごとにラッチされる。

以後バッファ302として参照することもあるバス・インB
FR Ａ（バス・イン・バッファＡ）、及びバッファ303
として以後参照されることがあるバス・インBFR Ｂ
（バス・イン・バッファＢ）は、チャネル107への（サ
プレス・アウトの制御下での）後続の伝送のために（バ
ス・イン・ラッチ301からの）バス・イン・データをバ
ッファする。データ・ストリーム方式制御信号（DSM）
が不活動状態の場合には、これらのバッファはリセット
保持される。データ・ストリーム方式が活動状態の時に
は、（バス・イン・ラッチ301からの）バス・イン・デ
ータは、書込みバッファＡ（WBA）制御信号がパルスす
るごとにバッファ302にロードされ（図示の都合上、WBR
は、１つおきの直並列変換器・クロック・サイクルごと
にパルスしている）、書込みバッファＢ（WBB）制御信
号がパルスするごとにバッファ303にロードされる（本
図示実施例では、WBBパルスはWBAパルスと交互になって
いる）。

データ・ストリーム方式が活動状態の時は、バス・イン
・データは、読取りバッファＡ（RBA）制御信号がパル
スするごとにバッファ302からアンロードされ（バス・
イン・バッファ302がデータを含み、かつサプレス・ア
ウトが不活動状態にあるかぎり、RBAは、直並列変換器
クロック・サイクルの１つおきに１度パルスする）、読
取りバッファＢ（RBB）制御信号がパルスするごとにバ
ッファ303からアンロードされる（バス・イン・バッフ
ァ303がデータを含み、かつサプレス・アウトが不活動
状態にあるかぎり、RBBは、RBAパルスと交互にパルスす
る）。

BUS IN BFR SEL（バス・イン・バッファ・セレク
ト）305は、セレクト・バッファＡ（SBA）制御信号が活
動状態の時は、バス・イン・バッファ302からアンロー
ドされたバス・イン・データを選択する2:1MUXにより実
現できる。本発明の本図示実施例によれば、SBAは、読
取りバッファＡ（RBA）パルスの間、活動状態である。

装置305はまた、セレクト・バッファＡ制御信号が不活
動状態の時に、バス・イン・バッファ303からアンロー
ドされるバス・イン・データを選択する。本発明の本図
示実施例では、SBAは、読取りバッファＢ（RBB）パルス
の間、不活動状態である。

BUS IN BFR LTH（バス・イン・バッファ・ラッチ）3
06は、バス・イン・データを（バス・イン・バッファ・
セレクト305を介してバッファ302及び303から）チャネ
ル107へ伝送するために、プラットフォームする。（装
置305からの）バス・イン・データは、各直並列変換器
クロック・サイクルごとにラッチされる。

最後に、第３図は、BUS IN BFR GT（バス・イン・バ
ッファ・ゲート）307を示すが、この装置は、データ・
ストリーム方式（DSM）制御信号が不活動状態の時に、
バス・イン・データを、リンク350を介して直接にバス
・イン・ラッチ301から選択し、それにより、バス・イ
ン・バッファ302と303をバッファする。データ・ストリ
ーム方式（DSM）制御信号が活動状態の時は、装置307
は、バス・イン・データをバス・イン・バッファ・ラッ
チ306から選択する、すなわち、リンク360を介してバッ
ファされたバス・イン・データを選択する。

第４図は、本発明の好ましい実施例の教示による「タグ
・バッファ」ハードウェア図を示すが、これは、第２図
に示すITB機能ブロック図の別の部分を実現するために
使用できる。

DAT IN LTH（データ・イン・ラッチ）401、及びSVC
IN LTH（サービス・イン・ラッチ）402は、エクステン
ダ105の直並列変換器150からデータ・イン及びサービス
・イン・タグ（DAT IN及びSVC IN）をプラットフォー
ムするが、これは、それらのタグをデータ・イン／サー
ビス・イン・バッファ（DAT IN/SVC IN BFR Ａ、DA
T IN/SVC IN BFR Ｂ）−今後、それぞれバッファ40
3及び404として参照することがある−中にロードする前
に行なわれる。ラッチ401及び402は、リセット制御信号
（RST）が活動状態の時は、リセット保持される。不活
動状態の時は、データ・イン及びサービス・イン・タグ
は各直並列変換器クロック・サイクル（CLK）ごとにラ
ッチされる。

DAT IN/SVC IN BFR Ａ（データ・イン／サービス・
イン・バッファＡ）、すなわち装置403、及びDAT IN/S
VC IN BFR Ｂ（データ・イン／サービス・イン・バ
ッファＢ）、すなわち装置404は、データ・イン及びサ
ービス・イン・タグをDAT IN LTH401及びSVC IN LT
H402からバッファし、続いてチャネル107への伝送を
（サプレス・アウトの制御下で）行なう。これらのバッ
ファは、データ・ストリーム方式制御信号（DSM）が不
活動状態の時は、リセット保持される。データ・ストリ
ーム方式が活動状態の時は、データ・イン及びサービス
・イン・タグは、書込みバッファＡ（WBA）制御信号が
パルスするごとにバッファ403にロードされ、書込みバ
ッファＢ（WBB）制御信号がパルスするごとにバッファ4
04にロードされる（WBAパルスとWBBパルスは交互す
る）。

データ・ストリーム方式が活動状態の時は、データ・イ
ン及びサービス・イン・タグは、読取りバッファＡ（RB
A）制御信号がパルスするごとにバッファ403からアンロ
ードされ（データ・イン／サービス・イン・バッファ40
3がタグを含み、サプレス・アウトが不活動状態である
かぎり、RBAは、直並列変換器・クロック・サイクルの
１つおきにパルスする）、読取りバッファＢ（RBB）制
御信号がパルスするごとにバッファ404からアンロード
されるデータ・イン／サービス・イン・バッファ404が
タグを含み、サプレス・アウトが不活動状態であるかぎ
り、RBBパルスは、RBAパルスと交互する）。

SVC IN BFR SEL（サービス・イン・バッファ・セレ
クト）405および406（好ましくは2:1MUXとして実現され
る）は、セレクト・バッファＡ（SBA）制御信号が活動
状態の時に、バッファ403からアンロードされたデータ
・イン及びサービス・イン・タグを選択する（SBAは、
読取りバッファＡ（RBA）パルスの間、活動状態であ
る）。ユニット405及び406は、セレクト・バッファＡ
（SBA）制御信号が不活動状態の時に、バッファ404から
アンロードされたデータ・イン及びサービス・イン・タ
グを選択する（SBAは、読取りバッファＢ（RBB）パルス
の間、不活動状態である）。

DAT IN BFR LTH（データ・イン・バッファ・ラッ
チ）407及びSVC IN BFR LTH（サービス・イン・バッ
ファ・ラッチ）408（JKフリップ・フロップにより実現
されることが好ましい）は、データ・イン及びサービス
・イン・タグを（ユニット405及び406を介してバッファ
403及び404から）プラットフォームし、チャネル107へ
伝送する。データ・イン及びサービス・イン・タグは、
各直並列変換器クロック・サイルクごとにラッチされ
る。

第４図はさらに、DAT IN BFR GT（データ・イン・バ
ッファ・ゲート）409、及びSVC IN BFR GT（サービ
ス・イン・バッファ・ゲート）410を示す。データ・ス
トリーム方式（DSM）制御信号が不活動状態の時は、ユ
ニット409及び410は、データ・イン及びサービス・イン
・タグをラッチ401及び402から選択する（データ・イン
／サービス・イン・バッファ403及び404をバイパスす
る）。データ・ストリーム方式（DSM）制御信号が活動
状態の時は、ユニット409及び410は、データ・イン及び
サービス・イン・タグをラッチ407及び408から選択する
（バッファされたデータ・イン／サービス・イン・タ
グ）。

本発明の実施方法を完全に詳述するには、使用されてい
るメモリ機能の読取り／書込み回路構成を考慮しなけれ
ばならない。発生する問題は、２つの条件によって、利
用可能なバッファ・メモリ空間にオーバランを生じ、そ
の結果バイトが失われる可能性があることである。第１
の条件は、全バッファ・メモリを満たすのに必要な時間
より長い間活動状態にあるサプレス・アウトによって起
こる。チャネルがサプレス・アウトを上げておける時間
の長さには制限がない。第２の条件は、バッファ・メモ
リ・オーバランを生ずる複数のサプレス・アウト・シー
ケンスである。このシナリオの１例を次に示す。

この例では、サプレス・アウトが活動状態になるごと
に、バッファ・メモリは書き込まれるが読み取りは行な
われない。したがって、CCW3の後、メモリに書き込まれ
ているが読み取られていない75μ秒分のデータがある。
たとえば、メモリが50μ秒だけの深さであれば、CCW3の
ためのデータは失われることになる。CCW連鎖はCCWのＮ
倍の長さとする事ができるが、必ずしもＮ×μ秒の深さ
のバッファを用意することはできないので、上記のよう
にITB機能の実現が妨げられる場合がある。

これは、ITBの実現がチャネル・サプレス・アウトの長
さと関係なく、また合計Ｎまでの複数連鎖データCCWを
処理できることを要求する。本発明の実施例では、これ
は、チャネル・サプレス・アウトの立上りエッジに基づ
く、FIFO書込み及び読取りを同期化する制御論理回路に
より達成できる。各チャネル・サプレス・アウトについ
て、FIFOは一杯になるまで書き込まれ、それから、空に
なるまで読み取られる。この期間、制御装置におけるサ
プレス・アウトは、チャネル・サプレス・アウトには関
係なく活動状態に保たれている。これによって、チャネ
ル装置と制御装置の間のパイプラインは空にされ、その
後でFIFO書込みを禁じ、FIFO読取りを許すことが保証さ
れる。これは、データが失われないことを保証するもの
である。FIFOは、それを一杯に書き込む時間が、チャネ
ル装置と制御装置との間のパイプラインをドレインする
のに必要な時間より大きいことを保証するに充分な深さ
のものでなければならない。

第５図は、ITB機能を実施する際にデータが失われない
ことを保証するのに適した、ITB制制御論理回路の動作
を示す流れ図である。

第５図で示すように、チャネル・サプレス・アウト信号
が活動状態でないかぎり、FIFOは書き込まれ、次に読み
取られ、書き込まれ、以下同様である。活動状態の時に
は、周辺機器制御装置サプレス・アウトがセットされ、
FIFOへの書き込みは一杯になるまで続く。一杯になる
と、FIFOは、データ損失を防ぐために読み取られる。読
取り後、チャネル・サプレス・アウト信号が存在する
と、FIFOへの書込みが続く。チャネル・サプレス信号が
存在せず、FIFOが空でない場合は、空になるまで読み取
られる。最終的に、FIFOを空にすると、周辺機器制御装
置サプレス・アウトはリセットされる。当業者は、標準
規格の利用可能な制御論理回路を使用して、第５図に示
した機能を実現できることを容易に理解できるはずであ
る。

別の重要な実施例においては、サプレス・アウトが活動
状態の時に、活動状態にあるすべてのデータ及び関連タ
グ、すなわちFIFOから読み取られるデータまたはタグ
が、FIFO読取りの禁止の前に、完全に読み取られるよう
にする。本発明の好ましい実施例はこうして実施され、
サプレス・アウトの活動化による読取りの「細断」を防
止する。

本発明の詳細説明は、ITBが、本発明の前記目的を実現
するために適切であることを実証している。ITB装置及
び方法論を利用して、チャネル・エクステンダを介する
データ・ストリーム方式でのデータ連鎖化が、周辺装置
とプロセッサの間の距離を「延ばす」ことを試みる際、
従来技術システムで発生したオーバラン、連鎖化エラー
などを起こさずに実現できる。

ITB機構を使用して特定の応用に適合するようにチャネ
ル延長能力を変更する１手段は、ITBバッファを深くす
ることであることは、当業者には明らかなはずである。
明らかに、コスト、速度などの設計上のトレードオフ検
討からバッファ・サイズの選択がなされることになる。
これらの検討は、決して本発明の範囲を制限するもので
はない。

この新しい方法及び装置の好ましい実施例についての前
記説明は、例示及び説明を目的としてのみ提示したもの
である。本発明をここに開示した通りのものに限定する
意図はなく、明らかに、多くの変更が前記の教示から可
能である。

ここに提示した実施例は、本発明の原理及びその実際的
応用を最もよく説明するために提示したものでそれによ
って他の当業者は、さまざまな実施例において、またさ
まざまな変更をして考慮中の特定の使用に適するよう
に、本発明を最良に利用することができる。

E.発明の効果 以上のように本発明の構成によればバイト、タグの損失
のないチャネル、エクステンダを介したデータ連鎖化に
より、データ転送スループットを向上させることができ
る。

【図面の簡単な説明】

第１図は、本発明のITB機能がチャネル・エクステンダ
内に実施されている、データ・ストリーム方式でデータ
連鎖化を実行するのに適した、情報処理システムを示す
本発明の好ましい実施例の概要図である。 第２図は、第１図に示した情報処理システム内に、本発
明の好ましい実施例の教示に従って、ITB機能を実現す
る方法を示す機能ブロック図である。 第３図は、本発明の好ましい実施例の教示に従って、第
２図に示すITB機能ブロック図の一部分を実現するため
に使用できる、「バス・バッファ」ハードウェア図であ
る。 第4A、第4B図は、本発明の好ましい実施例の教示に従っ
て、第２図に示すITB機能ブロック図の別の部分を実現
するために使用できる「バス・バッファ」ハードウェア
を構成する図である。 第５図は、ITB機能を実施する場合に、データが失われ
ないことを保証するために必要なITB制御論理の機能を
示す流れ図である。 100……周辺装置、101……周辺機器制御装置、102……
標準“OEMI"インタフェース、103……エクステンダＹボ
ックス、104……直列リング、105……エクステンダＸボ
ックス、106……OEMIインタフェース、107……プロセッ
サ・チャネル、120……プロセッサ、121……ドライバ、
122……受信装置、123……並直列変換器、124……送信
装置、125……受信装置、126、150……直並列変換器、1
27、151……ドライバ、199……ITB装置、205……FIFO装
置、230、231、232、280、281、282……リンク、275、2
76、277……MUX、301……ラッチ、302、303……バス・
イン・バッファ、305……バス・イン・バッファ・セレ
クト、306……バス・イン・バッファ・ラッチ、307……
バス・イン・バッファ・ゲート、401……データ・イン
・ラッチ、402……サービス・イン・ラッチ、403、404
……バッファ、406……サービス・イン・バッファ・セ
レクト、407……データ・イン・バッファ・ラッチ、408
……サービス・イン・バッファ・ラッチ、409……デー
タ・イン・バッファ・ゲート。

フロントページの続き (72)発明者 ケネス・アーサー・メイフアート、ジユニ ア アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、ブラスク・ドライブ 11番地 (72)発明者 アンソニイー・ロバート・サガー アメリカ合衆国ニユーヨーク州レツド・ホ ツク、ボツクス472エー、アール・デイー ２番地 (72)発明者 ジヨン・フランク・サンテイアーモ アメリカ合衆国ニユーヨーク州ポキプシイ ー、クレストウツド・ボールヴアード40番 地 (72)発明者 クリフオード・トロイ・ウイリアムズ アメリカ合衆国ニユーヨーク州レイク・カ トリーン、ボツクス43、アール・デイー１ 番地 オールド・キングス・ハイウエイ (56)参考文献 特開 昭62−78659（ＪＰ，Ａ) 特開 昭61−187057（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】１つのプロセッサ・チャネルとデータ・バ
   イトとデータ転送タグを含むデータ転送を前記プロセッ
   サ・チャネルとの間でデータ・ストリーム・モード（以
   下DSMと呼ぶ）で実行するため前記プロセッサ・チャネ
   ルによって操作される周辺装置制御装置と、データ転送
   がDSMの場合活動的であり、DSMでない場合非活動的であ
   るDSM信号を生成する回路とを有し、前記周辺装置制御
   装置が前記プロセッサ・チャネルへのデータ転送を停止
   すべき場合に活動的であり、前記周辺装置制御装置が前
   記プロセッサ・チャネルへのデータ転送を実行してもよ
   い場合に非活動的であるサプレス・アウト（以下SOと呼
   ぶ）信号が前記プロセッサ・チャネルによって生成され
   る情報処理システムにおいて、 データ転送の間前記周辺装置制御装置から前記プロセッ
   サ・チャネルへとデータ・バイトとデータ転送タグとが
   流れる経路であるパイプラインを形成する、前記プロセ
   ッサ・チャネルと前記周辺装置制御装置との間のデータ
   接続路と、 １つの出力部分と前記パイプラインに接続する入力部分
   とを有し、前記パイプラインを経由して前記周辺装置制
   御装置から送られるデータ・バイトと関連するデータ転
   送タグとをラッチする手段と、 前記SO信号を受け取り、前記SO信号が活動的な場合に活
   動的な装置サプレス・アウト（以下DSOと呼ぶ）信号を
   前記周辺装置制御装置へ送り、該周辺装置制御装置が該
   DSO信号を受け取り次第、該周辺装置制御装置からのデ
   ータ転送を停止するための前記プロセッサ・チャネルに
   接続のイン・タグ・バッファ（以下ITBと呼ぶ）制御手
   段と、 前記ラッチ手段の出力部分に接続する入力部分と、１つ
   の出力部分と、前記SO信号を受け取るため前記チャネル
   に接続する第１の制御端子と、前記DSM信号を受け取る
   ため前記回路に接続する第２の制御端子とを有し、前記
   SO信号が活動的である場合前記パイプラインを空にして
   そこへデータ・バイトと関連データ転送タグを記憶する
   手段であって、前記DSM信号が活動的でありかつ前記SO
   信号が非活動的である場合該記憶手段への前記データ・
   バイトと関連データ転送タグの書き込みとそこからの読
   み出しを行なう記憶手段と、 前記記憶手段の出力部分に接続する入力部分と、前記プ
   ロセッサ・チャネルに接続する出力部分と、前記DSM信
   号を受け取るため前記回路に接続する制御端子とを有
   し、前記DSM信号が活動的である場合に前記記憶手段か
   ら前記プロセッサ・チャネルへ前記データ・バイトと関
   連データ転送タグを転送するためのゲート手段と、 からなるイン・タグ・バッファ（ITB）装置。
2. 【請求項２】１つのプロセッサ・チャネルと、データ・
   バイトとデータ転送タグを含むデータ転送を前記プロセ
   ッサ・チャネルとの間でデータ・ストリーム・モード
   （以下DSMと呼ぶ）で実行するため前記プロセッサ・チ
   ャネルによって操作される周辺装置制御装置と、データ
   転送がDSMの場合活動的であり、DSMでない場合非活動的
   であるDSM信号を生成する回路とを有し、前記周辺装置
   制御装置が前記プロセッサ・チャネルへのデータ転送を
   停止すべき場合に活動的であり、前記周辺装置制御装置
   が前記プロセッサ・チャネルへのデータ転送を実行して
   もよい場合に非活動的であるサプレス・アウト（以下SO
   と呼ぶ）信号が前記プロセッサ・チャネルによって生成
   される情報処理システムにおいて、 データ転送の間前記周辺装置制御装置から前記プロセッ
   サ・チャネルへとデータ・バイトとデータ転送タグとが
   流れる経路であるパイプラインを形成する、前記プロセ
   ッサ・チャネルと前記周辺装置制御装置との間のデータ
   接続路を整備するステップと、 前記パイプラインに接続するラッチ手段において、前記
   パイプラインを経由して前記周辺装置制御装置から送ら
   れるデータ・バイトと関連するデータ転送タグとをラッ
   チするステップと、 前記プロセッサ・チャネルに接続するイン・タグ・バッ
   ファ（以下ITBと呼ぶ）制御手段において前記SO信号を
   受け取るステップと、 前記SO信号が活動的な場合に前記ITB制御手段から前記
   周辺装置制御装置へ活動的な装置サプレス・アウト（以
   下DSOと呼ぶ）信号を送るステップと、 前記活動的DSO信号が前記周辺装置制御装置によって受
   け取られ次第、該周辺装置制御装置からのデータ転送を
   停止するステップと、 前記ラッチ手段の出力部分に接続する入力部分と、１つ
   の出力部分と、前記SO信号を受け取るため前記プロセッ
   サ・チャネルに接続する第１の制御端子と、前記DSM信
   号を受け取るため前記回路に接続する第２の制御端子と
   を有する記憶手段を装備するステップと、 前記SO信号が活動的である場合前記パイプラインから前
   記記憶手段へのデータ・バイトと関連データ転送タグを
   空にするステップと、 前記DSM信号が活動的でありかつ前記SO信号が非活動的
   である場合前記記憶手段への前記データ・バイトと関連
   データ転送タグの書き込みとそこからの読み出しを行な
   うステップと、 前記記憶手段の出力部分に接続する入力部分と、前記プ
   ロセッサ・チャネルに接続する出力部分と、前記DSM信
   号を受け取るため前記回路に接続する制御端子とを有す
   るゲート手段を装備するステップと、 前記DSM信号が活動的である場合に前記ゲート手段によ
   って前記記憶手段から前記プロセッサ・チャネルへ前記
   データ・バイトと関連データ転送タグを転送するステッ
   プと、 からなるデータ転送方法。