JPH0746839A - Two-transistor type insulated switching power source - Google Patents

Two-transistor type insulated switching power source

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JPH0746839A
JPH0746839A JP5190462A JP19046293A JPH0746839A JP H0746839 A JPH0746839 A JP H0746839A JP 5190462 A JP5190462 A JP 5190462A JP 19046293 A JP19046293 A JP 19046293A JP H0746839 A JPH0746839 A JP H0746839A
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voltage
transformer
mosfets
pulse signal
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Taketoshi Yoshikawa
武利 吉川
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Abstract

PURPOSE:To achieve zero-volt switching and to reduce a switching loss by giving a main control pulse signal to a main switching element in accordance with a terminal voltage of a load and by giving an auxiliary control pulse signal to an auxiliary switching element before the main control pulse signal is given. CONSTITUTION:A series circuit of a reactor 27 for resonance, a diode 26 for preventing a reverse current and a MOSFET 25 is connected in parallel to a first MOSFET 3, and a series circuit of a reactor 32 for resonance, a diode 31 for preventing the reverse current and a MOSFET 30 is connected in parallel to a second MOSFET 6. A terminal voltage of a load 2 is detected by a control circuit 18 and an auxiliary control pulse signal is given to the MOSFETs 25 and 30 before a main control pulse signal is given to the first and second MOSFETs 3 and 6. Thereby the first and second MOSFETs 3 and 6 are turned ON at 0V and a switching loss at the time of turning ON can be reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は二石式絶縁形スイッチン
グ電源、特にスイッチング損失を低減できる二石式絶縁
形スイッチング電源に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-stone isolated switching power supply, and more particularly to a two-stone isolated switching power supply capable of reducing switching loss.

【0002】[0002]

【従来の技術】近年、電子機器の小型化の要求が厳しく
要求され、それに使用される電力供給装置であるスイッ
チング電源の小型化も強く要求されている。スイッチン
グ電源を小型化するには一般にスイッチング周波数の高
周波化で対応しているが、高周波化すると主スイッチン
グ素子のスイッチング損失が増加して主スイッチング素
子の発熱量が大きくなるので、放熱用フィン等の大きさ
が大きくなり小型化を図る上での障害となっていた。こ
のため、スイッチング電源の小型化は、高周波化のみな
らず高効率化も重要な要素となっている。例えば、直流
電源の両端に第1の主スイッチング素子とトランスの1
次巻線と第2の主スイッチング素子とを直列に接続し、
トランスの2次巻線と負荷との間に整流平滑回路を接続
し、第1及び第2の主スイッチング素子を同時にオン・
オフ制御することによりトランスの2次巻線から交流電
圧を発生させ、その交流電圧を整流平滑回路にて直流電
圧に変換して直流電源の電圧とは異なる一定電圧レベル
の直流出力を負荷に供給する二石式絶縁形スイッチング
電源は耐圧の低い小型の主スイッチング素子を使用でき
るので、従来より比較的小型で安価なスイッチング電源
として広く使用されている。
2. Description of the Related Art In recent years, there has been a strict demand for miniaturization of electronic equipment, and there is also a strong demand for miniaturization of a switching power supply which is a power supply device used for the electronic equipment. Generally, a switching power supply with a higher switching frequency is used to reduce the size of a switching power supply.However, as the switching frequency increases, the switching loss of the main switching element increases and the amount of heat generated by the main switching element increases. The large size has been an obstacle to miniaturization. For this reason, miniaturization of the switching power supply requires not only high frequency but also high efficiency. For example, a first main switching element and a transformer
Connecting the secondary winding and the second main switching element in series,
A rectifying / smoothing circuit is connected between the secondary winding of the transformer and the load to turn on the first and second main switching elements simultaneously.
An AC voltage is generated from the secondary winding of the transformer by turning it off, and the AC voltage is converted to a DC voltage by the rectifying and smoothing circuit and a DC output with a constant voltage level different from the voltage of the DC power supply is supplied to the load. Since the two-stone insulation type switching power supply can use a small main switching element having a low breakdown voltage, it has been widely used as a relatively small and inexpensive switching power supply.

【0003】[0003]

【発明が解決しようとする課題】ところで、上記の二石
式絶縁形スイッチング電源では、第1及び第2の主スイ
ッチング素子のオン転換期及びオフ転換期において電流
波形と電圧波形の重なり合いが生じ、これに基づくスイ
ッチング損失が各々の主スイッチング素子で生じる欠点
があった。また、このスイッチング損失はジュール熱と
なり、各々の主スイッチング素子の発熱量が増加するか
ら、放熱用フィン等の寸法が非常に大きくなり、装置全
体の小型化が極めて困難となる欠点があった。
By the way, in the above-mentioned Futashi type insulation type switching power supply, the current waveform and the voltage waveform overlap each other at the on-conversion period and the off-conversion period of the first and second main switching elements, There is a drawback that switching loss based on this occurs in each main switching element. Further, since this switching loss becomes Joule heat, and the amount of heat generated by each main switching element increases, the size of the fins for heat radiation and the like becomes very large, which makes it extremely difficult to downsize the entire device.

【0004】そこで、本発明はスイッチング損失を低減
できる二石式絶縁形スイッチング電源を提供することを
目的とする。
Therefore, it is an object of the present invention to provide a two-stone insulated switching power supply that can reduce switching loss.

【0005】[0005]

【課題を解決するための手段】本発明による二石式絶縁
形スイッチング電源は、直流電源の両端に第1の主スイ
ッチング素子とトランスの1次巻線と第2の主スイッチ
ング素子とを直列に接続し、前記トランスの2次巻線と
負荷との間に整流平滑回路を接続し、前記第1及び第2
の主スイッチング素子を同時にオン・オフ制御すること
により前記トランスの前記2次巻線から交流電圧を発生
させ、前記交流電圧を前記整流平滑回路にて直流電圧に
変換して前記直流電源の電圧とは異なる一定電圧レベル
の直流出力を前記負荷に供給する二石式絶縁形スイッチ
ング電源において、前記第1の主スイッチング素子と並
列に第1の共振用リアクトルと第1の逆流防止用整流素
子と第1の補助スイッチング素子との第1の直列回路を
接続し、前記第2の主スイッチング素子と並列に第2の
共振用リアクトルと第2の逆流防止用整流素子と第2の
補助スイッチング素子との第2の直列回路を接続し、前
記負荷の端子電圧に応じて前記第1及び第2の主スイッ
チング素子の各制御端子に主制御パルス信号を付与する
と共に、前記主制御パルス信号を付与する前に前記第1
及び第2の補助スイッチング素子の各制御端子に補助制
御パルス信号を付与するように構成している。また、前
記第1の直列回路と直列に前記トランスの3次巻線を挿
入し、前記第2の直列回路と直列に前記トランスの4次
巻線を挿入してもよい。
A two-stone insulated switching power supply according to the present invention has a first main switching element, a primary winding of a transformer, and a second main switching element connected in series at both ends of a DC power supply. And a rectifying and smoothing circuit is connected between the secondary winding of the transformer and the load, and the first and second
By simultaneously turning on and off the main switching elements of the transformer, an AC voltage is generated from the secondary winding of the transformer, the AC voltage is converted into a DC voltage by the rectifying and smoothing circuit, and the voltage of the DC power supply is used. In a two-stone insulated switching power supply that supplies direct current outputs of different constant voltage levels to the load, a first resonance reactor, a first backflow prevention rectification element and a first resonance reactor are provided in parallel with the first main switching element. A first series circuit with the first auxiliary switching element is connected, and the second resonance reactor, the second backflow preventing rectifying element, and the second auxiliary switching element are connected in parallel with the second main switching element. A second series circuit is connected to apply a main control pulse signal to each control terminal of the first and second main switching elements according to a terminal voltage of the load, and the main control pulse signal is applied. Wherein prior to applying the pulse signal first
And an auxiliary control pulse signal is applied to each control terminal of the second auxiliary switching element. Further, the tertiary winding of the transformer may be inserted in series with the first series circuit, and the quaternary winding of the transformer may be inserted in series with the second series circuit.

【0006】[0006]

【作用】第1及び第2の主スイッチング素子の各制御端
子に主制御パルス信号を付与する前に第1及び第2の補
助スイッチング素子の各制御端子に補助制御パルス信号
を付与して各補助スイッチング素子を同時にターンオン
させると、各補助スイッチング素子に流れる電流が0か
ら緩やかに上昇する。その電流値が負荷電流値をトラン
スの1次巻線に換算した値に等しくなると第1及び第2
の主スイッチング素子に加わる電圧が緩やかに降下す
る。そして、その電圧が0Vとなったときに第1及び第
2の主スイッチング素子の各制御端子に主制御パルス信
号を付与して各主スイッチング素子を同時にターンオン
させることにより、各スイッチング素子のターンオン時
のスイッチング損失を低減することができる。なお、ト
ランスの3次巻線及び4次巻線を挿入した場合は、第1
及び第2の補助スイッチング素子のゼロ電流でのターン
オフが同時に行われ、更にスイッチング損失を低減する
ことが可能である。
The auxiliary control pulse signal is applied to each control terminal of the first and second auxiliary switching elements before the main control pulse signal is applied to each control terminal of the first and second main switching elements. When the switching elements are turned on at the same time, the current flowing through each auxiliary switching element gradually rises from zero. When the current value becomes equal to the value obtained by converting the load current value into the primary winding of the transformer, the first and second
The voltage applied to the main switching element of is gradually decreased. Then, when the voltage becomes 0 V, a main control pulse signal is applied to each control terminal of the first and second main switching elements to turn on each main switching element at the same time. It is possible to reduce the switching loss. If the third and fourth windings of the transformer are inserted,
Also, the second auxiliary switching element is turned off at zero current at the same time, and the switching loss can be further reduced.

【0007】[0007]

【実施例】以下、本発明による二石型絶縁形スイッチン
グ電源の実施例を図1と図2及び図6と図7に基づいて
説明する。本実施例の絶縁形スイッチング電源は、図1
に示すように、直流電源1の両端に、第1の主スイッチ
ング素子としての第1のNチャネルMOSFET3、ト
ランス4の1次巻線5及び第2の主スイッチング素子と
しての第2のNチャネルMOSFET6が直列に接続さ
れている。第1及び第2のMOSFET3、6は、それ
ぞれ等価的にスイッチング素子本体部12、15と、ス
イッチング素子本体部12、15のソース−ドレイン端
子間に逆並列に接続された内蔵ダイオード13、16
と、内蔵ダイオード13、16に並列に接続された内蔵
コンデンサ14、17から構成される。内蔵ダイオード
13、16及び内蔵コンデンサ14、17は、それぞれ
MOSFET3、6のソース−ドレイン端子間の寄生ダ
イオード及び寄生容量である。なお、第1及び第2のM
OSFET3、6には電気的諸特性が同一のものが使用
される。トランス4の2次巻線8と出力端子19、20
との間には、整流ダイオード7及び還流ダイオード9と
平滑リアクトル10及び平滑コンデンサ11とからなる
整流平滑回路35が接続されている。出力端子19、2
0間には負荷2が接続されている。第1のMOSFET
3のソース−ドレイン端子間には、第1の共振用リアク
トル27と第1の逆流防止用整流素子としての第1の逆
流防止用ダイオード26と第1の補助スイッチング素子
としての第3のNチャネルMOSFET25との直列回
路が接続されている。また、第2のMOSFET6のソ
ース−ドレイン端子間には、第2の共振用リアクトル3
2と第2の逆流防止用整流素子としての第2の逆流防止
用ダイオード31と第2の補助スイッチング素子として
の第4のNチャネルMOSFET30との直列回路が接
続されている。第3及び第4のMOSFET25、30
は、それぞれ等価的にスイッチング素子本体部28、3
3と内蔵ダイオード29、34とから構成され、第1及
び第2のMOSFET3、6と同様にソース−ドレイン
端子間に寄生容量を持つが、第1及び第2のMOSFE
T3、6に較べて短期間の使用であり、寄生容量の小さ
いMOSFETを使用するのでここでは省略する。第1
及び第2の共振用リアクトル27、32は、それぞれ第
3及び第4のMOSFET25、30を構成するスイッ
チング素子本体部28、33のオン転換期での電流の増
加を緩やかにするためのものである。なお、第1及び第
2の共振用リアクトル27、32と第3及び第4のMO
SFET25、30には電気的諸特性が同一のものが使
用される。また、出力端子19、20と第1〜第4のM
OSFET3、6、25、30の各ゲート端子との間に
は、出力端子19、20の電圧に応じて第1及び第2の
MOSFET3、6の各ゲート端子に主制御パルス信号
を付与すると共に、主制御パルス信号を付与する前に第
3及び第4のMOSFET25、30の各ゲート端子に
補助制御パルス信号を付与する制御回路18が接続され
ている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a two-stone insulated switching power supply according to the present invention will be described below with reference to FIGS. 1, 2 and 6 and 7. The isolated switching power supply of this embodiment is shown in FIG.
As shown in FIG. 1, a first N-channel MOSFET 3 as a first main switching element, a primary winding 5 of a transformer 4 and a second N-channel MOSFET 6 as a second main switching element are provided at both ends of the DC power supply 1. Are connected in series. The first and second MOSFETs 3 and 6 are equivalently equivalent to the switching element bodies 12 and 15 and the built-in diodes 13 and 16 connected in antiparallel between the source and drain terminals of the switching element bodies 12 and 15, respectively.
And built-in capacitors 14 and 17 connected in parallel to the built-in diodes 13 and 16. The built-in diodes 13 and 16 and the built-in capacitors 14 and 17 are a parasitic diode and a parasitic capacitance between the source and drain terminals of the MOSFETs 3 and 6, respectively. The first and second M
OSFETs 3 and 6 having the same electrical characteristics are used. Secondary winding 8 of transformer 4 and output terminals 19 and 20
A rectifying / smoothing circuit 35 including a rectifying diode 7 and a freewheeling diode 9, a smoothing reactor 10 and a smoothing capacitor 11 is connected between and. Output terminals 19, 2
A load 2 is connected between 0s. First MOSFET
Between the source and drain terminals of 3, the first resonance reactor 27, the first backflow prevention diode 26 as the first backflow prevention rectifying element, and the third N channel as the first auxiliary switching element. A series circuit with the MOSFET 25 is connected. The second resonance reactor 3 is provided between the source and drain terminals of the second MOSFET 6.
2 and a second backflow prevention diode 31 as a second backflow prevention rectifying element and a fourth N-channel MOSFET 30 as a second auxiliary switching element are connected in series. Third and fourth MOSFETs 25, 30
Are equivalently equivalent to the switching element bodies 28, 3 respectively.
3 and built-in diodes 29 and 34, and has a parasitic capacitance between the source and drain terminals like the first and second MOSFETs 3 and 6, but the first and second MOSFEs.
Since it is used for a short period of time as compared with T3 and T6 and a MOSFET having a small parasitic capacitance is used, it is omitted here. First
The second and second resonance reactors 27 and 32 are provided to moderate the increase in current at the on-turning period of the switching element body portions 28 and 33 that form the third and fourth MOSFETs 25 and 30, respectively. . In addition, the first and second resonance reactors 27 and 32 and the third and fourth MOs.
SFETs 25 and 30 having the same electrical characteristics are used. Also, the output terminals 19 and 20 and the first to fourth M
A main control pulse signal is applied to each gate terminal of the first and second MOSFETs 3 and 6 between the gate terminals of the OSFETs 3, 6, 25 and 30 according to the voltage of the output terminals 19 and 20, and A control circuit 18 for applying an auxiliary control pulse signal is connected to the gate terminals of the third and fourth MOSFETs 25, 30 before applying the main control pulse signal.

【0008】制御回路18の詳細は図6に示すように、
電源の出力端子19、20に接続された電圧検出回路5
1と、基準電圧源53、誤差増幅器54、PWM(パル
ス幅変調)制御回路55等を含むPWMパルス形成回路
52と、遅延回路56と、ANDゲート57と、単安定
マルチバイブレータ60と、第1〜第4の駆動回路5
8、59、61、62とから構成されている。電圧検出
回路51は分圧回路からなり、この分圧点即ち検出ライ
ンが誤差増幅器54の反転入力端子に接続されている。
誤差増幅器54は、非反転入力端子に基準電圧源53が
接続され、基準電圧源53の基準電圧と電圧検出回路5
1の検出電圧の差に対応する信号を出力する。誤差増幅
器54の出力端子に接続されたPWM制御回路55は、
三角波発生器と電圧コンパレータとを含み、電圧コンパ
レータにて一定周期の方形波を発生する。なお、PWM
制御回路55として本実施例ではPWM制御IC(集積
回路)が使用され、例えば市販のMB3759、μPC
494等を使用できる。ANDゲート57の一方の入力
端子はPWM制御回路55に直接接続され、ANDゲー
ト57の他方の入力端子は遅延回路56を介してPWM
制御回路55に接続されている。単安定マルチバイブレ
ータ60は、PWM制御回路55に直接接続されてい
る。ANDゲート57の出力端子は、第1及び第2の駆
動回路58、59を介して第1及び第2のFET制御ラ
イン21、22に接続されている。単安定マルチバイブ
レータ60は、第3及び第4の駆動回路61、62を介
して第3及び第4のFET制御ライン23、24に接続
されている。第1〜第4のFET制御ライン21〜24
は各々第1〜第4のMOSFET3、6、25、30の
各ゲート端子に接続されている。
The details of the control circuit 18 are as shown in FIG.
Voltage detection circuit 5 connected to output terminals 19 and 20 of the power supply
1, a reference voltage source 53, an error amplifier 54, a PWM pulse forming circuit 52 including a PWM (pulse width modulation) control circuit 55, a delay circuit 56, an AND gate 57, a monostable multivibrator 60, and a first ~ Fourth drive circuit 5
It is composed of 8, 59, 61 and 62. The voltage detecting circuit 51 is composed of a voltage dividing circuit, and this voltage dividing point, that is, the detection line is connected to the inverting input terminal of the error amplifier 54.
The error amplifier 54 has a non-inverting input terminal connected to the reference voltage source 53, and the reference voltage of the reference voltage source 53 and the voltage detection circuit 5
A signal corresponding to the difference in the detected voltage of 1 is output. The PWM control circuit 55 connected to the output terminal of the error amplifier 54
A triangular wave generator and a voltage comparator are included, and the voltage comparator generates a square wave with a constant period. In addition, PWM
In this embodiment, a PWM control IC (integrated circuit) is used as the control circuit 55. For example, a commercially available MB3759, μPC
494 etc. can be used. One input terminal of the AND gate 57 is directly connected to the PWM control circuit 55, and the other input terminal of the AND gate 57 is PWM via the delay circuit 56.
It is connected to the control circuit 55. The monostable multivibrator 60 is directly connected to the PWM control circuit 55. The output terminal of the AND gate 57 is connected to the first and second FET control lines 21 and 22 via the first and second drive circuits 58 and 59. The monostable multivibrator 60 is connected to the third and fourth FET control lines 23 and 24 via the third and fourth drive circuits 61 and 62. First to fourth FET control lines 21 to 24
Are connected to the respective gate terminals of the first to fourth MOSFETs 3, 6, 25, 30.

【0009】図6のA点、B点、C点の電圧波形を図7
(A)、(B)、(C)に示す。PWM制御回路55から図7
(A)に示すパルス幅TONの方形波パルス(PWMパル
ス)が周期Tにて繰り返し発生する(図6のA点)。電
源の出力電圧が基準値よりも高くなるとパルス幅TON
狭くなり、逆に電源の出力電圧が基準値よりも低くなる
とパルス幅TONが広くなる。これは一般的なPWM制御
のスイッチング電源の動作と同一である。ANDゲート
57には図7(A)のパルス及びこのパルスに対する遅延
時間T2の遅延パルスが入力するので、ANDゲート5
7の出力端子から図7(B)に示す主制御パルス信号が出
力される(図6のB点)。一方、単安定マルチバイブレ
ータ60にも図7(A)のパルスが入力し、単安定マルチ
バイブレータ60からは図7(C)に示す補助制御パルス
信号が出力される(図6のC点)。この補助制御パルス
信号は、一定パルス幅T1をもつ周期Tのパルス信号で
ある。主制御パルス信号は第1及び第2の駆動回路5
8、59を介して第1及び第2のMOSFET3、6の
各ゲート端子に印加され、補助制御パルス信号は第3及
び第4の駆動回路61、62を介して第3及び第4のM
OSFET25、30の各ゲート端子に印加される。し
たがって、上記の構成の制御回路18により負荷2の端
子電圧を検出して第1及び第2のMOSFET3、6の
各ゲート端子に主制御パルス信号を付与する前に、第3
及び第4のMOSFET25、30の各ゲート端子に補
助制御パルス信号を付与することができる。
FIG. 7 shows voltage waveforms at points A, B and C in FIG.
Shown in (A), (B), and (C). From the PWM control circuit 55 to FIG.
A square wave pulse (PWM pulse) having a pulse width T ON shown in (A) is repeatedly generated at a cycle T (point A in FIG. 6). When the output voltage of the power supply becomes higher than the reference value, the pulse width T ON becomes narrower. On the contrary, when the output voltage of the power supply becomes lower than the reference value, the pulse width T ON becomes wider. This is the same as the operation of a general PWM-controlled switching power supply. Since the pulse of FIG. 7A and the delay pulse of delay time T 2 for this pulse are input to the AND gate 57, the AND gate 5
The main control pulse signal shown in FIG. 7B is output from the output terminal 7 (point B in FIG. 6). On the other hand, the pulse shown in FIG. 7A is also input to the monostable multivibrator 60, and the auxiliary control pulse signal shown in FIG. 7C is output from the monostable multivibrator 60 (point C in FIG. 6). This auxiliary control pulse signal is a pulse signal with a period T having a constant pulse width T 1 . The main control pulse signal is the first and second drive circuits 5
The auxiliary control pulse signal is applied to the respective gate terminals of the first and second MOSFETs 3 and 6 via 8, 59, and the auxiliary control pulse signal is passed through the third and fourth drive circuits 61, 62.
It is applied to each gate terminal of the OSFETs 25 and 30. Therefore, before the control circuit 18 having the above configuration detects the terminal voltage of the load 2 and applies the main control pulse signal to the gate terminals of the first and second MOSFETs 3 and 6,
Also, an auxiliary control pulse signal can be applied to each gate terminal of the fourth MOSFETs 25 and 30.

【0010】上記の構成において、第1〜第4のMOS
FET3、6、25、30が全てオフ状態のとき(図2
のt0以前)は、トランス4の1次巻線5及び2次巻線
8には電流が流れない。そのため、トランス4の1次巻
線5には電圧が印加されず、第1及び第2のMOSFE
T3、6内の各内蔵コンデンサ14、17は各々直流電
源1の電源電圧VINの半分の電圧VIN/2まで充電され
ている。また、トランス4の2次巻線8には電圧が誘起
されず、整流平滑回路35内の整流ダイオード7はオフ
状態である。このとき、負荷2には、平滑リアクトル1
0、平滑コンデンサ11及び負荷2、還流ダイオード9
の経路で負荷電流IOUTが流れる。
In the above structure, the first to fourth MOSs
When the FETs 3, 6, 25 and 30 are all in the off state (see FIG.
Before t 0 ), no current flows in the primary winding 5 and the secondary winding 8 of the transformer 4. Therefore, no voltage is applied to the primary winding 5 of the transformer 4, and the first and second MOSFE
The built-in capacitors 14 and 17 in T3 and 6 are charged to a voltage V IN / 2 which is half the power supply voltage V IN of the DC power supply 1. Further, no voltage is induced in the secondary winding 8 of the transformer 4, and the rectifying diode 7 in the rectifying / smoothing circuit 35 is in the off state. At this time, the load 2 is connected to the smooth reactor 1
0, smoothing capacitor 11 and load 2, freewheeling diode 9
The load current I OUT flows through the path of.

【0011】図2(B)に示すように、t0において制御
回路18から第3及び第4のMOSFET25、30の
各ゲート端子に補助制御パルス信号が付与され、各スイ
ッチング素子本体部28、33の補助制御パルス信号電
圧VG3、VG4が低レベルから高レベルとなると、各スイ
ッチング素子本体部28、33が同時にターンオンす
る。このとき、直流電源1からスイッチング素子本体部
28、第1の逆流防止用ダイオード26、第1の共振用
リアクトル27、トランス4の1次巻線5、第2の共振
用リアクトル32、第2の逆流防止用ダイオード31及
びスイッチング素子本体部33の経路で電流が流れ始め
る。トランス4の2次巻線8には電圧が誘起され、整流
平滑回路35内の整流ダイオード7はオン状態になり電
流が流れるが、整流ダイオード7に流れる電流が負荷電
流IOUT以下の間は還流ダイオード9はオン状態を保持
する。このため、整流ダイオード7に流れる電流が負荷
電流IOUT以下の間は、トランス4の1次巻線5及び2
次巻線8に誘起される電圧は略0Vに留まる。したがっ
て、第3及び第4のMOSFET25、30内の各スイ
ッチング素子本体部28、33を流れる電流IQ3、IQ4
は、図2(F)に示すように略電源電圧VINと第1及び第
2の共振用リアクトル27、32のインダクタンス
27、L32に関係した傾き(VIN/(L27+L32))で0
から徐々に増加して行く。また、第3及び第4のMOS
FET25、30内の各スイッチング素子本体部28、
33に加わる電圧VQ3、VQ4は、図2(D)に示すように
速やかに降下して0Vとなる。
As shown in FIG. 2B, at t 0 , an auxiliary control pulse signal is applied from the control circuit 18 to each gate terminal of the third and fourth MOSFETs 25 and 30, and each switching element body 28, 33. When the auxiliary control pulse signal voltages V G3 and V G4 are changed from the low level to the high level, the switching element body portions 28 and 33 are turned on at the same time. At this time, from the DC power source 1, the switching element body 28, the first backflow prevention diode 26, the first resonance reactor 27, the primary winding 5 of the transformer 4, the second resonance reactor 32, and the second resonance reactor 32. A current starts to flow in the path of the backflow prevention diode 31 and the switching element body 33. A voltage is induced in the secondary winding 8 of the transformer 4, the rectifying diode 7 in the rectifying and smoothing circuit 35 is turned on, and a current flows, but the current flowing in the rectifying diode 7 is a return current while the load current is I OUT or less. The diode 9 holds the ON state. Therefore, while the current flowing through the rectifier diode 7 is equal to or lower than the load current I OUT, the primary windings 5 and 2 of the transformer 4 are
The voltage induced in the secondary winding 8 remains at approximately 0V. Therefore, the currents I Q3 and I Q4 flowing through the switching element bodies 28 and 33 in the third and fourth MOSFETs 25 and 30, respectively.
Is a slope (V IN / (L 27 + L 32 )) related to the substantially power supply voltage V IN and the inductances L 27 and L 32 of the first and second resonance reactors 27 and 32 as shown in FIG. 2 (F). ) With 0
Gradually increases from. Also, the third and fourth MOS
Each switching element body 28 in the FET 25, 30
The voltages V Q3 and V Q4 applied to 33 rapidly drop to 0 V as shown in FIG.

【0012】図2(F)に示すように、t1において、第
3及び第4のMOSFET25、30内の各スイッチン
グ素子本体部28、33を流れる電流IQ3、IQ4が負荷
電流値を1次巻線に換算した値に達すると、第1及び第
2のMOSFET3、6内の各内蔵コンデンサ14、1
7の電荷が放電され始め、第1の共振用リアクトル27
と内蔵コンデンサ14及び第2の共振用リアクトル32
と内蔵コンデンサ17がそれぞれ共振する。このため、
図2(G)に示すように内蔵コンデンサ14、スイッチン
グ素子本体部28、第1の逆流防止用ダイオード26及
び第1の共振用リアクトル27の環路と、内蔵コンデン
サ17、第2の共振用リアクトル32、第2の逆流防止
用ダイオード31及びスイッチング素子本体部33の環
路にそれぞれ共振電流が流れる(IC14、IC17)。した
がって、図2(F)に示すように第3及び第4のMOSF
ET25、30内の各スイッチング素子本体部28、3
3に流れる電流IQ3、IQ4は正弦関数的に増加する。ま
た、図2(C)に示すように第1及び第2のMOSFET
3、6内の各スイッチング素子本体部12、15に加わ
る電圧VQ1、VQ2は、第1及び第2のMOSFET3、
6内の各内蔵コンデンサ14、17の電荷の放電により
0Vまで降下して行く。
[0012] As shown in FIG. 2 (F), at t 1, the current I Q3, I Q4 flowing through the third and fourth switching elements body portion 28, 33 in the MOSFET25,30 load current 1 When the value converted to the next winding is reached, the built-in capacitors 14 and 1 in the first and second MOSFETs 3 and 6 are
The electric charge of 7 starts to be discharged, and the first resonance reactor 27
And the built-in capacitor 14 and the second resonance reactor 32.
And the built-in capacitor 17 resonate respectively. For this reason,
As shown in FIG. 2G, the built-in capacitor 14, the switching element body 28, the first backflow prevention diode 26, and the first resonance reactor 27, the built-in capacitor 17, and the second resonance reactor 27. 32, the second reverse current preventing diode 31, and the switching element body 33, respectively, a resonance current flows in the circuit (I C14 , I C17 ). Therefore, as shown in FIG. 2 (F), the third and fourth MOSFs are
Each switching element body 28, 3 in the ET 25, 30
The currents I Q3 and I Q4 flowing through 3 increase sinusoidally. In addition, as shown in FIG. 2C, the first and second MOSFETs are
The voltages V Q1 and V Q2 applied to the respective switching element bodies 12 and 15 in 3 and 6 are the first and second MOSFETs 3,
The electric charges of the built-in capacitors 14 and 17 in 6 are discharged to 0V.

【0013】t2において第1及び第2のMOSFET
3、6内の各内蔵コンデンサ14、17に蓄積された電
荷が全て放電されると、図2(C)に示すように第1及び
第2のMOSFET3、6内の各スイッチング素子本体
部12、15に加わる電圧VQ1、VQ2が0Vとなる。ま
た、図2(F)及び(G)に示すように、内蔵コンデンサ1
4、スイッチング素子本体部28、第1の逆流防止用ダ
イオード26及び第1の共振用リアクトル27の環路
と、内蔵コンデンサ17、第2の共振用リアクトル3
2、第2の逆流防止用ダイオード31及びスイッチング
素子本体部33の環路に流れる共振電流は各々最大値に
達する。このとき、第1及び第2の共振用リアクトル2
7、32と第1及び第2のMOSFET3、6内の各内
蔵コンデンサ14、17との共振による各共振用リアク
トル27、32の電流の慣性により、図2(G)及び(H)
に示すように各内蔵コンデンサ14、17の放電電流I
C14、IC17が第1及び第2のMOSFET3、6内の各
内蔵ダイオード13、16にそれぞれ転流する
(ID13、ID16)。したがって、スイッチング素子本体
部28、第1の逆流防止用ダイオード26、第1の共振
用リアクトル27及び内蔵ダイオード13の環路と、第
2の共振用リアクトル32、第2の逆流防止用ダイオー
ド31、スイッチング素子本体部33及び内蔵ダイオー
ド16の環路に各々図2(H)に示す電流ID13、ID16
流れる。また、図2(F)に示すように第3及び第4のM
OSFET25、30内の各スイッチング素子本体部2
8、33に流れる電流IQ3、IQ4は、第1及び第2の共
振用リアクトル27、32の電圧降下が略0Vであるた
め、以後略一定となる。
At t 2 the first and second MOSFETs
When all the electric charges accumulated in the built-in capacitors 14 and 17 in the MOSFETs 3 and 6 are discharged, the switching element body portions 12 in the first and second MOSFETs 3 and 6 are discharged as shown in FIG. The voltages V Q1 and V Q2 applied to 15 become 0V. In addition, as shown in FIGS. 2F and 2G, the built-in capacitor 1
4, switching element body 28, first backflow prevention diode 26, and first resonance reactor 27 circuit, built-in capacitor 17, and second resonance reactor 3
2. The resonance currents flowing in the circuit of the second backflow prevention diode 31 and the switching element body 33 reach their maximum values. At this time, the first and second resonance reactors 2
2 (G) and (H) due to the inertia of the current in each of the resonance reactors 27, 32 due to the resonance between the internal capacitors 14, 17 in the first and second MOSFETs 3, 6.
As shown in, the discharge current I of each built-in capacitor 14, 17
C14 and I C17 are commutated to the built-in diodes 13 and 16 in the first and second MOSFETs 3 and 6, respectively (I D13 and I D16 ). Therefore, the switching element body 28, the first backflow prevention diode 26, the first resonance reactor 27 and the circuit of the built-in diode 13, the second resonance reactor 32, the second backflow prevention diode 31, Currents I D13 and I D16 shown in FIG. 2 (H) respectively flow in the loops of the switching element body 33 and the built-in diode 16. In addition, as shown in FIG. 2 (F), the third and fourth M
Each switching element body 2 in the OSFETs 25 and 30
The currents I Q3 and I Q4 flowing through the capacitors 8 and 33 are substantially constant after that because the voltage drop across the first and second resonance reactors 27 and 32 is substantially 0V.

【0014】図2(A)に示すように、t3において制御
回路18から第1及び第2のMOSFET3、6の各ゲ
ート端子に主制御パルス信号が付与され、各スイッチン
グ素子本体部12、15の主制御パルス信号電圧VG1
G2が低レベルから高レベルとなると、各スイッチング
素子本体部12、15が同時にターンオンする。このと
き、各スイッチング素子本体部12、15に加わる電圧
Q1、VG2は図2(C)に示すように0Vであるから、各
スイッチング素子本体部12、15は0Vでターンオン
する。このため、各スイッチング素子本体部12、15
のオン転換期ではスイッチング損失のほとんど無いゼロ
電圧スイッチングが実現できる。この時点では、スイッ
チング素子本体部28、33がオン状態であるから、第
1及び第2の共振用リアクトル27、32を流れる電流
の慣性により、1次巻線5を流れる電流は全てスイッチ
ング素子本体部28、33を流れ、図2(E)に示すよう
にスイッチング素子本体部12、15には電流IQ1、I
Q2が流れない。
As shown in FIG. 2A, at t 3 , a main control pulse signal is applied from the control circuit 18 to each gate terminal of the first and second MOSFETs 3 and 6, and each switching element body 12, 15 is supplied. Main control pulse signal voltage V G1 ,
When V G2 changes from the low level to the high level, the switching element body portions 12 and 15 are turned on at the same time. At this time, since the voltages V Q1 and V G2 applied to the switching element bodies 12 and 15 are 0 V as shown in FIG. 2C, the switching element bodies 12 and 15 are turned on at 0 V. Therefore, each switching element body 12, 15
Zero voltage switching with almost no switching loss can be realized during the on-conversion period. At this point in time, since the switching element bodies 28 and 33 are in the ON state, all the current flowing through the primary winding 5 is caused by the inertia of the current flowing through the first and second resonance reactors 27 and 32. 2 (E), currents I Q1 and I Q are supplied to the switching element main bodies 12 and 15 as shown in FIG.
Q2 does not flow.

【0015】図2(B)に示すように、t4において第3
及び第4のMOSFET25、30の各スイッチング素
子本体部28、33の補助制御パルス信号電圧VG3、V
G4が高レベルから低レベルとなると、各スイッチング素
子本体部28、33が同時にターンオフする。このと
き、図2(E)及び(F)に示すように、スイッチング素子
本体部28、33を流れていたトランス4の1次巻線5
の電流(IQ3、IQ4)が第1及び第2のMOSFET
3、6内のスイッチング素子本体部12、15に転流す
る(IQ1、IQ2)。
As shown in FIG. 2B, at t 4 , the third
And the auxiliary control pulse signal voltages V G3 and V 3 of the switching element bodies 28 and 33 of the fourth MOSFETs 25 and 30, respectively.
When the level of G4 changes from the high level to the low level, the switching element body portions 28 and 33 simultaneously turn off. At this time, as shown in FIGS. 2 (E) and 2 (F), the primary winding 5 of the transformer 4 flowing through the switching element main bodies 28 and 33.
Current (I Q3 , I Q4 ) of the first and second MOSFETs
The commutation is carried out to the switching element main body parts 12 and 15 in 3 and 6 (I Q1 and I Q2 ).

【0016】図2(A)に示すように、t5において第1
及び第2のMOSFET3、6の各スイッチング素子本
体部12、15の主制御パルス信号電圧VG1、VG2が高
レベルから低レベルとなると、各スイッチング素子本体
部12、15が同時にターンオフする。このとき、トラ
ンス4の1次巻線5の電流の慣性により、図2(G)に示
すように第1及び第2のMOSFET3、6内の各内蔵
コンデンサ14、17に充電電流が流れ、各内蔵コンデ
ンサ14、17が充電されて各スイッチング素子本体部
12、15に加わる電圧VQ1、VQ2が図2(C)に示すよ
うに0Vから徐々に上昇して行く。
As shown in FIG. 2A, at t 5 , the first
When the main control pulse signal voltages V G1 and V G2 of the switching element bodies 12 and 15 of the second MOSFETs 3 and 6 change from high level to low level, the switching element bodies 12 and 15 are turned off at the same time. At this time, due to the inertia of the current in the primary winding 5 of the transformer 4, a charging current flows through the built-in capacitors 14 and 17 in the first and second MOSFETs 3 and 6 as shown in FIG. The built-in capacitors 14 and 17 are charged, and the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 gradually rise from 0 V as shown in FIG. 2 (C).

【0017】図2(C)に示すように、t6において第1
及び第2のMOSFET3、6の各内蔵コンデンサ1
4、17に加わる電圧、即ち、第1及び第2のMOSF
ET3、6の各スイッチング素子本体部12、15に加
わる電圧VQ1、VQ2がそれぞれVIN/2(VIN:直流電
源1の電源電圧)に達すると、トランス4の1次巻線5
及び2次巻線8に誘起される電圧は略0Vとなる。それ
と共に、整流平滑回路35内の整流ダイオード7がオフ
状態となり、トランス4の励磁インダクタンスと内蔵コ
ンデンサ14、17とが共振して各電圧VQ1、VQ2が更
に正弦関数的に上昇して行く。そして、各電圧VQ1、V
Q2の最大値が共振電圧の最大値と電圧VIN/2との和に
それぞれ達すると、各電圧VQ1、VQ2は正弦関数的に降
下して行き、t7において各電圧VQ1、VQ2がそれぞれ
IN/2に等しくなる。このとき、トランス4の1次巻
線5及び2次巻線8には電流が流れず、また電圧も誘起
されない。また、負荷2には、平滑リアクトル10、平
滑コンデンサ9及び負荷2、還流ダイオード9の経路で
負荷電流IOUTが流れる。
As shown in FIG. 2C, at t 6 , the first
And the built-in capacitors 1 of the second MOSFETs 3 and 6
The voltage applied to 4, 17, that is, the first and second MOSFs
When the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 of the ETs 3 and 6 reach V IN / 2 (V IN : the power supply voltage of the DC power supply 1), the primary winding 5 of the transformer 4
The voltage induced in the secondary winding 8 is about 0V. At the same time, the rectifying diode 7 in the rectifying / smoothing circuit 35 is turned off, the exciting inductance of the transformer 4 and the built-in capacitors 14 and 17 resonate, and the respective voltages V Q1 and V Q2 further rise sinusoidally. . Then, each voltage V Q1 , V
When the maximum value of Q2 reaches the maximum value of the resonance voltage and the voltage V IN / 2, the respective voltages V Q1 and V Q2 drop sinusoidally, and at t 7 , the respective voltages V Q1 and V Q Q2 is equal to V IN / 2, respectively. At this time, no current flows in the primary winding 5 and the secondary winding 8 of the transformer 4 and no voltage is induced. The load current I OUT flows through the load 2 through the smoothing reactor 10, the smoothing capacitor 9, the load 2, and the free wheeling diode 9.

【0018】以上のように、本実施例では第1及び第2
のMOSFET3、6の各スイッチング素子本体部1
2、15を0Vにて同時にターンオンさせると共に第3
及び第4のMOSFET25、30の各スイッチング素
子本体部28、33の電流波形の立ち上りが緩やかにな
るので、各スイッチング素子本体部12、15、28、
33のオン転換期(ターンオン時)におけるスイッチン
グ損失を低減することができる。
As described above, in this embodiment, the first and second
Switching element body 1 of MOSFETs 3 and 6
Turn on 2 and 15 at 0V at the same time and
Since the rising of the current waveform of each switching element body 28, 33 of the fourth MOSFET 25, 30 is gentle, each switching element body 12, 15, 28,
It is possible to reduce the switching loss during the on-conversion period of 33 (at the time of turn-on).

【0019】次に、本発明による二石式絶縁形スイッチ
ング電源の他の実施例を図3及び図4に基づいて説明す
る。但し、図3において図1と同一の部分には同一の符
号を付し、その説明を省略する。なお、図3の制御回路
18の詳細は、図1の実施例に示す図6及び図7と全く
同様であるので、説明は省略する。図3の実施例の回路
は、第3のMOSFET25と直流電源1の一端との間
にトランス4の1次巻線5及び2次巻線8と逆極性で結
合する3次巻線37を挿入し、第4のMOSFET30
と直流電源1の他端との間にトランス4の1次巻線5及
び2次巻線8と逆極性で結合する4次巻線38を挿入し
たものである。即ち、トランス4の3次巻線37及び4
次巻線38は、第1及び第2のMOSFET3、6内の
各スイッチング素子本体部12、15がオン状態のとき
は第1及び第2の共振用リアクトル27、32に流れる
電流と逆方向の電圧が誘起されるように巻回され、各ス
イッチング素子本体部12、15がターンオンしたと
き、第3及び第4のMOSFET25、30の各スイッ
チング素子本体部28、33に流れる電流を徐々に減少
させ、各スイッチング素子本体部28、33をゼロ電流
でターンオフさせるためのものである。なお、3次巻線
37の巻数N3と4次巻線38の巻数N4との間にはN3
=N4の関係がある。
Next, another embodiment of the two-stone insulated switching power supply according to the present invention will be described with reference to FIGS. 3 and 4. However, in FIG. 3, the same parts as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. The details of the control circuit 18 of FIG. 3 are the same as those of FIGS. 6 and 7 shown in the embodiment of FIG. In the circuit of the embodiment shown in FIG. 3, a tertiary winding 37 that is coupled to the primary winding 5 and the secondary winding 8 of the transformer 4 in reverse polarity is inserted between the third MOSFET 25 and one end of the DC power supply 1. And the fourth MOSFET 30
And the other end of the DC power source 1, a quaternary winding 38 that is coupled to the primary winding 5 and the secondary winding 8 of the transformer 4 in reverse polarity is inserted. That is, the tertiary windings 37 and 4 of the transformer 4
The secondary winding 38 has a direction opposite to the current flowing through the first and second resonance reactors 27 and 32 when the switching element main body portions 12 and 15 in the first and second MOSFETs 3 and 6 are in the ON state. When the switching element bodies 12 and 15 are wound so as to induce a voltage and turned on, the currents flowing in the switching element bodies 28 and 33 of the third and fourth MOSFETs 25 and 30 are gradually reduced. , For turning off the switching element bodies 28 and 33 at zero current. Incidentally, N 3 between the number of turns N 3 of the third winding 37 and the winding number N 4 of 4 winding 38
There is a relationship of = N 4 .

【0020】上記の構成において、第1〜第4のMOS
FET3、6、25、30が全てオフ状態のとき(図4
のt0以前)は、トランス4の1次〜4次巻線5、8、
37、38には電流が流れない。そのため、トランス4
の1次巻線5には電圧が印加されず、第1及び第2のM
OSFET3、6内の各内蔵コンデンサ14、17は各
々直流電源1の電源電圧VINの半分の電圧VIN/2まで
充電されている。また、トランス4の2次〜4次巻線
8、37、38には電圧が誘起されず、整流平滑回路3
5内の整流ダイオード7はオフ状態である。このとき、
負荷2には、平滑リアクトル10、平滑コンデンサ11
及び負荷2、還流ダイオード9の経路で負荷電流IOUT
が流れる。
In the above structure, the first to fourth MOSs
When the FETs 3, 6, 25 and 30 are all in the off state (see FIG.
Before t 0 ), the primary to quaternary windings 5, 8 of the transformer 4 are
No current flows through 37 and 38. Therefore, transformer 4
No voltage is applied to the primary winding 5 of the first and second M
The built-in capacitors 14 and 17 in the OSFETs 3 and 6 are charged to a voltage V IN / 2 which is half the power supply voltage V IN of the DC power supply 1. Further, no voltage is induced in the secondary to quaternary windings 8, 37, 38 of the transformer 4, and the rectifying and smoothing circuit 3
The rectifying diode 7 in 5 is off. At this time,
The load 2 includes a smoothing reactor 10 and a smoothing capacitor 11
And the load current I OUT through the path of the load 2 and the return diode
Flows.

【0021】図4(B)に示すように、t0において制御
回路18から第3及び第4のMOSFET25、30の
各ゲート端子に補助制御パルス信号が付与され、各スイ
ッチング素子本体部28、33の補助制御パルス信号電
圧VG3、VG4が低レベルから高レベルとなると、各スイ
ッチング素子本体部28、33が同時にターンオンす
る。このとき、直流電源1からトランス4の3次巻線3
7、スイッチング素子本体部28、第1の逆流防止用ダ
イオード26、第1の共振用リアクトル27、トランス
4の1次巻線5、第2の共振用リアクトル32、第2の
逆流防止用ダイオード31、スイッチング素子本体部3
3及びトランス4の4次巻線38の経路で電流が流れ始
める。トランス4の2次巻線8には電圧が誘起され、整
流平滑回路35内の整流ダイオード7はオン状態になり
電流が流れるが、整流ダイオード7に流れる電流が負荷
電流IOUT以下の間は還流ダイオード9はオン状態を保
持する。このため、整流ダイオード7に流れる電流が負
荷電流IOUT以下の間は、トランス4の1次〜4次巻線
5、8、37、38に誘起される電圧は略0Vに留ま
る。したがって、第3及び第4のMOSFET25、3
0内の各スイッチング素子本体部28、33を流れる電
流IQ3、IQ4は、図4(F)に示すように略電源電圧VIN
と第1及び第2の共振用リアクトル27、32のインダ
クタンスL27、L32に関係した傾き(VIN/(L27+L
32))で0から徐々に増加して行く。また、第3及び第
4のMOSFET25、30内の各スイッチング素子本
体部28、33に加わる電圧VQ3、VQ4は、図4(D)に
示すように速やかに降下して0Vとなる。
As shown in FIG. 4B, at t 0 , an auxiliary control pulse signal is applied from the control circuit 18 to the gate terminals of the third and fourth MOSFETs 25 and 30, and the switching element body portions 28 and 33 are provided. When the auxiliary control pulse signal voltages V G3 and V G4 are changed from the low level to the high level, the switching element body portions 28 and 33 are turned on at the same time. At this time, the DC winding 1 to the tertiary winding 3 of the transformer 4
7, switching element body 28, first backflow prevention diode 26, first resonance reactor 27, primary winding 5 of transformer 4, second resonance reactor 32, second backflow prevention diode 31. , Switching element body 3
Current begins to flow in the path of the third winding and the fourth winding 38 of the transformer 4. A voltage is induced in the secondary winding 8 of the transformer 4, the rectifying diode 7 in the rectifying and smoothing circuit 35 is turned on, and a current flows, but the current flowing in the rectifying diode 7 is a return current while the load current is I OUT or less. The diode 9 holds the ON state. Therefore, while the current flowing through the rectifying diode 7 is less than or equal to the load current I OUT, the voltage induced in the primary to quaternary windings 5, 8, 37, 38 of the transformer 4 remains at approximately 0V. Therefore, the third and fourth MOSFETs 25, 3
The currents I Q3 and I Q4 flowing through the switching element bodies 28 and 33 in 0 are substantially the power supply voltage V IN as shown in FIG.
And the inclination (V IN / (L 27 + L 2) related to the inductances L 27 and L 32 of the first and second resonance reactors 27 and 32.
32 )) gradually increases from 0. Further, the voltages V Q3 and V Q4 applied to the respective switching element bodies 28 and 33 in the third and fourth MOSFETs 25 and 30 rapidly drop to 0 V as shown in FIG. 4 (D).

【0022】図4(F)に示すように、t1において、第
3及び第4のMOSFET25、30内の各スイッチン
グ素子本体部28、33に流れる電流IQ3、IQ4が負荷
電流値を1次巻線に換算した値に達すると、第1及び第
2のMOSFET3、6内の各内蔵コンデンサ14、1
7の電荷が放電され始め、第1の共振用リアクトル27
と内蔵コンデンサ14及び第2の共振用リアクトル32
と内蔵コンデンサ17がそれぞれ共振する。このため、
図4(G)に示すように内蔵コンデンサ14、トランス4
の3次巻線37、スイッチング素子本体部28、第1の
逆流防止用ダイオード26及び第1の共振用リアクトル
27の環路と、内蔵コンデンサ17、第2の共振用リア
クトル32、第2の逆流防止用ダイオード31、スイッ
チング素子本体部33及びトランス4の4次巻線38の
環路にそれぞれ共振電流が流れる(IC14、IC17)。し
たがって、図4(F)に示すように第3及び第4のMOS
FET25、30内の各スイッチング素子本体部28、
33に流れる電流IQ3、IQ4は正弦関数的に増加する。
また、図4(C)に示すように第1及び第2のMOSFE
T3、6内の各スイッチング素子本体部12、15に加
わる電圧VQ1、VQ2は、第1及び第2のMOSFET
3、6内の各内蔵コンデンサ14、17の電荷の放電に
より0Vまで降下して行く。
As shown in FIG. 4 (F), at t 1 , the currents I Q3 and I Q4 flowing through the switching element bodies 28 and 33 in the third and fourth MOSFETs 25 and 30 have a load current value of 1 When the value converted to the next winding is reached, the built-in capacitors 14 and 1 in the first and second MOSFETs 3 and 6 are
The electric charge of 7 starts to be discharged, and the first resonance reactor 27
And the built-in capacitor 14 and the second resonance reactor 32.
And the built-in capacitor 17 resonate respectively. For this reason,
As shown in FIG. 4G, the built-in capacitor 14 and the transformer 4
Of the third winding 37, the switching element body 28, the first backflow prevention diode 26 and the first resonance reactor 27, the built-in capacitor 17, the second resonance reactor 32, and the second backflow. Resonant currents flow in the loops of the prevention diode 31, the switching element body 33, and the quaternary winding 38 of the transformer 4 ( IC14 , IC17 ). Therefore, as shown in FIG. 4 (F), the third and fourth MOS
Each switching element body 28 in the FET 25, 30
The currents I Q3 and I Q4 flowing through 33 increase sinusoidally.
In addition, as shown in FIG. 4C, the first and second MOSFE
The voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 in T3 and 6 are the first and second MOSFETs.
The electric charges of the built-in capacitors 14 and 17 in 3 and 6 are discharged, so that the voltage drops to 0V.

【0023】t2において第1及び第2のMOSFET
3、6内の各内蔵コンデンサ14、17に蓄積された電
荷が全て放電されると、図4(C)に示すように第1及び
第2のMOSFET3、6内の各スイッチング素子本体
部12、15に加わる電圧VQ1、VQ2が0Vとなる。ま
た、図4(F)及び(G)に示すように、内蔵コンデンサ1
4、トランス4の3次巻線37、スイッチング素子本体
部28、第1の逆流防止用ダイオード26及び第1の共
振用リアクトル27の環路と、内蔵コンデンサ17、第
2の共振用リアクトル32、第2の逆流防止用ダイオー
ド31、スイッチング素子本体部33及びトランス4の
4次巻線38の環路に流れる共振電流は各々最大値に達
する。このとき、第1及び第2の共振用リアクトル2
7、32と第1及び第2のMOSFET3、6内の各内
蔵コンデンサ14、17との共振による各共振用リアク
トル27、32の電流の慣性により、図4(G)及び(H)
に示すように各内蔵コンデンサ14、17の放電電流I
C14、IC17が第1及び第2のMOSFET3、6内の各
内蔵ダイオード13、16にそれぞれ転流する
(ID1 3、ID16)。したがって、トランス4の3次巻線
37、スイッチング素子本体部28、第1の逆流防止用
ダイオード26、第1の共振用リアクトル27及び内蔵
ダイオード13の環路と、第2の共振用リアクトル3
2、第2の逆流防止用ダイオード31、スイッチング素
子本体部33、トランス4の4次巻線38及び内蔵ダイ
オード16の環路に各々図4(H)に示す電流ID13、I
D16が流れる。また、第1及び第2のMOSFET3、
6内の各スイッチング素子本体部12、15に加わる電
圧VQ1、VQ2が0Vになると、トランス4の1次巻線5
に加わる電圧が直流電源1の電源電圧VINに等しくな
り、2次巻線8には電圧VN2=(N2/N1)・VIN(N2
2次巻線8の巻数)が誘起される。更に、トランス4の
3次巻線37及び4次巻線38には、各々電流ID13
D16の流れる方向とは逆極性の電圧VN3=−(N3
1)・VIN、VN4=−(N4/N1)・VIN(N3:3次巻線
37の巻数、N4:4次巻線38の巻数、但しN3
4)が誘起される。そのため、第1及び第2の共振用
リアクトル27、32に流れる電流、即ち各スイッチン
グ素子本体部28、33に流れる電流IQ3、IQ4及び各
内蔵ダイオード13、16に流れる電流ID13、I
D16は、図4(F)及び(H)に示すように共振電流の最大
値からそれぞれ−(N3/N1)・(VIN/L27)、−(N4
1)・(VIN/L32)(但し、N3=N4、L27=L32)の
傾きで徐々に減少して行く。
At t 2 the first and second MOSFETs
When all the electric charges accumulated in the built-in capacitors 14 and 17 in the circuits 3 and 6 are discharged, as shown in FIG. 4C, the switching element main body 12 in the first and second MOSFETs 3 and 6, The voltages V Q1 and V Q2 applied to 15 become 0V. In addition, as shown in FIGS. 4 (F) and (G), the built-in capacitor 1
4, the tertiary winding 37 of the transformer 4, the switching element body 28, the first backflow prevention diode 26 and the first resonance reactor 27, the built-in capacitor 17, the second resonance reactor 32, The resonance currents flowing through the second backflow preventing diode 31, the switching element body 33, and the circuit of the quaternary winding 38 of the transformer 4 each reach the maximum value. At this time, the first and second resonance reactors 2
4 (G) and (H) due to the inertia of the current of the resonance reactors 27, 32 due to the resonance of the built-in capacitors 14, 17 in the first and second MOSFETs 3, 6 with each other.
As shown in, the discharge current I of each built-in capacitor 14, 17
C14 and I C17 are commutated to the built-in diodes 13 and 16 in the first and second MOSFETs 3 and 6 , respectively (I D1 3 and I D16 ). Therefore, the tertiary winding 37 of the transformer 4, the switching element body 28, the first backflow prevention diode 26, the first resonance reactor 27 and the circuit of the built-in diode 13, and the second resonance reactor 3 are provided.
2, the second backflow prevention diode 31, the switching element body 33, the quaternary winding 38 of the transformer 4 and the circuit of the built-in diode 16 current I D13 , I shown in FIG. 4 (H) respectively.
D16 flows. Also, the first and second MOSFETs 3,
When the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 in 6 become 0 V, the primary winding 5 of the transformer 4
The voltage applied to the DC power supply 1 becomes equal to the power supply voltage V IN of the DC power supply 1, and the secondary winding 8 has a voltage V N2 = (N 2 / N 1 ) · V IN (N 2 :
The number of turns of the secondary winding 8) is induced. Further, in the tertiary winding 37 and the fourth winding 38 of the transformer 4, the currents I D13 ,
A voltage V N3 =-(N 3 / having a polarity opposite to that of the flowing direction of I D16
N 1 ) · V IN , V N4 = − (N 4 / N 1 ) · V IN (N 3 : the number of turns of the tertiary winding 37, N 4 : the number of turns of the quaternary winding 38, where N 3 =
N 4 ) is induced. Therefore, the current flowing through the first and second resonant reactor 27 and 32, i.e. the current I Q3 flowing through each switching device body unit 28, 33, I Q4 and a current flowing in each of the built-in diode 13, 16 I D13, I
As shown in FIGS. 4 (F) and (H), D16 is- (N 3 / N 1 ). (V IN / L 27 ),-(N 4 /
N 1 ). (V IN / L 32 ) (However, N 3 = N 4 , L 27 = L 32 ) Gradient gradually decreases.

【0024】図4(A)に示すように、t3において制御
回路18から第1及び第2のMOSFET3、6の各ゲ
ート端子に主制御パルス信号が付与され、各スイッチン
グ素子本体部12、15の主制御パルス信号電圧VG1
G2が低レベルから高レベルとなると、各スイッチング
素子本体部12、15が同時にターンオンする。このと
き、各スイッチング素子本体部12、15に加わる電圧
Q1、VQ2は図4(C)に示すように0Vであるから、各
スイッチング素子本体部12、15は0Vでターンオン
する。このため、各スイッチング素子本体部12、15
のオン転換期ではスイッチング損失のほとんど無いゼロ
電圧スイッチングが実現できる。この時点では、第3及
び第4のMOSFET25、30内の各スイッチング素
子本体部28、33がオン状態であるから、各スイッチ
ング素子本体部28、33に電流IQ3、IQ4が引き続き
流れ、図4(F)に示すように−(N3/N1)・(VIN
27)、−(N4/N1)・(VIN/L32)(但し、N3
4、L27=L32)の傾きで引き続き徐々に減少して行
く。
As shown in FIG. 4A, at t 3 , the main control pulse signal is applied from the control circuit 18 to the gate terminals of the first and second MOSFETs 3 and 6 , and the switching element body portions 12 and 15 are supplied. Main control pulse signal voltage V G1 ,
When V G2 changes from the low level to the high level, the switching element body portions 12 and 15 are turned on at the same time. At this time, since the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 are 0 V as shown in FIG. 4C, the switching element bodies 12 and 15 are turned on at 0 V. Therefore, each switching element body 12, 15
Zero voltage switching with almost no switching loss can be realized during the on-conversion period. At this point, the third and fourth switching elements body portion 28, 33 in the MOSFET25,30 is because in the ON state, subsequently flows current I Q3, I Q4 to the switching device body unit 28 and 33, FIG. As shown in FIG. 4 (F),-(N 3 / N 1 ). (V IN /
L 27 ),-(N 4 / N 1 ) ・ (V IN / L 32 ) (where N 3 =
With the slope of N 4 , L 27 = L 32 ), it gradually decreases.

【0025】t4において、第1及び第2のMOSFE
T3、6内の各内蔵ダイオード13、16に流れる電流
D13、ID16が図4(H)に示すように0になると、第3
及び第4のMOSFET25、30内の各スイッチング
素子本体部28、33に流れる電流IQ3、IQ4が図4
(F)に示すように負荷電流値を1次巻線に換算した値に
達する。このとき、図4(E)に示すように第1及び第2
のMOSFET3、6内の各スイッチング素子12、1
5に電流IQ1、IQ2が流れ始め、徐々に増加して行く。
それと共に、第3及び第4のMOSFET25、30内
の各スイッチング素子本体部28、33に流れる電流I
Q3、IQ4は、図4(F)に示すように−(N3/N1)・(VIN
/L27)、−(N4/N1)・(VIN/L32)(但し、N3
4、L27=L32)の傾きで更に減少して行く。
At t 4 , the first and second MOSFE
When the currents I D13 and I D16 flowing through the respective built-in diodes 13 and 16 in T3 and T6 become 0 as shown in FIG.
And currents I Q3 and I Q4 flowing through the switching element bodies 28 and 33 in the fourth MOSFETs 25 and 30 are shown in FIG.
As shown in (F), the load current value reaches the value converted to the primary winding. At this time, as shown in FIG.
Switching elements 12 and 1 in the MOSFETs 3 and 6 of
The currents I Q1 and I Q2 start to flow in 5 and gradually increase.
At the same time, the current I flowing through each switching element body 28, 33 in the third and fourth MOSFETs 25, 30.
Q3, I Q4, as shown in FIG. 4 (F) - (N 3 / N 1) · (V IN
/ L 27 ),-(N 4 / N 1 ) ・ (V IN / L 32 ) (where N 3 =
N 4 and L 27 = L 32 ) further decreases with the inclination.

【0026】図4(F)に示すように、t5において第3
及び第4のMOSFET25、30内の各スイッチング
素子本体部28、33に流れる電流IQ3、IQ4は0とな
る。トランス4の1次巻線5の電流は、図4(E)に示す
ように全て第1及び第2のMOSFET3、6内の各ス
イッチング素子本体部12、15を流れる(IQ1
Q2)。このとき、図4(B)に示すように第3及び第4
のMOSFET25、30内の各スイッチング素子本体
部28、33の補助制御パルス信号電圧VG3、VG4が高
レベルから低レベルになり、各スイッチング素子本体部
28、33が同時にターンオフする。このため、第3及
び第4のMOSFET25、30内の各スイッチング素
子本体部28、33のオフ転換期においてもスイッチン
グ損失の少ないゼロ電流スイッチングが実現できる。ま
た、各スイッチング素子本体部28、33をゼロ電流で
同時にターンオフさせるので、回路の配線のインダクタ
ンスや第1及び第2の共振用リアクトル27、32に流
れる電流の断続によるサージ成分は発生しない。
As shown in FIG. 4 (F), at t 5 ,
The currents I Q3 and I Q4 flowing through the switching element bodies 28 and 33 in the fourth MOSFETs 25 and 30 are zero. All the currents of the primary winding 5 of the transformer 4 flow through the respective switching element bodies 12 and 15 in the first and second MOSFETs 3 and 6 (I Q1 ,
I Q2 ). At this time, as shown in FIG.
The auxiliary control pulse signal voltages V G3 and V G4 of the switching element bodies 28 and 33 in the MOSFETs 25 and 30 change from high level to low level, and the switching element bodies 28 and 33 are simultaneously turned off. Therefore, zero current switching with less switching loss can be realized even in the off-turning period of the switching element main body portions 28 and 33 in the third and fourth MOSFETs 25 and 30. Further, since the switching element bodies 28 and 33 are turned off at the same time with zero current, the surge component due to the inductance of the wiring of the circuit and the intermittent current flowing through the first and second resonance reactors 27 and 32 does not occur.

【0027】図4(A)に示すように、t6において第1
及び第2のMOSFET3、6内の各スイッチング素子
本体部12、15の主制御パルス信号電圧VG1、VG2
高レベルから低レベルとなると、各スイッチング素子本
体部12、15が同時にターンオフする。このとき、図
4(G)に示すように第1及び第2のMOSFET3、6
内の各内蔵コンデンサ14、17に充電電流が流れ、各
内蔵コンデンサ14、17が充電されて各スイッチング
素子本体部12、15に加わる電圧VQ1、VQ2が図4
(C)に示すように0Vから徐々に上昇して行く。
As shown in FIG. 4A, at t 6 , the first
When the main control pulse signal voltages V G1 and V G2 of the switching element bodies 12 and 15 in the second MOSFETs 3 and 6 change from high level to low level, the switching element bodies 12 and 15 are simultaneously turned off. At this time, as shown in FIG. 4 (G), the first and second MOSFETs 3 and 6 are
A charging current flows through the internal capacitors 14 and 17 in the internal capacitors 14, 17 to charge the internal capacitors 14 and 17 and the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 are shown in FIG.
As shown in (C), it gradually rises from 0V.

【0028】図4(C)に示すように、t7において第1
及び第2のMOSFET3、6の各内蔵コンデンサ1
4、17に加わる電圧、即ち、第1及び第2のMOSF
ET3、6の各スイッチング素子本体部12、15に加
わる電圧VQ1、VQ2がそれぞれVIN/2(VIN:直流電
源1の電源電圧)に達すると、トランス4の1次巻線5
及び2次巻線8に誘起される電圧は略0Vとなる。それ
と共に、整流平滑回路35内の整流ダイオード7がオフ
状態となり、トランス4の励磁インダクタンスと内蔵コ
ンデンサ14、17とが共振して各電圧VQ1、VQ2が更
に正弦関数的に上昇して行く。そして、各電圧VQ1、V
Q2の最大値が共振電圧の最大値と電圧VIN/2との和に
それぞれ達すると、各電圧VQ1、VQ2は正弦関数的に降
下して行き、t8において各電圧VQ1、VQ2がそれぞれ
IN/2に等しくなる。このとき、トランス4の1次〜
4次巻線5、8、37、38には電流が流れず、また電
圧も誘起されない。また、負荷2には、平滑リアクトル
10、平滑コンデンサ9及び負荷2、還流ダイオード9
の経路で負荷電流IOUTが流れる。
As shown in FIG. 4C, at t 7 , the first
And the built-in capacitors 1 of the second MOSFETs 3 and 6
The voltage applied to 4, 17, that is, the first and second MOSFs
When the voltages V Q1 and V Q2 applied to the switching element bodies 12 and 15 of the ETs 3 and 6 reach V IN / 2 (V IN : the power supply voltage of the DC power supply 1), the primary winding 5 of the transformer 4
The voltage induced in the secondary winding 8 is about 0V. At the same time, the rectifying diode 7 in the rectifying / smoothing circuit 35 is turned off, the exciting inductance of the transformer 4 and the built-in capacitors 14 and 17 resonate, and the respective voltages V Q1 and V Q2 further rise sinusoidally. . Then, each voltage V Q1 , V
When the maximum value of Q2 reaches the maximum value of the resonance voltage and the voltage V IN / 2, the respective voltages V Q1 and V Q2 drop sinusoidally, and at t 8 , the respective voltages V Q1 and V Q2 is equal to V IN / 2, respectively. At this time, the primary of the transformer 4 ~
No current flows in the quaternary windings 5, 8, 37, 38 and no voltage is induced. Further, the load 2 includes a smoothing reactor 10, a smoothing capacitor 9, a load 2, and a free wheeling diode 9.
The load current I OUT flows through the path of.

【0029】上述の通り、図3に示す実施例でも、スイ
ッチング損失に関して図1に示す実施例と同一の効果が
得られる。更に、図3に示す実施例では、第3及び第4
のMOSFET25、30内の各スイッチング素子本体
部28、33のオフ転換期(ターンオフ時)においても
スイッチング損失の少ないゼロ電流スイッチングが実現
できるので、回路の配線のインダクタンスや第1及び第
2の共振用リアクトル27、32に流れる電流の断続に
よるサージ成分は発生しない。そのため、図3に示す実
施例は図1に示す実施例に比較して効果が大きい。
As described above, also in the embodiment shown in FIG. 3, the same effect as the embodiment shown in FIG. 1 can be obtained with respect to the switching loss. Furthermore, in the embodiment shown in FIG. 3, the third and fourth
Since zero current switching with little switching loss can be realized even during the off-turning period (turn-off time) of each switching element body 28, 33 in each MOSFET 25, 30, the circuit wiring inductance and the first and second resonance No surge component is generated due to the interruption of the current flowing through the reactors 27 and 32. Therefore, the embodiment shown in FIG. 3 is more effective than the embodiment shown in FIG.

【0030】本発明の実施態様は前記の実施例に限定さ
れず、種々の変更が可能である。例えば、下記の(a)〜
(e)は変更例の一部である。 (a) 第1〜第4のMOSFET3、6、25、30
内の各内蔵ダイオード13、16、29、34を内蔵の
ダイオードとせずに独立のダイオードとすることができ
る。 (b) 第1及び第2のMOSFET3、6内の各内蔵
コンデンサ14、17をMOSFETの寄生容量を使用
しないで、独立のコンデンサを接続することができる。 (c) 主スイッチング素子及び補助スイッチング素子
として、MOSFETの代わりに、バイポーラトランジ
スタ、サイリスタ等を用いることができる。なお、バイ
ポーラトランジスタ、サイリスタ等の逆極性のダイオー
ドを内蔵しない素子を用いた場合は、逆流防止用ダイオ
ード26、31を挿入しなくても構わない。 (d) 図1に示す実施例の回路は図5に示す回路に変
形しても構わない。また、図5に示すダイオード36
は、挿入しなくても構わない。 (e) 共振用リアクトル27、32は、トランス4の
漏れインダクタンスを使用しても構わない。
The embodiment of the present invention is not limited to the above-mentioned embodiments, and various modifications can be made. For example, the following (a)
(e) is a part of the modified example. (A) First to fourth MOSFETs 3, 6, 25, 30
Each of the built-in diodes 13, 16, 29, and 34 therein can be an independent diode instead of the built-in diode. (B) Independent capacitors can be connected to the built-in capacitors 14 and 17 in the first and second MOSFETs 3 and 6 without using the parasitic capacitance of the MOSFETs. (C) As the main switching element and the auxiliary switching element, a bipolar transistor, a thyristor or the like can be used instead of the MOSFET. When an element such as a bipolar transistor or a thyristor that does not include a diode of reverse polarity is used, the backflow preventing diodes 26 and 31 may not be inserted. (D) The circuit of the embodiment shown in FIG. 1 may be modified into the circuit shown in FIG. In addition, the diode 36 shown in FIG.
Does not have to be inserted. (E) The resonance reactors 27 and 32 may use the leakage inductance of the transformer 4.

【0031】[0031]

【発明の効果】以上のように、本発明によれば、第1及
び第2の主スイッチング素子のゼロ電圧スイッチングを
容易に達成できるので、各々の主スイッチング素子の電
圧波形と電流波形との重なりを少なくして各々の主スイ
ッチング素子のオン転換期での電力損失、即ち各々の主
スイッチング素子のターンオン時のスイッチング損失を
低減することができる。このため、各々の主スイッチン
グ素子の発熱量を減少させて放熱用フィン等の寸法を小
さくすることができ、高周波スイッチングが可能でかつ
小型の二石式絶縁形スイッチング電源を実現できる。
As described above, according to the present invention, zero voltage switching of the first and second main switching elements can be easily achieved, so that the voltage waveform and the current waveform of each main switching element overlap. Can be reduced to reduce the power loss at the turn-on time of each main switching element, that is, the switching loss at the time of turn-on of each main switching element. Therefore, the heat generation amount of each main switching element can be reduced to reduce the size of the heat dissipation fins, etc., and high-frequency switching is possible, and a small-sized two-stone insulated switching power supply can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の実施例を示す二石式絶縁形スイッチ
ング電源の電気回路図
FIG. 1 is an electric circuit diagram of a two-stone insulated switching power supply showing an embodiment of the present invention.

【図2】 図1の回路の各部の電圧及び電流を示す波形
FIG. 2 is a waveform diagram showing the voltage and current of each part of the circuit of FIG.

【図3】 本発明の他の実施例を示す二石式絶縁形スイ
ッチング電源の電気回路図
FIG. 3 is an electric circuit diagram of a two-stone insulation type switching power supply showing another embodiment of the present invention.

【図4】 図3の回路の各部の電圧及び電流を示す波形
FIG. 4 is a waveform diagram showing the voltage and current of each part of the circuit of FIG.

【図5】 図1の回路の変形例を示す電気回路図5 is an electric circuit diagram showing a modified example of the circuit of FIG.

【図6】 図1、図3及び図5の制御回路の詳細を示す
ブロック図
FIG. 6 is a block diagram showing details of the control circuit of FIGS. 1, 3 and 5.

【図7】 図6の回路の各部の電圧を示す波形図FIG. 7 is a waveform diagram showing the voltage of each part of the circuit of FIG.

【符号の説明】[Explanation of symbols]

1...直流電源、2...負荷、3、6、25、3
0...第1〜第4のNチャネルMOSFET、
4...トランス、5、8、37、38...1次〜4
次巻線、7...整流ダイオード、9...還流ダイオ
ード、10...平滑リアクトル、11...平滑コン
デンサ、18...制御回路、19、20...出力端
子、26、31...第1、第2の逆流防止用ダイオー
ド、27、32...第1、第2の共振用リアクトル、
35...整流平滑回路
1. . . DC power supply, 2. . . Load 3, 6, 25, 3
0. . . First to fourth N-channel MOSFETs,
4. . . Transformer 5, 8, 37, 38. . . 1st to 4th
Next winding, 7. . . Rectifier diode, 9. . . Free wheeling diode, 10. . . Smoothing reactor, 11. . . Smoothing capacitor, 18. . . Control circuit, 19, 20. . . Output terminals, 26, 31. . . First and second backflow preventing diodes 27, 32. . . The first and second resonance reactors,
35. . . Rectifying and smoothing circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 直流電源の両端に第1の主スイッチング
素子とトランスの1次巻線と第2の主スイッチング素子
とを直列に接続し、前記トランスの2次巻線と負荷との
間に整流平滑回路を接続し、前記第1及び第2の主スイ
ッチング素子を同時にオン・オフ制御することにより前
記トランスの前記2次巻線から交流電圧を発生させ、前
記交流電圧を前記整流平滑回路にて直流電圧に変換して
前記直流電源の電圧とは異なる一定電圧レベルの直流出
力を前記負荷に供給する二石式絶縁形スイッチング電源
において、 前記第1の主スイッチング素子と並列に第1の共振用リ
アクトルと第1の逆流防止用整流素子と第1の補助スイ
ッチング素子との第1の直列回路を接続し、前記第2の
主スイッチング素子と並列に第2の共振用リアクトルと
第2の逆流防止用整流素子と第2の補助スイッチング素
子との第2の直列回路を接続し、前記負荷の端子電圧に
応じて前記第1及び第2の主スイッチング素子の各制御
端子に主制御パルス信号を付与すると共に、前記主制御
パルス信号を付与する前に前記第1及び第2の補助スイ
ッチング素子の各制御端子に補助制御パルス信号を付与
するように構成したことを特徴とする二石式絶縁形スイ
ッチング電源。
1. A first main switching element, a primary winding of a transformer, and a second main switching element are connected in series at both ends of a DC power supply, and between the secondary winding of the transformer and a load. An AC voltage is generated from the secondary winding of the transformer by connecting a rectifying / smoothing circuit and controlling ON / OFF of the first and second main switching elements simultaneously, and the AC voltage is supplied to the rectifying / smoothing circuit. In the two-stone insulation type switching power supply for converting into a direct current voltage and supplying a direct current output of a constant voltage level different from the voltage of the direct current power source to the load, a first resonance in parallel with the first main switching element. Connecting a first series circuit of the first reactor and the first backflow preventing rectifying element and the first auxiliary switching element, and connecting the second resonance reactor and the second resonance reactor in parallel with the second main switching element. A second series circuit of a flow prevention rectifying element and a second auxiliary switching element is connected, and a main control pulse signal is supplied to each control terminal of the first and second main switching elements according to the terminal voltage of the load. And the auxiliary control pulse signal is applied to each control terminal of the first and second auxiliary switching elements before applying the main control pulse signal. Type switching power supply.
【請求項2】 前記第1の直列回路と直列に前記トラン
スの3次巻線を挿入し、前記第2の直列回路と直列に前
記トランスの4次巻線を挿入した「請求項1」に記載の
二石式絶縁形スイッチング電源。
2. The "claim 1" wherein the tertiary winding of the transformer is inserted in series with the first series circuit, and the quaternary winding of the transformer is inserted in series with the second series circuit. The two-stone insulated switching power supply described.
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* Cited by examiner, † Cited by third party
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