JPH0746197A - ディジタル移動体通信システム、及びインタリーバ並びにデインタリーバ - Google Patents

Abstract

(57)【要約】 【構成】 書き込みアドレスカウンタ１でカウントさ
れ、書き込みアドレスデコーダ３でデコードされた送信
データレートより高速なアドレスデータにより、送信デ
ータレートより高速なクロックで処理されたフレームデ
ータをメモリ７に書き込み、このデータの書き込み中に
は、１フレーム中の所定数のシンボルを退避用レジスタ
８に退避すると共に送信データレートのタイミングで順
次読み出し、メモリ７へのデータの書き込みが終了した
後には、読み出しアドレスカウンタ２でカウントされ、
読み出しアドレスデコーダ４でデコードされた送信デー
タレートのアドレスデータにより、メモリ７からデータ
を読み出して、出力セレクタ９から送信データレートの
データを出力する。 【効果】 回路規模を小型化し、かかるコストを削減す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、移動体と基地局間、又
は移動体間でディジタル通信を行うディジタル移動体通
信システム、及びこのシステムにおける送信装置側のイ
ンタリーバ並びに受信装置側のデインタリーバに関す
る。

【０００２】

【従来の技術】ディジタル移動体通信システムにおいて
伝送されるデータの符号誤りのパターンにはランダム誤
りとバースト誤りとがある。特に、マルチパスフェージ
ングにより生じるバースト誤り対策としてはインタリー
ブを行う。即ち、ディジタル移動体通信システムの送信
側ではインタリーブを行うことにより、バースト誤りを
ある程度ランダム誤りと見做すことができ、受信側では
上記インタリーブが施されたデータにデインタリーブを
行うことによってビタビ復号等のランダム誤り訂正符号
の利用が有効となり、受信データ内の誤りをより減少さ
せることができる。

【０００３】図７に従来のインタリーバの概略的な構成
を示す。このインタリーバには符号化等の処理が施され
た音声、ファクシミリ、画像等のディジタルデータ系列
が入力される。通常、動作クロック信号及びアドレスカ
ウンタを共通に使用し、入出力データ系列を同期させる
ため、インタリーバへの入力データ系列の転送レートを
送信データレートと同じレートにする。この入力データ
系列は一定数のシンボルから成るフレーム単位毎に入力
され、インタリーブされて送信データレートのタイミン
グで送信される。

【０００４】入力端子５２から入力された前フレームの
データの入力の終了を示すフレーム同期信号がアドレス
カウンタ４１に供給されると、このアドレスカウンタ４
１のカウント数はクリアされ、入力端子５３から入力さ
れる動作クロック信号に基づき、入力端子５１からの送
信データレートのタイミングで再びフレームの先頭から
最後までのシンボルをカウントする。上記アドレスカウ
ンタ４１から出力されるアドレスカウント信号は、書き
込みアドレスデコーダ４３、読み出しアドレスデコーダ
４４、制御信号作製部４５にそれぞれ供給される。

【０００５】制御信号作製部４５には入力端子５１から
の送信データレートのタイミング信号及び入力端子５３
からの動作クロック信号が入力されて、入力端子５０か
らの入力データ系列のメモリ４７ａ、４７ｂへの書き込
み又はメモリ４７ａ、４７ｂからのデータの読み出しの
際の書き込みアドレス又は読み出しアドレスを選択する
Ｒ／Ｗセレクト信号がアドレスセレクタ４６ａ、４６ｂ
に出力される。

【０００６】上記書き込みアドレスデコーダ４３は入力
されたアドレスカウント信号を用いてメモリ４７ａ、４
７ｂへのデータ書き込み用アドレスデータを発生し、こ
の書き込み用アドレスデータをアドレスセレクタ４６
ａ、４６ｂに出力する。また、上記読み出しアドレスデ
コーダ４４も入力されたアドレスカウント信号を用いて
メモリ４７ａ、４７ｂへのデータ読み出し用アドレスデ
ータを発生し、この読み出し用アドレスデータをアドレ
スセレクタ４６ａ、４６ｂに出力する。上記アドレスセ
レクタ４６ａ、４６ｂでは上記制御信号作製部４５から
のＲ／Ｗセレクト信号に応じて、書き込み用又は読み出
し用アドレスデータのいずれかが選択され、メモリ４７
ａ、４７ｂにそれぞれ入力される。

【０００７】上記メモリ４７ａ及びメモリ４７ｂはフレ
ーム毎のデータを記憶するフレームメモリであり、入力
端子５０からの入力データ系列は上記制御信号作製部４
５から出力される書き込みイネーブル信号に従って、上
記メモリ４７ａにフレームデータが書き込まれていると
きには上記メモリ４７ｂからフレームデータが読み出さ
れ、上記メモリ４７ｂにフレームデータが書き込まれて
いるときには上記メモリ４７ａからフレームデータが読
み出されるというように、フレーム毎に交互にデータの
書き込み及び読み出しが行われる。

【０００８】例えば、先ず、上記アドレスセレクタ４６
ａに入力された上記書き込みアドレスデコーダ４３から
の書き込み用アドレスデータが上記制御信号作製部４５
からのＲ／Ｗセレクト信号により選択されて上記メモリ
４７ａに入力され、さらに上記制御信号作製部４５から
の書き込みイネーブル信号により上記メモリ４７ａに１
フレーム分のデータが書き込まれる。次に、上記アドレ
スデコーダ４６ｂに入力された上記書き込みアドレスデ
コーダ４３からの書き込み用アドレスデータが上記制御
信号作製部４５からのＲ／Ｗセレクト信号により選択さ
れて上記メモリ４７ｂに入力され、上記制御信号作製部
４５からの書き込みイネーブル信号の制御により上記メ
モリ４７ｂに１フレーム分のデータが書き込まれる。こ
のメモリ４７ｂへのデータの書き込みと同時に、上記読
み出し用アドレスデコーダ４４からの、データがインタ
リーブされるようなアドレスデータが上記アドレスセレ
クタ４６ａに入力される。このアドレスデータが上記Ｒ
／Ｗセレクト信号により選択されて上記メモリ４７ａに
入力されることにより、上記メモリ４７ａに書き込まれ
ているデータがインタリーブされて読み出され、出力セ
レクタ４９に出力される。

【０００９】このように、上記メモリ４７ａ及びメモリ
４７ｂから１フレーム内のシンボルを交錯させるように
読み出すことによりデータをインタリーブし、出力セレ
クタ４９に送る。この出力セレクタ４９では、上記制御
信号作製部４５からの出力セレクト信号により、上記メ
モリ４７ａ又はメモリ４７ｂのどちらかのデータが選択
され、送信データレートで出力端子５４から出力する。

【００１０】また、図８に従来のデインタリーバの概略
的な構成を示す。基本的にデインタリーバは上述した従
来のインタリーバと同様の処理をしている。このデイン
タリーバでは、通常、受信データレートのタイミングで
入力データ系列が受信され、このデータはデインタリー
ブされて受信データレートのタイミングで出力される。

【００１１】入力端子７２から入力された前フレームの
データの入力の終了を示すフレーム同期信号がアドレス
カウンタ６１に供給されると、このアドレスカウンタ６
１のカウント数はクリアされ、入力端子７３から入力さ
れる動作クロック信号に基づき、入力端子７１からの受
信データレートのタイミングで再びフレームの先頭から
最後までのシンボルの値をカウントする。上記アドレス
カウンタ６１から出力されるアドレスカウント信号は、
書き込みアドレスデコーダ６３、読み出しアドレスデコ
ーダ６４、制御信号作製部６５にそれぞれ供給される。

【００１２】制御信号作製部６５には入力端子７１から
の送信データレートのタイミング信号及び入力端子７３
からの動作クロック信号が入力されて、入力端子７０か
らの入力データ系列のメモリ６７ａ、６７ｂへの書き込
み又はメモリ６７ａ、６７ｂからのデータの読み出しの
際の書き込みアドレスと読み出しアドレスとを選択する
Ｒ／Ｗセレクト信号がアドレスセレクタ６６ａ、６６ｂ
へ出力される。

【００１３】上記書き込みアドレスデコーダ６３は入力
されたアドレスカウント信号を用いてメモリ６７ａ、６
７ｂへのデータ書き込み用アドレスデータを発生し、こ
の書き込み用アドレスデータをアドレスセレクタ６６
ａ、６６ｂに出力する。また、上記読み出しアドレスデ
コーダ６４も入力されたアドレスカウント信号を用いて
メモリ６７ａ、６７ｂへのデータ読み出し用アドレスデ
ータを発生し、この読み出し用アドレスデータをアドレ
スセレクタ６６ａ、６６ｂに出力する。上記アドレスセ
レクタ６６ａ、６６ｂでは上記制御信号作製部６５から
のＲ／Ｗセレクト信号に応じて、書き込み用又は読み出
し用アドレスデータのいずれかが選択され、メモリ６７
ａ、６７ｂにそれぞれ入力される。

【００１４】上記メモリ６７ａ及びメモリ６７ｂはフレ
ーム毎のデータを記憶するフレームメモリであり、入力
端子７０からの入力データ系列は上記制御信号作製部６
５から出力される書き込みイネーブル信号に従って、上
記メモリ６７ａにフレームデータが書き込まれていると
きには上記メモリ６７ｂからフレームデータが読み出さ
れ、上記メモリ６７ｂにフレームデータが書き込まれて
いるときには上記メモリ６７ａからフレームデータが読
み出されるというように、フレーム毎に交互にデータの
書き込み及び読み出しが行われる。

【００１５】例えば、先ず、上記アドレスセレクタ６６
ａに入力された上記書き込みアドレスデコーダ６３から
の書き込み用アドレスデータが、上記制御信号作製部６
５からのＲ／Ｗセレクト信号により選択されて上記メモ
リ６７ａに入力され、さらに上記制御信号作製部６５か
らの書き込みイネーブル信号により、上記メモリ６７ａ
に１フレーム分のデータが書き込まれる。次に、上記ア
ドレスデコーダ６６ｂに入力された上記書き込みアドレ
スデコーダ６３からの書き込み用アドレスデータが、上
記制御信号作製部６５からのＲ／Ｗセレクト信号により
選択されて上記メモリ６７ｂに入力され、さらに上記制
御信号作製部６５からの書き込みイネーブル信号によ
り、上記メモリ６７ｂに１フレーム分のデータが書き込
まれる。このメモリ６７ｂへのデータの書き込みと同時
に、上記読み出し用アドレスデコーダ６４からの、デー
タがデインタリーブされるようなアドレスデータが上記
アドレスセレクタ６６ａに入力される。このアドレスデ
ータが上記Ｒ／Ｗセレクト信号により選択されて上記メ
モリ６７ａに入力されることにより、上記メモリ６７ａ
に書き込まれているデータがデインタリーブされて読み
出され、出力セレクタ６９に出力される。

【００１６】このように、上記メモリ６７ａ及びメモリ
６７ｂから１フレーム内のシンボルを交錯させるように
読み出すことによりデータをデインタリーブし、出力セ
レクタ６９に送る。この出力セレクタ６９では、上記制
御信号作製部６５からの出力セレクト信号により、上記
メモリ６７ａ又はメモリ６７ｂのどちらかのデータが選
択され、送信データレートで出力端子７４から復号器等
の次の処理回路へ出力される。

【００１７】

【発明が解決しようとする課題】ところで、符号化等の
処理が施されたディジタルデータを送信データレートで
処理して従来のインタリーバに入力し、処理するときに
は、データのフレーム毎に交互に書き込み及び読み出し
が行われるので、書き込まれる１フレーム分のデータと
読み出される１フレーム分のデータとを記憶するために
メモリは２つ必要である。これにより、送信装置の回路
規模が大きくなり、コストが増加している。

【００１８】同様に、従来のインタリーバでインタリー
ブされたデータを従来のデインタリーバで処理するとき
にも、データのフレーム毎に交互に書き込み及び読み出
しが行われるので、書き込まれる１フレーム分のデータ
と読み出される１フレーム分のデータとを記憶するため
にメモリは２つ必要である。これにより、受信装置の回
路規模が大きくなり、コストが増加している。

【００１９】そこで、本発明は上述の実情に鑑み、回路
規模が小型化され、コストが削減されるようなディジタ
ル移動体通信システム、及びインタリーバ並びにデイン
タリーバを提供するものである。

【００２０】

【課題を解決するための手段】本発明に係るディジタル
移動体通信システムは、一定数のシンボルにより構成さ
れる１フレーム分のデータを記憶する第１の記憶手段に
対し、送信データレートより高速なクロックで処理され
たフレームのデータを当該送信データレートより高速な
クロックのタイミングで書き込む書き込みアドレスを供
給して、当該第１の記憶手段に上記送信データレートよ
り高速なクロックで処理された１フレーム分のデータを
書き込み、このデータの書き込み中には、１フレーム中
の所定数のシンボルを記憶する第２の記憶手段に上記送
信データレートより高速なクロックで処理されたフレー
ム内の所定数のシンボルを書き込むと同時にこの書き込
まれたデータを送信データレートのタイミングで順次読
み出し、上記第１の記憶手段へのデータの書き込みが終
了した後には、上記第１の記憶手段に対し、すでに記憶
されたデータを送信データレートのタイミングで読み出
す読み出しアドレスを供給して、上記第２の記憶手段に
書き込まれた最後のシンボルの次のシンボルから当該フ
レームの最終シンボルまでを上記第１の記憶手段から読
み出すと共に、入力されたフレームのシンボルを交錯さ
せるインタリーブを行うインタリーバを有する送信装置
と、一定数のシンボルにより構成される１フレーム分の
データを記憶する第３の記憶手段に対し、すでに記憶さ
れたデータを受信データレートより高速なクロックのタ
イミングで読み出す読み出しアドレスを供給して、受信
データレートより高速なクロックのタイミングで上記第
３の記憶手段に書き込まれた前フレームのデータを読み
出し、この前フレームのデータの読み出し中には、１フ
レーム中の所定数のシンボルを記憶する第４の記憶手段
に次フレーム内の所定数のシンボルを書き込み、上記第
３の記憶手段からの上記前フレームのデータの読み出し
が終了した後には、上記第３の記憶手段に対し、受信デ
ータレートでインタリーブされたフレームのデータを書
き込む書き込みアドレスを供給して、上記第４の記憶手
段に書き込まれた最後のシンボルの次のシンボルから当
該次フレームの最終シンボルまでを上記第３の記憶手段
に書き込むと共に、シンボルを交錯させるインタリーブ
が施されたフレームのデインタリーブを行うデインタリ
ーバを有する受信装置とを具備することにより上述した
課題を解決する。

【００２１】また、本発明に係るインタリーバは、一定
数のシンボルにより構成される１フレーム分のデータを
記憶する第１の記憶手段と、送信データレートより高速
なクロックで処理されたフレームのデータを、当該送信
データレートより高速なクロックのタイミングで上記第
１の記憶手段に書き込む書き込みアドレスを発生する書
き込み用アドレス発生手段と、１フレーム中の所定数の
シンボルを記憶する第２の記憶手段と、上記第１の記憶
手段に記憶されたデータを送信データレートのタイミン
グで読み出す読み出しアドレスを発生する読み出し用ア
ドレス発生手段と、上記第１の記憶手段に入力されるア
ドレス信号を上記書き込み用アドレス発生手段からの書
き込みアドレス信号に切り換えて、上記第１の記憶手段
に上記送信データレートより高速なクロックで処理され
た１フレーム分のデータを書き込み、このデータの書き
込み中には、上記フレーム内の所定数のシンボルを上記
第２の記憶手段に書き込むと同時にこの書き込まれたデ
ータを送信データレートのタイミングで順次読み出し、
上記第１の記憶手段へのデータの書き込みが終了した後
には、上記第１の記憶手段に入力されるアドレス信号を
上記読み出し用アドレス発生手段からの読み出しアドレ
ス信号に切り換えて、上記第２の記憶手段に書き込まれ
た最後のシンボルの次のシンボルから当該フレームの最
終シンボルまでを上記第１の記憶手段から読み出す制御
を行う制御手段とを有し、入力されたフレームのシンボ
ルを交錯させるインタリーブを行うことにより上述した
課題を解決する。

【００２２】ここで、入力するシンボル数が、送信デー
タレートで送信される出力フレームを構成するシンボル
数より少ないときには、上記制御手段は上記第２の記憶
手段及び第１の記憶手段から繰り返してデータを読み出
すことで、一定数のシンボルから成る出力フレームを構
成する制御を行うことを特徴とする。

【００２３】さらに、本発明に係るデインタリーバは、
一定数のシンボルにより構成される１フレーム分のデー
タを記憶する第１の記憶手段と、受信データレートでイ
ンタリーブされたフレームのデータを上記第１の記憶手
段に書き込む書き込みアドレスを発生する書き込み用ア
ドレス発生手段と、１フレーム中の所定数のシンボルを
記憶する第２の記憶手段と、上記第１の記憶手段に記憶
されたデータを受信データレートより高速なクロックの
タイミングで読み出す読み出しアドレスを発生する読み
出し用アドレス発生手段と、上記第１の記憶手段に入力
されるアドレス信号を上記読み出し用アドレス発生手段
からの読み出しアドレス信号に切り換えて、受信データ
レートより高速なクロックのタイミングで上記第１の記
憶手段に書き込まれた前フレームのデータを読み出し、
この前フレームのデータの読み出し中には、次フレーム
内の所定数のシンボルを上記第２の記憶手段に書き込
み、上記第１の記憶手段からの上記前フレームのデータ
の読み出しが終了した後には、上記第１の記憶手段に入
力されるアドレス信号を上記書き込み用アドレス発生手
段からの書き込みアドレス信号に切り換え、上記第２の
記憶手段に書き込まれた最後のシンボルの次のシンボル
から当該次フレームの最終シンボルまでを上記第１の記
憶手段に書き込む制御を行う制御手段とを有し、シンボ
ルを交錯させるインタリーブが施されたフレームのデイ
ンタリーブを行うことにより上述した課題を解決する。

【００２４】ここで、上記第１の記憶手段からの前フレ
ームのデータの読み出し時間が、次フレーム内の所定数
のシンボルの上記第２の記憶手段への書き込み時間より
長いときには、上記制御手段は、次フレーム内のシンボ
ルを順次上記第２の記憶手段に記憶させ、上記第１の記
憶手段からの前フレームのデータの読み出しが終了した
後に、上記第２の記憶手段に書き込まれた最後のシンボ
ルの次のシンボルから当該次フレームを構成する最終シ
ンボルまでを上記第１の記憶手段に書き込む制御を行う
ことを特徴とする。

【００２５】

【作用】本発明においては、送信装置のインタリーバに
おいて、送信データレートより高速なクロックで処理さ
れたデータを、送信データレートより高速なクロックの
タイミングで記憶手段に書き込み、この記憶手段に書き
込まれたデータを送信データレートのタイミングで読み
出すことにより、書き込み及び読み出しを同一フレーム
内で処理し、インタリーブを行う。また、受信装置のデ
インタリーバにおいて、前フレームのデータを受信デー
タレートより高速なクロックのタイミングで記憶手段か
ら読み出し、受信データレートのタイミングで受信され
た次フレームのデータを上記記憶手段に書き込むことに
より、書き込み及び読み出しを同一フレーム内で処理
し、デインタリーブを行う。

【００２６】

【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。

【００２７】この実施例に係るディジタル移動体通信シ
ステムの送信側のインタリーバの概略的な構成を図１に
示す。また、図２には、第１の具体的な実施例として例
えば５７６シンボル／フレームの入力データ系列の書き
込み及び読み出しタイミングを示す。

【００２８】入力する音声データ系列は、フレームの先
頭から９．８３０４ＭＨｚの動作クロック信号で符号化
処理されたものであり、５７６シンボル／フレーム毎に
９．８３０４ＭＨｚの動作クロック信号で入力され、２
８．８ｋＨｚの送信データレートのタイミング信号で出
力される。

【００２９】先ず、入力端子１２から入力された前フレ
ームのデータの入力の終了を示すフレーム同期信号（１
／９．８３０４ＭＨｚ幅）が書き込みアドレスカウンタ
１及び読み出しアドレスカウンタ２に供給されると、上
記書き込みアドレスカウンタ１及び読み出しアドレスカ
ウンタ２のカウント数はクリアされる。上記書き込みア
ドレスカウンタ１は入力端子１３から入力される９．８
３０４ＭＨｚの動作クロック信号でフレームの先頭から
最後までのシンボルの値のカウントを行う。この書き込
みアドレスカウンタ１から出力される書き込みアドレス
カウント信号は、書き込みアドレスデコーダ３及び制御
信号作製部５に供給される。また、上記読み出しアドレ
スカウンタ２は、上記動作クロック信号に基づき、入力
端子１１から入力される２８．８ｋＨｚの送信データレ
ートのタイミング信号でフレームの先頭から最後までの
シンボルの値のカウントを行う。この読み出しアドレス
カウンタ２から出力される読み出しアドレスカウント信
号は、読み出しアドレスデコーダ４に供給される。

【００３０】制御信号作製部５には入力端子１１からの
２８．８ｋＨｚの送信データレートのタイミング信号及
び入力端子１３からの９．８３０４ＭＨｚの動作クロッ
ク信号が入力されて、第１出力シンボル及び第２出力シ
ンボルの出力タイミング信号、出力セレクト信号、書き
込みイネーブル信号、Ｒ／Ｗセレクト信号がそれぞれ出
力される。

【００３１】このＲ／Ｗセレクト信号により、上記読み
出しアドレスカウンタ２は各フレームの先頭から常にイ
ネーブルの状態となり、１フレームの先頭から最後まで
のシンボルの値をカウントする。上記書き込みアドレス
カウンタ１から出力される１０本のアドレスカウント信
号は書き込みアドレスデコーダ３に供給されて、ビット
レートに応じた書き込み用アドレスデータにデコードさ
れる。また、上記読み出しアドレスカウンタ２から出力
される１０本のアドレスカウント信号は読み出しアドレ
スデコーダ４に供給されて、ビットレートに応じた読み
出し用アドレスデータにデコードされる。この書き込み
アドレスデコーダ３及び読み出しアドレスデコーダ４に
おいては、上記書き込みアドレスカウンタ１及び上記読
み出しアドレスカウンタ２からのアドレスカウント信号
の各ビットを入れ換えて、それぞれのアドレスデータに
変換している。

【００３２】上記書き込みアドレスデコーダ３からの書
き込み用アドレスデータ及び上記読み出しアドレスデコ
ーダ４からの読み出し用アドレスデータは、アドレスセ
レクタ６に供給される。このアドレスセレクタ６では、
上記制御信号作製部５からのＲ／Ｗセレクト信号によ
り、書き込み用アドレスデータ又は読み出し用アドレス
データのどちらかが選択される。上記アドレスセレクタ
６で選択されたアドレスデータはメモリ７に入力され
る。

【００３３】このメモリ７では、上記制御信号作製部５
からのＲ／Ｗセレクト信号に準じた書き込みイネーブル
信号に従い、入力端子１０から入力される入力データ系
列の書き込み及び書き込まれたデータの読み出しが行わ
れる。

【００３４】先ず、上記書き込みアドレスカウンタ１で
カウントされ、上記書き込みアドレスデコーダ３でデコ
ードされることにより発生された書き込み用アドレスデ
ータは、上記アドレスセレクタ６において上記制御信号
作製部５からのＲ／Ｗセレクト信号により選択され、上
記メモリ７に供給される。このメモリ７には上記入力端
子１０から入力データ系列が入力されており、上記制御
信号作製部５からの書き込みイネーブル信号により、入
力データ系列がフレームの先頭から入力している間はデ
ータが書き込まれる。

【００３５】また、入力端子１０からの入力データ系列
は退避用レジスタ８にも供給されている。この退避用レ
ジスタ８は入力端子１２からのフレーム同期信号により
カウントがクリアされ、入力端子１３からの９．８３０
４ＭＨｚの動作クロック信号により動作している。上記
メモリ７への１フレーム分のデータの書き込みが行われ
ている最中には、書き込まれた同一フレーム内のデータ
を上記メモリ７から読み出すことはできないので、入力
端子１０からの入力データ系列を上記メモリ７に供給す
ると共に入力データの第１入力シンボルを上記退避用レ
ジスタ８にも送って書き込む。上記退避用レジスタ８に
書き込まれたシンボルは、上記制御信号作製部５からの
第１出力シンボルの出力タイミング信号に従い、第１出
力シンボルとして出力セレクタ９に送出される。通常、
インタリーブの仕様により、第１入力シンボルは第１出
力シンボルと一致しているので、第１入力シンボルはフ
レームの先頭のタイミングで、上記退避用レジスタ８か
らそのまま出力すればよい。

【００３６】ここで、図２の（ａ）に示すように、１フ
レーム分のデータの書き込みには５８．５９４μｓかか
り、第２出力シンボルの読み出しタイミングである３
４．７２２μｓと重複してしまう。これでは入力データ
の第２入力シンボルのメモリ７への書き込みは行われな
いので、第２入力シンボルも上記退避用レジスタ８に書
き込んで退避させ、上記制御信号作製部５からの第２出
力シンボルの出力タイミング信号に合わせて第２出力シ
ンボルとして読み出す。

【００３７】また、第２出力シンボルの読み出しタイミ
ングは、図２の（ｃ）に示すように、フレームの先頭か
ら３４．７２２μｓであるので、このときまでに入力デ
ータの第２入力シンボルは上記退避用レジスタ８に書き
込まれていなければならない。もし、第２入力シンボル
がフレームの先頭から３４．７２２μｓまでに書き込ま
れていない場合は、入力端子１０からの入力データ系列
のフレームの先頭を最大２３．７７０μｓずらすことに
より、上記メモリ７内の第２入力シンボルを第２出力シ
ンボルとして読み出すことができる。尚、このときに
は、本発明のディジタル移動体通信システムにおいてイ
ンタリーバに遅延が発生することになるが、本実施例の
インタリーバの仕様においてはこの問題はない。

【００３８】上述のように、１フレーム分のデータが上
記メモリ７に書き込まれている間に、第１入力シンボル
及び第２入力シンボルが上記退避用レジスタ８に書き込
まれて第１出力シンボル及び第２出力シンボルとして出
力セレクタ９に送出される。第３出力シンボルの読み出
しタイミング以前には上記メモリ７への１フレーム分の
データの書き込みは終了しているので、入力データの第
３入力シンボル以降は上記退避用レジスタ８に書き込む
必要はない。

【００３９】この後、上記アドレスセレクタ６において
上記制御信号作製部５からのＲ／Ｗセレクト信号により
読み出し用アドレスデータが選択され、上記メモリ７に
供給される。上記メモリ７では、この読み出し用アドレ
スデータに基づいて上記メモリ７に書き込まれた第３入
力シンボルから第５７６入力シンボルまでのデータが順
次読み出される。

【００４０】出力セレクタ９では、上記制御信号作製部
５からの出力セレクト信号に従って上記退避用レジスタ
８又はメモリ７のどちらかが選択される。これにより、
上記退避用レジスタ８からの第１、第２出力シンボル及
び上記メモリ７からの第３出力シンボルから第５７６出
力シンボルまでのシンボルは、図２の（ｃ）、（ｂ）に
示すタイミングで読み出され、出力端子１４から２８．
８ｋＨｚの送信データレートでインタリーブされた出力
データ系列として出力される。

【００４１】尚、インタリーブの仕様は多様であるの
で、上記書き込みアドレスカウンタ１及び上記読み出し
アドレスカウンタ２の各ビットの入れ替えがなかった
り、上記書き込みアドレスデコーダ３又は上記読み出し
アドレスデコーダ４のいずれかが必要なかったりする場
合もある。本発明のインタリーバにおいては、５７６シ
ンボル／フレームの入力データ系列の第１入力シンボル
は上記退避用レジスタ８を通過するのみなので、読み出
しアドレスデコーダ４を必要としない。

【００４２】次に、図１に示す本発明のインタリーバへ
の入力データ系列が２８８シンボル／フレームである入
力データ系列の書き込み及び読み出しタイミングを第２
の具体的な実施例として図５に示す。

【００４３】入力する音声データ系列は、フレームの先
頭から９．８３０４ＭＨｚの動作クロック信号で符号化
処理され、２８８シンボル／フレーム毎に９．８３０４
ＭＨｚの動作クロック信号で入力され、２８．８ｋＨｚ
の送信データレートのタイミング信号で出力される。

【００４４】本発明のインタリーバの第１の具体的な実
施例における処理と同様に、上記制御信号作製部５から
の書き込みイネーブル信号及びＲ／Ｗセレクト信号の制
御により、入力端子３０から入力される入力データ系列
がフレームの先頭から入力している間は上記メモリ７へ
データが書き込まれる。このデータの書き込みが行われ
ているときに、上記制御信号作製部５からの第１出力シ
ンボルの出力タイミング信号により、第１出力シンボル
は上記退避用レジスタ８を通過して、第１読み出しシン
ボルとして上記出力セレクタ９へ出力される。

【００４５】入力データ系列が２８８シンボル／フレー
ムの場合は、図３の（ａ）に示すように、１フレーム分
のデータの書き込みにはフレームの先頭から２９．２９
７μｓで完了する。即ち、第２出力シンボルの読み出し
タイミングである３４．７２２μｓ以前に１フレーム分
のデータの書き込みが終了するので、上記退避用レジス
タ８へは入力データの第１入力シンボルを退避させるの
みで、その他のデータはメモリ７へ書き込まれる。上記
退避用レジスタ８に書き込まれた第１入力シンボルは、
上記制御信号作製部５からの第１出力シンボルの出力タ
イミング信号により読み出される。

【００４６】尚、２８．８ｋＨｚの送信データレートの
タイミングでは一定時間（２０ｍｓ）に５７６シンボル
が出力されており、入力データ系列が２８８シンボル／
フレームである場合には、１フレーム分のデータが繰り
返して出力される。即ち、上記出力セレクタ９では、上
記制御信号作製部５からの出力セレクト信号に従い、上
記退避用レジスタ８に退避された第１入力シンボルが、
図３の（ｃ）に示すタイミングで第２８９出力シンボル
として出力され、第２入力シンボルから第２８８入力シ
ンボルまでが、図３の（ｂ）に示すタイミングで第２９
０出力シンボルから第５７６出力シンボルとして出力さ
れる。この５７６シンボル／フレームのインタリーブさ
れた出力データ系列は、出力端子１４から２８．８ｋＨ
ｚの送信データレートで出力される。

【００４７】このように、入力データ系列の送信データ
レートよりも動作クロック信号が高速であるならば、ま
た１フレームを構成するシンボル数が少ないならば、１
フレーム分のデータの書き込み時間が短くなって上記メ
モリ７から第２入力シンボルを読み出すタイミングより
１フレーム分のデータの書き込みのほうが早く終了する
ので、第１入力シンボルを上記退避用レジスタ８に退避
させるのみでよい。

【００４８】次に、本発明に係る受信装置のデインタリ
ーバの概略的な構成を図４に示す。また、図５には、第
１の具体的な実施例として、例えば受信データレートの
タイミング信号が１９．２ｋＨｚである入力データ系列
の読み出し及び書き込みタイミングを示す。

【００４９】先ず、入力する音声データ系列は、フレー
ムの先頭から９．８３０４ＭＨｚの動作クロック信号で
入力され、１９．８ｋＨｚの受信データレートのタイミ
ング信号で出力されるものであり、フレームの先頭から
第３８４シンボルまで入力する場合を考える。

【００５０】本実施例のデインタリーバは、基本的には
上記実施例のインタリーバと同様な構成であり、同様な
動作を行う。入力端子３２から入力された前フレームの
入力の終了を示すフレーム同期信号（１／９．８３０４
ＭＨｚ幅）が書き込みアドレスカウンタ２１及び読み出
しアドレスカウンタ２２に供給されると、上記書き込み
アドレスカウンタ２１及び上記読み出しアドレスカウン
タ２２のカウント数はクリアされる。上記書き込みアド
レスカウンタ２１は入力端子３１から入力される１９．
２ｋＨｚの受信データレートのタイミング信号でフレー
ムの先頭から最後までのシンボルの値のカウントを行
う。この書き込みアドレスカウンタ２１から出力される
書き込みアドレスカウント信号は、書き込みアドレスデ
コーダ２３及び制御信号作製部２５に供給される。ま
た、上記読み出しアドレスカウンタ２２は入力端子３３
から入力される９．８３０４ＭＨｚの動作クロック信号
でフレームの先頭から最後までのシンボルの値のカウン
トを行う。

【００５１】制御信号作製部２５には入力端子３１から
の２８．８ｋＨｚの受信データレートのタイミング信号
及び入力端子３３からの９．８３０４ＭＨｚの動作クロ
ック信号が入力されて、第１出力シンボルの出力タイミ
ング信号、出力セレクト信号、書き込みイネーブル信
号、Ｒ／Ｗセレクト信号がそれぞれ出力される。

【００５２】このＲ／Ｗセレクト信号により、上記読み
出しアドレスカウンタ２２は１フレーム当たり第１シン
ボルから第３８４シンボルまでイネーブルの状態にな
り、フレームの先頭からカウントを行う。上記書き込み
アドレスカウンタ２１から出力される１０本のアドレス
カウント信号は、書き込みアドレスデコーダ２３に供給
されて、ビットレートに応じた書き込み用アドレスデー
タにデコードされ、書き込み用アドレスデータに変換さ
れる。尚、本発明のデインタリーバでは、読み出しアド
レスカウンタ２２からの出力のビットの入れ替えはない
ので、読み出しアドレスデコーダは省略してある。

【００５３】上記書き込みアドレスデコーダ２３からの
書き込み用アドレスデータ及び上記読み出しアドレスカ
ウンタ２２からの読み出し用アドレスデータは、アドレ
スセレクタ２６に供給される。このアドレスセレクタ２
６では、上記制御信号作製部２５からのＲ／Ｗセレクト
信号により、書き込み用アドレスデータ又は読み出し用
アドレスデータのどちらかが選択される。上記アドレス
セレクタ２６で選択されたアドレスデータは、メモリ２
７に入力される。

【００５４】このメモリ２７では、上記制御信号作製部
２５からのＲ／Ｗセレクト信号に準じた書き込みイネー
ブル信号に従い、入力端子３０から入力される入力デー
タ系列の書き込み及び書き込まれたデータの読み出しが
行われる。

【００５５】上記制御信号作製部２５からの書き込みイ
ネーブル信号に従い、入力端子３０から入力される入力
データ系列のメモリ２７への書き込み及びメモリ２７に
書き込まれたデータの読み出しが行われる。上記制御信
号作製部２５からの書き込みイネーブル信号はＲ／Ｗセ
レクト信号に準ずるもので、これらの信号によるデータ
の書き込み及び読み出しの制御によって、上記メモリ２
７に記憶された前フレームのデータがフレームの先頭よ
り読み出される。この前フレームのデータの読み出しが
終了した後に、次フレームのデータが上記メモリ２７に
書き込まれる。

【００５６】先ず、メモリ２７には、すでに前フレーム
のデータが書き込まれているとすると、上記メモリ２７
には、上記読み出しアドレスカウンタ２２でカウントさ
れた読み出し用アドレスデータが上記アドレスセレクタ
２６において上記制御信号作製部２５からのＲ／Ｗセレ
クト信号により選択され、供給される。また、出力セレ
クタ２９では上記制御信号作製部２５からの出力セレク
ト信号により上記メモリ２７が選択され、この読み出し
用アドレスデータに従って上記メモリ２７内のデータが
読み出されて出力される。

【００５７】この前フレームのデータの読み出しは、図
５の（ａ）に示すように、フレームの先頭から３９．０
６３μｓで完了する。この前フレームのデータの読み出
しの最中には次フレームのデータを上記メモリ２７に書
き込むことはできないので、次フレームの第１入力シン
ボルを退避するために退避用レジスタ２８に書き込む。

【００５８】この退避用レジスタ２８は入力端子３２か
らのフレーム同期信号によりカウントがクリアされ、入
力端子３３からの９．８３０４ＭＨｚの動作クロック信
号により動作している。また、この退避用レジスタ２８
は上記制御信号作製部２５からの第１出力シンボルの出
力タイミング信号に従い、書き込まれたシンボルを第１
出力シンボルとして出力セレクタ２９に出力する。

【００５９】前フレームのデータの読み出しは、図５の
（ｂ）に示す第２入力シンボルの書き込みタイミングで
ある５２．０８３μｓ以前に終了するので、第２入力シ
ンボル以降のシンボルは上記メモリ２７に書き込み、上
記退避用レジスタ２８に書き込む必要はない。

【００６０】上記メモリ２７からデータが読み出された
後には、上記書き込みアドレスカウンタ２１でカウント
され、上記書き込みアドレスデコーダ２３でデコードさ
れることにより発生された書き込み用アドレスデータ
が、上記制御信号作製部２５からのＲ／Ｗセレクト信号
により上記アドレスセレクタ２６において選択され、上
記メモリ２７に入力される。このメモリ２７には、入力
端子３０から入力データ系列が入力されており、上記制
御信号作製部２５からの書き込みイネーブル信号に従っ
て、第２入力シンボルから順次書き込まれる。

【００６１】出力セレクタ２９では、上記制御信号作製
部２５からの出力セレクト信号に従って、上記退避用レ
ジスタ２８又はメモリ２７のどちらかが選択される。前
フレームのデータと同様に、次フレームの上記退避用レ
ジスタ２８からの第１出力シンボル及び上記メモリ２７
からの第２出力シンボル以降のシンボルは、図５の
（ｃ）、（ｂ）に示すタイミングで読み出され、出力端
子３４から１９．８ｋＨｚの受信データレートでデイン
タリーブされたデータ系列として出力される。

【００６２】次に、本発明のデインタリーバへの入力デ
ータ系列が、２８．８ｋＨｚの受信データレートで、フ
レームの先頭から５７６シンボル入力する場合を考え
る。図６には、第２の実施例として、受信データレート
のタイミング信号が２８．８ｋＨｚである入力データ系
列の読み出し及び書き込みタイミングを示す。

【００６３】メモリ２７には、すでに前フレームのデー
タが書き込まれているとすると、本発明のデインタリー
バの第１の実施例の処理と同様に、上記メモリ２７に
は、上記読み出しアドレスカウンタ２２でカウントされ
た読み出し用アドレスデータが、上記アドレスセレクタ
２６において上記制御信号作製部２５からのＲ／Ｗセレ
クト信号により選択され、供給される。また、出力セレ
クタ２９では上記制御信号作製部２５からの出力セレク
ト信号により上記メモリ２７が選択され、この読み出し
用アドレスデータに従って上記メモリ２７内のデータが
読み出されて出力される。

【００６４】この前フレームのデータの読み出しは、図
６の（ａ）に示すように、フレームの先頭から５８．５
９４μｓの時間を必要とすることから、次フレームの第
２入力シンボルのメモリ２７への書き込みタイミングで
ある３４．７２２μｓと重複する。よって、次フレーム
の第２入力シンボルも上記退避状レジスタ２８に書き込
んで退避させ、上記制御信号作製部２５からの第２出力
シンボルの出力タイミング信号に従って、第２出力シン
ボルとして読み出す。

【００６５】前フレームのデータの読み出しは、図５の
（ｃ）に示すように、第２入力シンボルの書き込みタイ
ミングである５２．０８３μｓ以前に終了するので、上
記退避用レジスタ２８へは次フレームの第１入力シンボ
ルを退避させるのみで、その他のデータは上記メモリ２
７に書き込まれる。

【００６６】上記メモリ２７からデータが読み出された
後には、上記書き込みアドレスカウンタ２１でカウント
され、上記書き込みアドレスデコーダ２３でデコードさ
れることにより発生された書き込み用アドレスデータ
が、上記制御信号作製部２５からのＲ／Ｗセレクト信号
により上記アドレスセレクタ２６において選択され、上
記メモリ２７に入力される。このメモリ２７には、入力
端子３０から入力データ系列が入力されており、上記制
御信号作製部２５からの書き込みイネーブル信号に従っ
て、図６に（ｂ）に示すタイミングで第２入力シンボル
から順次書き込まれる。

【００６７】出力セレクタ２９では、上記制御信号作製
部２５からの出力セレクト信号に従って、上記退避用レ
ジスタ２８又はメモリ２７のどちらかが選択される。前
フレームのデータと同様に、次フレームの上記退避用レ
ジスタ２８からの第１出力シンボル及び上記メモリ２７
からの第２出力シンボル以降のシンボルは、図６の
（ｃ）、（ｂ）に示すタイミングで読み出され、出力端
子３４から２８．８ｋＨｚの受信データレートでデイン
タリーブされたデータ系列として出力される。

【００６８】このように、入力データ系列の受信データ
レートと動作クロック信号とを比較して、上記メモリ２
７からの前フレームのデータの読み出し中に、次フレー
ムのデータの第２入力シンボル以降のシンボルの書き込
みタイミングが発生する場合には、前フレームのデータ
の読み出し中に上記メモリ２７に書き込まれるはずの次
フレームのシンボルを上記退避用レジスタ２８に書き込
んでおき、次フレームのデータの読み出しタイミングに
合わせて、上記退避用レジスタ２８から読み出せばよ
い。

【００６９】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他の様々な構成が
取り得ることは勿論である。

【００７０】

【発明の効果】以上の説明からも明らかなように、本発
明に係るディジタル移動体通信システムは、一定数のシ
ンボルにより構成される１フレーム分のデータを記憶す
る第１の記憶手段に対し、送信データレートより高速な
クロックで処理されたフレームのデータを当該送信デー
タレートより高速なクロックのタイミングで書き込む書
き込みアドレスを供給して、当該第１の記憶手段に上記
送信データレートより高速なクロックで処理された１フ
レーム分のデータを書き込み、このデータの書き込み中
には、１フレーム中の所定数のシンボルを記憶する第２
の記憶手段に上記送信データレートより高速なクロック
で処理されたフレーム内の所定数のシンボルを書き込む
と同時にこの書き込まれたデータを送信データレートの
タイミングで順次読み出し、上記第１の記憶手段へのデ
ータの書き込みが終了した後には、上記第１の記憶手段
に対し、すでに記憶されたデータを送信データレートの
タイミングで読み出す読み出しアドレスを供給して、上
記第２の記憶手段に書き込まれた最後のシンボルの次の
シンボルから当該フレームの最終シンボルまでを上記第
１の記憶手段から読み出すと共に、入力されたフレーム
のシンボルを交錯させるインタリーブを行うインタリー
バを有する送信装置と、一定数のシンボルにより構成さ
れる１フレーム分のデータを記憶する第３の記憶手段に
対し、すでに記憶されたデータを受信データレートより
高速なクロックのタイミングで読み出す読み出しアドレ
スを供給して、受信データレートより高速なクロックの
タイミングで上記第３の記憶手段に書き込まれた前フレ
ームのデータを読み出し、この前フレームのデータの読
み出し中には、１フレーム中の所定数のシンボルを記憶
する第４の記憶手段に次フレーム内の所定数のシンボル
を書き込み、上記第３の記憶手段からの上記前フレーム
のデータの読み出しが終了した後には、上記第３の記憶
手段に対し、受信データレートでインタリーブされたフ
レームのデータを書き込む書き込みアドレスを供給し
て、上記第４の記憶手段に書き込まれた最後のシンボル
の次のシンボルから当該次フレームの最終シンボルまで
を上記第３の記憶手段に書き込むと共に、シンボルを交
錯させるインタリーブが施されたフレームのデインタリ
ーブを行うデインタリーバを有する受信装置とを具備す
ることにより、送信装置側のインタリーバ及び受信装置
側のデインタリーバにおいて必要なメモリが１つになる
ので、ディジタル移動体通信システムを構成する回路規
模を小型化し、かかるコストを削減することができる。

【００７１】また、送信側のインタリーバにおいては、
システム内の１フレーム分の遅延を短縮することができ
るので、音声及び画像データ等の処理をより速く行うこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るディジタル移動体通信システムの
インタリーバの概略的な構成を示す図である。

【図２】本発明に係るディジタル移動体通信システムの
インタリーバの書き込み及び読み出しタイミングを具体
的に示す図である。

【図３】本発明に係るディジタル移動体通信システムの
インタリーバの第２の書き込み及び読み出しタイミング
を具体的に示す図である。

【図４】本発明に係るディジタル移動体通信システムの
デインタリーバの概略的な構成を示す図である。

【図５】本発明に係るディジタル移動体通信システムの
デインタリーバの読み出し及び書き込みタイミングを具
体的に示す図である。

【図６】本発明に係るディジタル移動体通信システムの
デインタリーバの第２の読み出し及び書き込みタイミン
グを具体的に示す図である。

【図７】従来のインタリーバの概略的な構成を示す図で
ある。

【図８】従来のデインタリーバの概略的な構成を示す図
である。

【符号の説明】

１、２１・・・・・・・・書き込みアドレスカウンタ ２、２２・・・・・・・・読み出しアドレスカウンタ ３、２３・・・・・・・・書き込みアドレスデコーダ ４・・・・・・・・・・・読み出しアドレスデコーダ ５、２５・・・・・・・・制御信号作製部 ６、２６・・・・・・・・アドレスセレクタ ７、２７・・・・・・・・メモリ ８、２８・・・・・・・・退避用レジスタ ９、２９・・・・・・・・出力セレクタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一定数のシンボルにより構成される１フ
   レーム分のデータを記憶する第１の記憶手段に対し、送
   信データレートより高速なクロックで処理されたフレー
   ムのデータを当該送信データレートより高速なクロック
   のタイミングで書き込む書き込みアドレスを供給して、
   当該第１の記憶手段に上記送信データレートより高速な
   クロックで処理された１フレーム分のデータを書き込
   み、このデータの書き込み中には、１フレーム中の所定
   数のシンボルを記憶する第２の記憶手段に上記送信デー
   タレートより高速なクロックで処理されたフレーム内の
   所定数のシンボルを書き込むと同時にこの書き込まれた
   データを送信データレートのタイミングで順次読み出
   し、上記第１の記憶手段へのデータの書き込みが終了し
   た後には、上記第１の記憶手段に対し、すでに記憶され
   たデータを送信データレートのタイミングで読み出す読
   み出しアドレスを供給して、上記第２の記憶手段に書き
   込まれた最後のシンボルの次のシンボルから当該フレー
   ムの最終シンボルまでを上記第１の記憶手段から読み出
   すと共に、入力されたフレームのシンボルを交錯させる
   インタリーブを行うインタリーバを有する送信装置と、 一定数のシンボルにより構成される１フレーム分のデー
   タを記憶する第３の記憶手段に対し、すでに記憶された
   データを受信データレートより高速なクロックのタイミ
   ングで読み出す読み出しアドレスを供給して、受信デー
   タレートより高速なクロックのタイミングで上記第３の
   記憶手段に書き込まれた前フレームのデータを読み出
   し、この前フレームのデータの読み出し中には、１フレ
   ーム中の所定数のシンボルを記憶する第４の記憶手段に
   次フレーム内の所定数のシンボルを書き込み、上記第３
   の記憶手段からの上記前フレームのデータの読み出しが
   終了した後には、上記第３の記憶手段に対し、受信デー
   タレートでインタリーブされたフレームのデータを書き
   込む書き込みアドレスを供給して、上記第４の記憶手段
   に書き込まれた最後のシンボルの次のシンボルから当該
   次フレームの最終シンボルまでを上記第３の記憶手段に
   書き込むと共に、シンボルを交錯させるインタリーブが
   施されたフレームのデインタリーブを行うデインタリー
   バを有する受信装置とを具備することを特徴とするディ
   ジタル移動体通信システム。
2. 【請求項２】 一定数のシンボルにより構成される１フ
   レーム分のデータを記憶する第１の記憶手段と、 送信データレートより高速なクロックで処理されたフレ
   ームのデータを、当該送信データレートより高速なクロ
   ックのタイミングで上記第１の記憶手段に書き込む書き
   込みアドレスを発生する書き込み用アドレス発生手段
   と、 １フレーム中の所定数のシンボルを記憶する第２の記憶
   手段と、 上記第１の記憶手段に記憶されたデータを送信データレ
   ートのタイミングで読み出す読み出しアドレスを発生す
   る読み出し用アドレス発生手段と、 上記第１の記憶手段に入力されるアドレス信号を上記書
   き込み用アドレス発生手段からの書き込みアドレス信号
   に切り換えて、上記第１の記憶手段に上記送信データレ
   ートより高速なクロックで処理された１フレーム分のデ
   ータを書き込み、このデータの書き込み中には、上記フ
   レーム内の所定数のシンボルを上記第２の記憶手段に書
   き込むと同時にこの書き込まれたデータを送信データレ
   ートのタイミングで順次読み出し、上記第１の記憶手段
   へのデータの書き込みが終了した後には、上記第１の記
   憶手段に入力されるアドレス信号を上記読み出し用アド
   レス発生手段からの読み出しアドレス信号に切り換え
   て、上記第２の記憶手段に書き込まれた最後のシンボル
   の次のシンボルから当該フレームの最終シンボルまでを
   上記第１の記憶手段から読み出す制御を行う制御手段と
   を有し、入力されたフレームのシンボルを交錯させるイ
   ンタリーブを行うことを特徴とするインタリーバ。
3. 【請求項３】 入力するシンボル数が、送信データレー
   トで送信される出力フレームを構成するシンボル数より
   少ないときには、上記制御手段は上記第２の記憶手段及
   び第１の記憶手段から繰り返してデータを読み出すこと
   で、一定数のシンボルから成る出力フレームを構成する
   制御を行うことを特徴とする請求項２記載のインタリー
   バ。
4. 【請求項４】 一定数のシンボルにより構成される１フ
   レーム分のデータを記憶する第１の記憶手段と、 受信データレートでインタリーブされたフレームのデー
   タを上記第１の記憶手段に書き込む書き込みアドレスを
   発生する書き込み用アドレス発生手段と、 １フレーム中の所定数のシンボルを記憶する第２の記憶
   手段と、 上記第１の記憶手段に記憶されたデータを受信データレ
   ートより高速なクロックのタイミングで読み出す読み出
   しアドレスを発生する読み出し用アドレス発生手段と、 上記第１の記憶手段に入力されるアドレス信号を上記読
   み出し用アドレス発生手段からの読み出しアドレス信号
   に切り換えて、受信データレートより高速なクロックの
   タイミングで上記第１の記憶手段に書き込まれた前フレ
   ームのデータを読み出し、この前フレームのデータの読
   み出し中には、次フレーム内の所定数のシンボルを上記
   第２の記憶手段に書き込み、上記第１の記憶手段からの
   上記前フレームのデータの読み出しが終了した後には、
   上記第１の記憶手段に入力されるアドレス信号を上記書
   き込み用アドレス発生手段からの書き込みアドレス信号
   に切り換え、上記第２の記憶手段に書き込まれた最後の
   シンボルの次のシンボルから当該次フレームの最終シン
   ボルまでを上記第１の記憶手段に書き込む制御を行う制
   御手段とを有し、シンボルを交錯させるインタリーブが
   施されたフレームのデインタリーブを行うことを特徴と
   するデインタリーバ。
5. 【請求項５】 上記第１の記憶手段からの前フレームの
   データの読み出し時間が、次フレーム内の所定数のシン
   ボルの上記第２の記憶手段への書き込み時間より長いと
   きには、上記制御手段は、次フレーム内のシンボルを順
   次上記第２の記憶手段に記憶させ、上記第１の記憶手段
   からの前フレームのデータの読み出しが終了した後に、
   上記第２の記憶手段に書き込まれた最後のシンボルの次
   のシンボルから当該次フレームを構成する最終シンボル
   までを上記第１の記憶手段に書き込む制御を行うことを
   特徴とする請求項４記載のデインタリーバ。