JPH0745822A - Semiconductor device - Google Patents
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- JPH0745822A JPH0745822A JP18426693A JP18426693A JPH0745822A JP H0745822 A JPH0745822 A JP H0745822A JP 18426693 A JP18426693 A JP 18426693A JP 18426693 A JP18426693 A JP 18426693A JP H0745822 A JPH0745822 A JP H0745822A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁ゲート型バイポー
ラトランジスタ (ＩＧＢＴ) を始めとする絶縁ゲート型
の電力用スイッチング素子にそれを過電圧から保護する
回路を内蔵した半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including an insulated gate bipolar transistor (IGBT) and other insulated gate type power switching elements having a built-in circuit for protecting them from overvoltage.
【０００２】[0002]
【従来の技術】電力用スイッチング素子の使用上の安全
動作領域を確保するため、通常動作時で発生する電圧よ
りも高い異常電圧においても素子が破壊しないようにす
ることが要求される。このような余剰の耐圧性能をもた
せるため、過電圧から保護する回路を内蔵することが行
われる。図２はそのような過電圧保護機能を付加したＩ
ＧＢＴで、ＩＧＢＴ部には、ｐ形ドレイン層１の上にｎ
+ バッファ層２を介して積層されたｎ- 伝導度変調層３
の表面層に選択的にｐ形ベース層４、さらにその表面層
にｎ形ソース層５が形成されている。そして、ベース層
４の伝導度変調層３およびソース層５にはさまれた領域
の上にゲート酸化膜61を介して多結晶シリコンからな
り、Ｇ端子に接続されるゲート電極７が設けられ、ま
た、ドレイン層１に接触し、Ｄ端子に接続されるドレイ
ン電極８、ベース層４とソース層５とに共通に接触し、
Ｓ端子に接続されるソース電極９がそれぞれ設けられて
いる。このＩＧＢＴは、ソース電極９に対して正の電位
がゲート電極７に印加されると、ベース層７の表面が反
転してチャネルが形成され、このチャネルを介してソー
ス層５から伝導度変調層３に注入される。これに呼応し
て、ドレイン層１から正孔が注入されるため、伝導度変
調層の伝導度が急上昇し、低抵抗素子となる。このＩＧ
ＢＴのｎ- 伝導度変調層３の延長部に複数の、この場合
は二つのｐウエル11が形成され、その表面上の初期酸化
膜62に開けられた接触孔においてアノード電極12が接触
している。ｐウエル11はｐベース層４に比較して浅く、
伝導度変調層３との間のｐｎ接合面は、ｐベース層４と
伝導度変調層との間のｐｎ接合面より曲率が大きい。さ
らに、伝導度変調層３の表面の酸化膜63上のｎ- 多結晶
シリコン層に選択的に不純物を拡散して形成したｐ層と
ｎ層とからなるツエナダイオード21、22、23が形成され
ている。各アノード電極12は、ＩＧＢＴのゲート電極７
と、それへの方向を順方向とするツエナダイオード21を
介して接続されており、また、このゲート電極７は、逆
直列のツエナダイオード22および23を介してソース電極
９と接続されている。2. Description of the Related Art In order to secure a safe operation area in use of a power switching element, it is required that the element is not destroyed even at an abnormal voltage higher than a voltage generated during normal operation. In order to provide such surplus withstand voltage performance, a circuit for protecting against overvoltage is built in. FIG. 2 shows the I to which such an overvoltage protection function is added.
In the IGBT part, n is formed on the p-type drain layer 1 in the IGBT part.
+ N − conductivity modulation layer 3 stacked via the buffer layer 2
The p-type base layer 4 is selectively formed on the surface layer, and the n-type source layer 5 is further formed on the surface layer. Then, a gate electrode 7 made of polycrystalline silicon via the gate oxide film 61 and connected to the G terminal is provided on the region of the base layer 4 sandwiched by the conductivity modulation layer 3 and the source layer 5. In addition, the drain layer 1 and the drain electrode 8 connected to the D terminal, the base layer 4, and the source layer 5 are commonly contacted.
Each source electrode 9 connected to the S terminal is provided. In this IGBT, when a positive potential is applied to the gate electrode 7 with respect to the source electrode 9, the surface of the base layer 7 is inverted to form a channel, and the conductivity layer is formed from the source layer 5 via the channel. Injected into 3. In response to this, holes are injected from the drain layer 1, so that the conductivity of the conductivity modulation layer sharply increases, and a low resistance element is formed. This IG
A plurality of, in this case, two p-wells 11 are formed in the extension of the n - conductivity modulation layer 3 of the BT, and the anode electrode 12 makes contact with the contact hole formed in the initial oxide film 62 on the surface of the p-well 11. There is. The p well 11 is shallower than the p base layer 4,
The pn junction surface between the conductivity modulation layer 3 and the pn junction surface between the p base layer 4 and the conductivity modulation layer has a larger curvature. Further, Zener diodes 21, 22, and 23 are formed, which are composed of ap layer and an n layer formed by selectively diffusing impurities in the n − polycrystalline silicon layer on the oxide film 63 on the surface of the conductivity modulation layer 3. ing. Each anode electrode 12 is the gate electrode 7 of the IGBT.
And a gate electrode 7 connected to the source electrode 9 via zener diodes 22 and 23 in anti-series.
【０００３】この半導体装置は、ソースとゲートとが同
電位であるオフ状態で、ソース (ゲート) ・ドレイン間
に過電圧が加わると、ｐウエル11と伝導度変調層３との
間のｐｎ接合が先にアバランシェ降伏し、電流はゲート
抵抗を介してゲート側に流れ、ゲート電位は上昇し、Ｉ
ＧＢＴはオン状態となる。これにより過電圧のエネルギ
ーをソース・ドレイン間に流して素子を保護することが
できる。In this semiconductor device, when an overvoltage is applied between the source (gate) and the drain in the off state where the source and the gate have the same potential, the pn junction between the p well 11 and the conductivity modulation layer 3 is formed. Avalanche breakdown occurs first, the current flows to the gate side through the gate resistance, the gate potential rises, and I
The GBT is turned on. This allows the energy of the overvoltage to flow between the source and the drain to protect the device.
【０００４】ツエナダイオード21は、ＩＧＢＴの日常動
作におけるゲート電位のオン、オフがドレイン層１側に
伝播することを防いでいる。一方、逆直列接続されたツ
エナダイオード22、23は、過電圧によりゲートをオン、
オフさせた際などに発生するサージ電圧を吸収し、ゲー
ト酸化膜６の破壊を防止する。図３に示す別の従来例の
半導体装置は、制限電圧を高くするために初期酸化膜63
上のツエナダイオード21、23は３直列となるよう導体20
によって接続されている。The Zener diode 21 prevents ON / OFF of the gate potential in the daily operation of the IGBT from propagating to the drain layer 1 side. On the other hand, the zener diodes 22 and 23 connected in anti-series are turned on by the overvoltage,
It absorbs a surge voltage generated when it is turned off and prevents the gate oxide film 6 from being broken. In another conventional semiconductor device shown in FIG. 3, an initial oxide film 63 is formed in order to increase the limiting voltage.
The upper Zener diodes 21 and 23 should be in conductor 20
Connected by.
【０００５】また、ＩＧＢＴのターンオフ時のキャリア
引き抜きのために、ｐ形ベース層４と同時にｐウエル4
1、42がｎ- 層３の表面層に形成され、ｐウエル41は電
極91を介して、ｐウエル42はソース電極９を介してＳ端
子に接続されている。In order to extract carriers at the time of turning off the IGBT, the p-type base layer 4 and the p-well 4 are simultaneously formed.
1, 42 are formed on the surface layer of the n − layer 3, the p well 41 is connected to the S terminal via the electrode 91, and the p well 42 is connected to the S terminal via the source electrode 9.
【０００６】[0006]
【発明が解決しようとする課題】しかし、このような過
電圧保護回路内蔵のＩＧＢＴには次のような問題があ
る。 (1)ｐウエル11を初期酸化膜62をマスクとしてのほう素
のイオン注入により形成する際、イオンが初期酸化膜62
をつきぬけるため、ｐウエル11の縁部が図２の点線13に
示すようになだらかな形状となってアバランシェ耐量が
減少する。However, the IGBT having the built-in overvoltage protection circuit has the following problems. (1) When the p-well 11 is formed by boron ion implantation using the initial oxide film 62 as a mask, the ions are not
Therefore, the edge of the p-well 11 has a smooth shape as shown by the dotted line 13 in FIG. 2 and the avalanche resistance is reduced.
【０００７】(2)実際にはエピタキシャル法で形成され
るｎ- 層３の抵抗率がばらつくため、ｐウエル11とｎ-
層３との間のｐｎ接合のアバランシェ降伏電圧がばらつ
き、ｎ- 層３の抵抗率の高い高耐圧素子ではそのばらつ
きが100 〜400 Ｖ近くになることがある。 (3)図３に示した半導体装置のツエナダイオード21、2
2、23の多結晶シリコン層に接続されるゲート電極に負
の電圧が印加されると、ｎ- 層３の表面層に反転層14が
形成される。この反転層14が形成されると、ｐ形引き抜
き領域41とアバランシェダイオードのｐウエル11の間、
およびｐウエル11とｐ形引き抜き領域42とによって形成
されている寄生ＭＯＳＦＥＴがオンし、引き抜き領域41
からｐウエル11へ、ｐウエル11から引き抜き領域42へ流
れるもれ電流が大きくなる。(2) In practice, since the resistivity of the n − layer 3 formed by the epitaxial method varies, the p well 11 and n − layer 3
The avalanche breakdown voltage of the pn junction with the layer 3 may vary, and in the high breakdown voltage element of the n − layer 3 having a high resistivity, the variation may be close to 100 to 400 V. (3) Zener diodes 21, 2 of the semiconductor device shown in FIG.
When a negative voltage is applied to the gate electrodes connected to the polycrystalline silicon layers 2 and 23, the inversion layer 14 is formed on the surface layer of the n − layer 3. When the inversion layer 14 is formed, between the p-type extraction region 41 and the p-well 11 of the avalanche diode,
And the parasitic MOSFET formed by the p-well 11 and the p-type extraction region 42 is turned on, and the extraction region 41
The leakage current from the p-well 11 to the p-well 11 and from the p-well 11 to the extraction region 42 increases.
【０００８】本発明の目的は、上記の各問題を解決し、
過電圧保護用のアバランシェダイオードのアバランシェ
耐量の安定化が確保され、またアバランシェ降伏電圧値
が均一であり、あるいはゲート電極への電圧印加により
アバランシェダイオード領域に流れるもれ電流の増加す
ることのない半導体装置をそれぞれ提供することにあ
る。The object of the present invention is to solve each of the above problems,
A semiconductor device in which the avalanche withstand voltage of the avalanche diode for overvoltage protection is stabilized, the avalanche breakdown voltage value is uniform, or the leakage current flowing in the avalanche diode region does not increase when a voltage is applied to the gate electrode. To provide each.
【０００９】[0009]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、ゲート電極に印加される電圧で制御さ
れる主素子の第一導電形の高抵抗率層の表面層に、その
表面層に存在し、主素子の第一主電極に接続される第二
導電形領域の接合面よりも大きな曲率をもつ接合面を第
一導電形層との間に有する第二導電形のアバランシェダ
イオード領域が形成され、そのアバランシェダイオード
が主素子のゲート電極と第二主電極との間に接続されて
主素子をゲート電極と主電極との間の過電圧から保護す
る半導体装置において、アバランシェダイオード領域の
露出表面を囲む絶縁膜の厚さが0.６μｍ以上であるもの
とする。また、アバランシェダイオード領域の露出表面
を囲む絶縁膜の上に、その露出表面に接触する電極と分
離されているが、そのうちの任意の数個が前記電極に接
続可能な複数個の導電層を有するものとする。あるい
は、上記のアバランシェダイオードのほかに、高抵抗率
層の表面上に絶縁膜を介して形成された半導体層の長手
方向に隣接する第一導電形領域と第二導電形領域とから
なるツエナダイオードを有し、そのツエナダイオードが
ゲート電極と第一主電極との間およびゲート電極とアバ
ランシェダイオード領域との間に接続される半導体装置
において、第一導電形の高抵抗率の表面層に第二導電形
化する作用をもつ不純物が導入されるか、またはツエナ
ダイオードを形成する帯状半導体層がツエナダイオード
間で分断され、相互間の接続が半導体層より幅の狭い導
体によって行われたものとする。To achieve the above object, the present invention provides a surface layer of a high resistivity layer of the first conductivity type of a main element controlled by a voltage applied to a gate electrode, A second conductivity type having a joint surface existing in the surface layer and having a curvature larger than that of the second conductivity type region connected to the first main electrode of the main element with the first conductivity type layer. In a semiconductor device in which an avalanche diode region is formed and the avalanche diode is connected between the gate electrode of the main element and the second main electrode to protect the main element from overvoltage between the gate electrode and the main electrode, The thickness of the insulating film surrounding the exposed surface of the region is 0.6 μm or more. Further, on the insulating film surrounding the exposed surface of the avalanche diode region, an electrode that is in contact with the exposed surface is separated, and any number of them has a plurality of conductive layers that can be connected to the electrode. I shall. Alternatively, in addition to the avalanche diode described above, a Zener diode including a first conductivity type region and a second conductivity type region adjacent to each other in the longitudinal direction of the semiconductor layer formed on the surface of the high resistivity layer with an insulating film interposed therebetween. And a zener diode having a zener diode connected between the gate electrode and the first main electrode and between the gate electrode and the avalanche diode region, the second conductivity type is provided on the surface layer of the high conductivity of the first conductivity type. It is assumed that impurities that have the effect of making the conductivity type are introduced, or that the band-shaped semiconductor layer forming the Zener diode is divided between Zener diodes, and that the mutual connection is made by a conductor that is narrower than the semiconductor layer. .
【００１０】[0010]
【作用】高抵抗率層にアバランシェダイオードを形成す
る第二導電形領域の露出表面を囲む絶縁膜の厚さを0.６
μｍ以上とすれば、その第二導電形領域形成のためのマ
スクとなるその絶縁膜をつき抜けるイオンが低減し、第
二導電形領域の曲率が小さくなることが避けられる。ま
た、その露出表面を囲む酸化膜の上にその露出表面に接
触する電極と分離された複数個の導電層を設ければ、こ
の導電層をその電極と同電位にすると、アバランシェダ
イオードの接合面からの空乏層の広がりが広くなり、ア
バランシェ降伏電圧が高くなるが、その導電層の一部あ
るいは全部と電極との接続を絶てば、アバランシェ降伏
電圧が小さくなる。従って、高抵抗率層の抵抗率のばら
つきに対応して導電層の接続を調整し、目標のアバラン
シェ降伏電圧とすることができる。[Function] The thickness of the insulating film surrounding the exposed surface of the second conductivity type region forming the avalanche diode in the high resistivity layer is set to 0.6.
When the thickness is not less than μm, the number of ions penetrating through the insulating film serving as a mask for forming the second conductivity type region is reduced, and the curvature of the second conductivity type region is prevented from becoming small. Further, if a plurality of conductive layers separated from the electrodes contacting the exposed surface are provided on the oxide film surrounding the exposed surface, and if the conductive layers are made to have the same potential as that electrode, the junction surface of the avalanche diode is formed. The widening of the depletion layer from 1 to 2 increases and the avalanche breakdown voltage increases, but if the connection between some or all of the conductive layer and the electrode is cut off, the avalanche breakdown voltage decreases. Therefore, the target avalanche breakdown voltage can be adjusted by adjusting the connection of the conductive layers according to the variation in the resistivity of the high resistivity layer.
【００１１】ツエナダイオードを形成する半導体層の直
下の絶縁膜の下にある第一導電形の高抵抗率層の表面層
で第二導電形化する不純物濃度が高いこと、フェルミレ
ベルが中央にシフトして、その表面層にもれ電流を増や
す反転層が形成されなくなる。また、ツエナダイオード
を形成する半導体層を連続させず、接続が必要なとき
は、半導体層より幅のせまい導体によって接続すれば、
半導体層に電圧がかかっても形成される反転層がツエナ
ダイオード相互間の接続部分でしぼられるため、もれ電
流が減少する。The impurity concentration of the second conductivity type is high in the surface layer of the high-resistivity layer of the first conductivity type under the insulating film directly below the semiconductor layer forming the Zener diode, and the Fermi level is shifted to the center. Then, the inversion layer that increases the leakage current is not formed on the surface layer. Further, when the semiconductor layer forming the Zener diode is not continuous, and when connection is necessary, if the connection is made by a narrow conductor having a width wider than that of the semiconductor layer,
Even if a voltage is applied to the semiconductor layer, the inversion layer formed is squeezed at the connection between the Zener diodes, so that the leakage current is reduced.
【００１２】[0012]
【実施例】以下、図を引用して各発明の実施例について
述べる。図２に示す半導体装置の伝導度変調層のｎ- 層
３は、ｐ+ ドレイン層の上にｎ + 層２が積層されたサブ
ストレートを用い、その上にエピタキシャル成長で形成
する。このｎ- 層３の表面上にゲート酸化膜61を介して
多結晶シリコンからなるゲート電極７を形成する。さら
にこのゲート電極７をマスクとして用いたセルフアライ
ン法により、ほう素をイオン注入してｎ- 層３の表面層
に幅40μｍで深さ５μｍ以上のｐベース層４を形成す
る。ｐウエル11は、初期酸化膜62をマスクとしての10ke
V の加速電圧による１×1012cm-2以上のドーズ量でのＢ
+ の打込みにより、径が18μｍの円形もしくは多角形状
に、深さが５μｍより浅く形成する。この際、初期酸化
膜62の厚さが0.６μｍより薄いと、Ｂ+ が初期酸化膜を
つきぬけ、アバランシェ耐量が低下する。初期酸化膜63
を0.８μｍ程度にすると、望ましい１mAのアバランシェ
破壊電流が得られ、１μｍにするとアバランシェ耐量が
さらに向上する。図４は初期酸化膜の厚さとアバランシ
ェ破壊電流との関係を示す。EXAMPLES Examples of each invention will be described below with reference to the drawings.
Describe. N of the conductivity modulation layer of the semiconductor device shown in FIG.-layer
3 is p+N on the drain layer +Layered layered sub
Formed by epitaxial growth on a straight surface
To do. This n-On the surface of layer 3 through gate oxide 61
A gate electrode 7 made of polycrystalline silicon is formed. Furthermore
Self-alignment using this gate electrode 7 as a mask
Ion implantation of boron by-Surface layer of layer 3
To form a p-base layer 4 with a width of 40 μm and a depth of 5 μm or more
It The p-well 11 has 10 ke with the initial oxide film 62 as a mask.
1 × 10 depending on the acceleration voltage of V12cm-2B at doses above
+The shape is circular or polygonal with a diameter of 18 μm.
In addition, the depth is formed to be shallower than 5 μm. At this time, initial oxidation
If the thickness of the film 62 is less than 0.6 μm, B+Is the initial oxide film
Withstands and avalanche resistance is reduced. Initial oxide film 63
If the thickness is about 0.8 μm, a desirable 1 mA avalanche
Breakdown current is obtained, and avalanche withstand capability of 1 μm
Further improve. Figure 4 shows the initial oxide film thickness and avalanche.
Show the relationship with the breakdown current.
【００１３】図１は第二の発明の実施例で、ｐウエル11
に接触するアノード電極12に負、ｎ - 層３に正のアバラ
ンシェダイオードへの逆バイアスを印加すると、点線51
で示すように空乏層を広げる。本発明により、初期酸化
膜62の上に、金属あるいは多結晶シリコンからなる複数
個の導電層71、72が分離して形成されている。アノード
電極12と導電層71とをスイッチ81を閉にして接続する
と、空乏層は点線52まで広がり、アバランシェ降伏電圧
が高くなる。導電層71と導電層72をスイッチ82を閉にし
て接続するとアバランシェ降伏電圧はさらに高くなる。
従って、アバランシェダイオード形成後、ｎ- 層３の抵
抗率が高いため、アバランシェ降伏電圧が高すぎた場合
には、スイッチ82あるいはさらにスイッチ81を開にして
アバランシェ降伏電圧を下げればよい。このようにし
て、所定の過電圧によりアバランシェ降伏するアバラン
シェダイオードを内蔵させることができる。FIG. 1 shows a p-well 11 according to an embodiment of the second invention.
Negative to the anode electrode 12 that contacts -Positive Abalone on Layer 3
When a reverse bias is applied to the diode, the dashed line 51
Expand the depletion layer as shown in. According to the present invention, initial oxidation
A plurality of metal or polycrystalline silicon is formed on the film 62.
The individual conductive layers 71 and 72 are formed separately. anode
Connect the electrode 12 and the conductive layer 71 by closing the switch 81.
And the depletion layer extends to the dotted line 52, and the avalanche breakdown voltage
Becomes higher. Conductive layer 71 and conductive layer 72, switch 82 closed
The avalanche breakdown voltage becomes even higher when connected by a single connection.
Therefore, after forming the avalanche diode, n-Layer 3 resistance
If the avalanche breakdown voltage is too high due to the high resistance
Switch 82 or even switch 81 open
The avalanche breakdown voltage should be lowered. Like this
Avalanche that avalanche breakdown due to a predetermined overvoltage
A Schede diode can be built in.
【００１４】図５は第三の発明の実施例で、図３の半導
体装置のｎ- 層３のツエナダイオード21、22、23の直下
になる部分に、あらかじめドーズ量５×1011cm-2程度で
Ｂ+を打込み、ｐ形化しない程度に表面層15のＢ濃度を
高くすると、反転層ができにくくなる。この結果、ツエ
ナダイオード21、22、23の多結晶Si層に接続されるゲー
ト電極７に印加する電圧と、アバランシェダイオード領
域11に流れる電流との関係曲線は、図６(a) に示す図３
の従来の半導体装置の場合から図６(b) に示すように変
化し、負電圧印加時のもれ電流が少なくなる。FIG. 5 shows an embodiment of the third invention. A dose amount of 5 × 10 11 cm -2 is previously formed in a portion of the semiconductor device shown in FIG. 3 immediately below the Zener diodes 21, 22, 23 of the n − layer 3. If the B concentration of the surface layer 15 is increased to such an extent that B + is implanted in about a certain amount and the p-type is not formed, it becomes difficult to form an inversion layer. As a result, the relationship curve between the voltage applied to the gate electrode 7 connected to the polycrystalline Si layers of the Zener diodes 21, 22, 23 and the current flowing in the avalanche diode region 11 is shown in FIG.
The conventional semiconductor device changes as shown in FIG. 6B, and the leakage current when a negative voltage is applied is reduced.
【００１５】図７は図３の半導体装置のように、いずれ
もｐ形のアバランシェダイオード領域11と引き抜き領域
41、42の間の酸化膜62の上に形成されるツエナダイオー
ドのうちのツエナダイオード21の平面図である。この場
合、３直列のツエナダイオードのそれぞれのｐ層、ｎ層
を形成する多結晶シリコン層は分離され、その中間に例
えばＰＳＧのような絶縁層24が介在し、各ツエナダイオ
ードの接続は、多結晶シリコン層より幅の狭い金属層25
で行われている実施例を示す。これにより多結晶シリコ
ン層に負電圧が印加されたときのもれ電流は、図６(b)
と同様に減少した。FIG. 7 shows the p-type avalanche diode region 11 and the extraction region, both of which are similar to the semiconductor device of FIG.
FIG. 6 is a plan view of a Zener diode 21 of Zener diodes formed on an oxide film 62 between 41 and 42. In this case, the polycrystalline silicon layers forming the p-layer and the n-layer of each of the three series Zener diodes are separated, and an insulating layer 24 such as PSG is interposed between them to connect the respective Zener diodes to each other. Metal layer 25 narrower than crystalline silicon layer 25
The following is an example performed in As a result, the leakage current when a negative voltage is applied to the polycrystalline silicon layer is shown in FIG.
As well as decreased.
【００１６】[0016]
【発明の効果】本発明によれば、絶縁ゲート型素子と同
一半導体基板の高抵抗率層の表面層に過電圧検知用のア
バランシェダイオードの領域をイオン注入により形成す
る際のマスクとなる絶縁膜の厚さを0.６μｍ以上とする
ことにより、マスクを通してのイオンが打ち込まれるこ
とがなく、アバランシェ耐量の低下を防ぐことができ
た。半導体基板の高抵抗率層の抵抗率のばらつきによる
アバランシェ降伏電圧のばらつきは、アバランシェダイ
オード領域を囲む表面上の絶縁膜の上に空乏層を広げて
アバランシェ降伏電圧を高めるフィールドプレートとな
る導電層を設けて、その導電層とアバランシェダイオー
ド電極との接続を調整することにより所期のアバランシ
ェ降伏電圧が得られるようにすることによって低減する
ことができた。また、表面上に形成される保護用のツエ
ナダイオードの直下に反転層が形成される問題は、反転
層の生ずる高抵抗層表面層に逆の導電形化の働きをもつ
不純物を導入してフェルミレベルを中央に寄せるか、あ
るいはツエナダイオードを形成する半導体層を分断し、
その間を半導体層より幅の狭い導電層で接続することに
よって反転層を生じにくくすることによって解決した。According to the present invention, an insulating film serving as a mask for forming a region of an avalanche diode for overvoltage detection by ion implantation in a surface layer of a high resistivity layer on the same semiconductor substrate as an insulated gate device. By setting the thickness to not less than 0.6 μm, ions were not implanted through the mask, and it was possible to prevent the avalanche resistance from decreasing. The variation in the avalanche breakdown voltage due to the variation in the resistivity of the high-resistivity layer of the semiconductor substrate causes the depletion layer to spread over the insulating film on the surface surrounding the avalanche diode region, and the conductive layer which becomes a field plate to increase the avalanche breakdown voltage. It can be reduced by providing the desired avalanche breakdown voltage by adjusting the connection between the conductive layer and the avalanche diode electrode. In addition, the problem that the inversion layer is formed immediately below the protective Zener diode formed on the surface is due to the introduction of impurities having the opposite conductivity type into the surface layer of the high resistance layer in which the inversion layer is generated. Center the level, or divide the semiconductor layer that forms the Zener diode,
The problem was solved by making the inversion layer less likely to occur by connecting between them with a conductive layer that is narrower than the semiconductor layer.
【図１】本発明の一実施例の半導体装置のアバランシェ
ダイオード部の断面図FIG. 1 is a sectional view of an avalanche diode portion of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施される過電圧保護機能付きＩＧＢ
Ｔの断面図FIG. 2 is an IGB having an overvoltage protection function according to the present invention.
Cross section of T
【図３】従来の過電圧保護機能付きＩＧＢＴの断面図FIG. 3 is a sectional view of a conventional IGBT with an overvoltage protection function.
【図４】アバランシェダイオード近傍の初期酸化膜の厚
さとアバランシェ破壊電圧の関係線図FIG. 4 is a diagram showing the relationship between the thickness of the initial oxide film near the avalanche diode and the avalanche breakdown voltage.
【図５】本発明の別の実施例の過電圧保護機能付きＩＧ
ＢＴの断面図FIG. 5 is an IG with an overvoltage protection function according to another embodiment of the present invention.
BT cross section
【図６】従来例(a) と実施例(b) の半導体装置のゲート
電極印加電圧とアバランシェダイオード領域に流れるも
れ電流との間の電圧・電流特性線図FIG. 6 is a voltage-current characteristic diagram between the gate electrode applied voltage and the leakage current flowing in the avalanche diode region of the semiconductor devices of the conventional example (a) and the example (b).
【図７】本発明のさらに別の実施例における過電圧吸収
用ツエナダイオードの平面図FIG. 7 is a plan view of a Zener diode for absorbing overvoltage according to still another embodiment of the present invention.
１ ｐ+ ドレイン層 ２ ｎ+ バッファ層 ３ ｎ- 伝導度変調層 ４ ｐベース層 ５ ｎソース層 ６１ ゲート酸化膜 ６２ 初期酸化膜 ７ ゲート電極 ８ ドレイン電極 ９ ソース電極 １１ アバランシェダイオードｐ領域 １２ アノード電極 ２１、２２、２３ ツエナダイオード ２４ 絶縁層 ２５ 金属層 ７１、７２ 導電層 ８１、８２ スイッチ1 p + drain layer 2 n + buffer layer 3 n - conductivity modulation layer 4 p base layer 5 n source layer 61 gate oxide film 62 initial oxide film 7 gate electrode 8 drain electrode 9 source electrode 11 avalanche diode p region 12 anode electrode 21, 22, 23 Zener diode 24 Insulating layer 25 Metal layer 71, 72 Conductive layer 81, 82 Switch
Claims (4)
主素子の第一導電形の高抵抗率層の表面層に、その表面
層に存在し、主素子の第一主電極に接続される第二導電
形領域の接合面よりも大きな曲率の接合面を第一導電形
層との間に有する第二導電形のアバランシェダイオード
領域が形成され、そのアバランシェダイオードがゲート
電極と第二主電極との間に接続されて主素子をゲート電
極と主電極との間の過電圧から保護するものにおいて、
アバランシェダイオード領域の露出表面を囲む絶縁膜の
厚さが0.６μｍ以上あることを特徴とする半導体装置。1. A surface layer of a high-resistivity layer of the first conductivity type of a main element, which is controlled by a voltage applied to a gate electrode, is present in the surface layer, and is connected to the first main electrode of the main element. A second conductivity type avalanche diode region having a junction surface having a curvature larger than that of the second conductivity type region between the first conductivity type layer is formed, and the avalanche diode has a gate electrode and a second main electrode. Connected between and protecting the main element from overvoltage between the gate electrode and the main electrode,
A semiconductor device, wherein an insulating film surrounding the exposed surface of the avalanche diode region has a thickness of 0.6 μm or more.
主素子の第一導電形の高抵抗率層の表面層に、その表面
層に存在し、主素子の第一主電極に接続される第二導電
形領域の接合面よりも大きな曲率の接合面を第一導電形
層との間に有する第二導電形のアバランシェダイオード
領域が形成され、そのアバランシェダイオードがゲート
電極と第二主電極との間に接続されて主素子をゲート電
極と主電極との間の過電圧から保護するものにおいて、
アバランシェダイオード領域の露出表面を囲む絶縁膜の
上に、その露出表面と接触する電極に分離されている
が、そのうちの任意の数個がその電極に接続可能な複数
個の導電層を有することを特徴とする半導体装置。2. A surface layer of a high-resistivity layer of the first conductivity type of a main element controlled by a voltage applied to a gate electrode, which is present in the surface layer and is connected to the first main electrode of the main element. A second conductivity type avalanche diode region having a junction surface having a curvature larger than that of the second conductivity type region between the first conductivity type layer is formed, and the avalanche diode has a gate electrode and a second main electrode. Connected between and protecting the main element from overvoltage between the gate electrode and the main electrode,
On the insulating film that surrounds the exposed surface of the avalanche diode region, an electrode that is in contact with the exposed surface is separated, and any of them has a plurality of conductive layers that can be connected to the electrode. Characteristic semiconductor device.
主素子の第一導電形の高抵抗率層の表面層に、その表面
層に存在し、主素子の第一主電極に接続される第二導電
形領域の接合面よりも大きな曲率の接合面を第一導電形
層との間に有する第二導電形のアバランシェダイオード
領域が形成され、そのアバランシェダイオードがゲート
電極と第二主電極との間に接続されて主素子をゲート電
極と主電極との間の過電圧から保護し、アバランシェダ
イオードのほかに、高抵抗率層の表面上に絶縁膜を介し
て形成された半導体層の長手方向に隣接する第一導電形
領域と第二導電形領域とからなるツエナダイオードを有
し、そのツエナダイオードがゲート電極と第一主電極と
の間およびゲート電極とアバランシェダイオード領域と
の間に接続されるものにおいて、第一導電形の高抵抗率
の表面層に第二導電形化する作用をもつ不純物が導入さ
れたことを特徴とする半導体装置。3. A surface layer of a high-resistivity layer of the first conductivity type of the main element controlled by a voltage applied to the gate electrode, which is present in the surface layer and is connected to the first main electrode of the main element. A second conductivity type avalanche diode region having a junction surface having a curvature larger than that of the second conductivity type region between the first conductivity type layer is formed, and the avalanche diode has a gate electrode and a second main electrode. Connected to the main element to protect the main element from overvoltage between the gate electrode and the main electrode, and in addition to the avalanche diode, the length of the semiconductor layer formed on the surface of the high resistivity layer through an insulating film. A zener diode composed of a first conductivity type region and a second conductivity type region which are adjacent to each other in the direction, and the zener diode is connected between the gate electrode and the first main electrode and between the gate electrode and the avalanche diode region. Be done In the semiconductor device, wherein the impurity having the effect of second conductive formulated into a high resistivity surface layer of the first conductivity type are introduced.
主素子の第一導電形の高抵抗率層の表面層に、その表面
層に存在し、主素子の第一主電極に接続される第二導電
形領域の接合面よりも大きな曲率の接合面を第一導電形
層との間に有する第二導電形のアバランシェダイオード
領域が形成され、そのアバランシェダイオードがゲート
電極と第二主電極との間に接続されて主素子をゲート電
極と主電極との間の過電圧から保護し、アバランシェダ
イオードのほかに、高抵抗率層の表面上に絶縁膜を介し
て形成された半導体層の長手方向に隣接する第一導電形
領域と第二導電形領域とからなるツエナダイオードを有
し、そのツエナダイオードがゲート電極と第一主電極と
の間およびゲート電極とアバランシェダイオード領域と
の間に接続されるものにおいて、ツエナダイオードを形
成する帯状半導体層がツエナダイオード間で分断され、
相互間の接続が半導体層より幅の狭い導体によって行わ
れたことを特徴とする半導体装置。4. A surface layer of a high-resistivity layer of the first conductivity type of a main element controlled by a voltage applied to a gate electrode, which is present in the surface layer and is connected to the first main electrode of the main element. A second conductivity type avalanche diode region having a junction surface having a curvature larger than that of the second conductivity type region between the first conductivity type layer is formed, and the avalanche diode has a gate electrode and a second main electrode. Connected to the main element to protect the main element from overvoltage between the gate electrode and the main electrode, and in addition to the avalanche diode, the length of the semiconductor layer formed on the surface of the high resistivity layer through an insulating film. A zener diode composed of a first conductivity type region and a second conductivity type region which are adjacent to each other in the direction, and the zener diode is connected between the gate electrode and the first main electrode and between the gate electrode and the avalanche diode region. Be done In the strip-shaped semiconductor layers forming the Zener diode is divided between Zener diode,
A semiconductor device characterized in that the mutual connection is made by a conductor narrower than a semiconductor layer.
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| JPH0745822A true JPH0745822A (en) | 1995-02-14 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001091277A1 (en) * | 2000-05-19 | 2001-11-29 | Infineon Technologies Ag | Reduced load switching device and method |
| JP2009124169A (en) * | 2009-02-02 | 2009-06-04 | Renesas Technology Corp | Semiconductor device, and its manufacturing method |
| JP2012028386A (en) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Semiconductor device equipped with esd protection element and method for producing the same |
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- 1993-07-27 JP JP18426693A patent/JP3271381B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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| US7005761B2 (en) | 2000-05-19 | 2006-02-28 | Infineon Technologies Ag | Circuit configuration for off-load switching, switch mode power supply, clocked supply, voltage regulator, lamp switch, and methods for operating the circuit configuration |
| JP2009124169A (en) * | 2009-02-02 | 2009-06-04 | Renesas Technology Corp | Semiconductor device, and its manufacturing method |
| JP2012028386A (en) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Semiconductor device equipped with esd protection element and method for producing the same |
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