JPH0612823B2 - Bidirectional power high speed MOSFET device - Google Patents
Bidirectional power high speed MOSFET deviceInfo
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Description
【発明の詳細な説明】 発明の背景 本発明は電力用の金属−酸化物−半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）に関するもので、更に詳しく言
えば、同期整流回路用途において有用でありかつ低いオ
ン抵抗、早いスイッチング速度、高い耐電圧性能および
交流回路用の二方向性を示すような上記素子に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to metal-oxide-semiconductor field effect transistors (MOSFETs) for power, and more specifically, useful in synchronous rectification circuit applications and having low on-resistance. It relates to such a device exhibiting high switching speed, high withstand voltage performance and bidirectionality for AC circuits.
電力用ＭＯＳＦＥＴ素子は、高いゲートインピーダン
ス、低いオン抵抗（従って低い順方向電圧降下）、高い
耐電圧性能および早いスイッチング速度をはじめとする
数多くの有利な特性を有している。適当なゲートを設け
れば、通常のＰＮ整合形整流器、ショットキー接合形整
流器またはバイポーラトランジスタ同期整流器のごとき
素子が従来使用されていた同期整流回路用途において電
力用ＭＯＳＦＥＴ素子を使用することができる。電力用
ＭＯＳＦＥＴ素子は、上記素子のいずれと比べても幾つ
かの利点を有している。たとえばＰＮ接合形整流器は、
極性の逆転に際して蓄積電荷が完全に除去されなければ
導通状態が終わらないため、比較的高い順方向電圧降下
（０．７５Ｖ以上）および比較的遅いスイッチング速度
を有する。ショットキー接合形整流器ではスイッチング
速度の問題は実質的に解決されるが、順方向電圧降下の
問題は僅かしか緩和されない。実際、大電流下における
ショットキー接合形シリコン素子の順方向電圧降下は約
０．５Ｖ以上である。ショットキー接合形の素子はま
た、逆バイアス時に比較的大きい漏れ電流を生じるた
め、一般に逆阻止能力が欠如している。Power MOSFET devices have a number of advantageous properties, including high gate impedance, low on-resistance (and thus low forward voltage drop), high withstand voltage performance and fast switching speeds. With suitable gates, the power MOSFET devices can be used in synchronous rectifier circuit applications where devices such as conventional PN matched rectifiers, Schottky junction rectifiers or bipolar transistor synchronous rectifiers have been previously used. Power MOSFET devices have several advantages over any of the above devices. For example, the PN junction rectifier is
It has a relatively high forward voltage drop (0.75V or more) and a relatively slow switching speed because the conduction state is not terminated unless the accumulated charge is completely removed when the polarity is reversed. The Schottky junction rectifier substantially solves the switching speed problem, but only slightly mitigates the forward voltage drop problem. In fact, the forward voltage drop of the Schottky junction type silicon device under a large current is about 0.5 V or more. Schottky junction devices also generally lack reverse blocking capability because they produce relatively large leakage currents when reverse biased.
公知の電力用ＭＯＳＦＥＴ構造においては、一般的に言
って単一の半導体ウェーハ上に多数の単位セルが形成さ
れている。その場合各素子は３００ミル（０．３イン
チ）平方程度の寸法を有するのが通例であって、各素子
中の全てのセルは電気的に並列接続されている。個々の
単位セルに関しては各種の幾何学的形状が用いられる
が、相互に入り組んだくし形構造を成すのが通例であ
る。典型的な電力用ＭＯＳＦＥＴは二重拡散構造のもの
であって、これはたとえばＮ形半導体材料の共通ドレイ
ン領域を含んでいる。ドレイン領域の内部には、好まし
くは拡散によってＰ形のベース領域が形成されている。
次いで、ベース領域の内部に完全に含まれるようにして
ソース領域が形成されている。このソース領域はドレイ
ン領域と同じにＮ形である。素子の表面においては、ベ
ース領域はＮ形のソース領域とドレイン領域との間にＰ
形半導体材料の帯状部として存在している。かかる帯状
部を覆うようにして、ＭＯＳＦＥＴゲート絶縁層および
導電性ゲート電極が配置されている。動作に際しては、
適当な極性（Ｎ形チャンネルＭＯＳＦＥＴの場合には
正）のゲート電圧をゲート電極に印加すると、ゲート絶
縁層を貫通してベース領域内に広がる電界が発生する。
その結果、ベース領域の表面の直下には薄いＮ形導電層
が誘起され、それによってソース領域とドレイン領域と
の間には連続した低抵抗のＮ形導電チャンネルが形成さ
れる。実際のソース端子およびドレイン端子は素子の上
方および下方の主面上に設置された金属被膜から成って
いて、ドレイン端子は全ての単位セルに対して共通であ
る。それ故、かかる素子は縦形素子と見なすことができ
る。ただし、ゲート電極の制御下にある導電チャンネル
の部分では電流は水平方向に流れるのである。In the known power MOSFET structure, generally speaking, a large number of unit cells are formed on a single semiconductor wafer. Each element then typically has dimensions on the order of 300 mils (0.3 inches) square, with all cells in each element electrically connected in parallel. Various geometric shapes are used for the individual unit cells, but it is customary to have interdigitated comb structures. A typical power MOSFET is a double diffused structure, which includes a common drain region of, for example, N-type semiconductor material. A P-type base region is formed inside the drain region, preferably by diffusion.
Then, the source region is formed so as to be completely contained within the base region. This source region is N-type like the drain region. On the surface of the device, the base region has P between the N-type source region and the drain region.
Present as strips of shaped semiconductor material. The MOSFET gate insulating layer and the conductive gate electrode are arranged so as to cover the strip portion. In operation,
When a gate voltage having an appropriate polarity (positive in the case of N-type channel MOSFET) is applied to the gate electrode, an electric field that penetrates the gate insulating layer and spreads in the base region is generated.
As a result, a thin N-type conductive layer is induced just below the surface of the base region, thereby forming a continuous low-resistance N-type conductive channel between the source region and the drain region. The actual source and drain terminals consist of a metal coating placed on the main surface above and below the device, the drain terminal being common to all unit cells. Therefore, such elements can be considered as vertical elements. However, the current flows horizontally in the part of the conductive channel under the control of the gate electrode.
このような電力用ＭＯＳＦＥＴ構造の場合、ソース、ベ
ースおよびドレイン領域は寄生的バイポーラトランジス
タのエミッタ、ベースおよびコレクタにそれぞれ該当す
る。公知の通り、電力用ＭＯＳＦＥＴの動作中にこのよ
うな寄生的バイポーラトランジスタが導通状態になる
と、電力用ＭＯＳＦＥＴの阻止電圧およびターンオフ速
度は実質的に低下する。電力用ＭＯＳＦＥＴの動作中に
寄生的バイポーラトランジスタが導通状態になるのを防
止するためには、ソースおよびベース領域を構成する層
同士をオーム接続手段によって電気的に接続（すなわち
短絡）し、それによってＭＯＳＦＥＴの阻止電圧および
ターンオフ速度の維持を図るのが通例である。しかしな
がら、かかる短絡部の存在はある種の回路中における素
子の利用を制限する。なぜなら、このような素子構造に
おいては、ＭＯＳＦＥＴの主端子（すなわちソースおよ
びドレイン端子）間に直接に接続された寄生的なＰＮ接
合形ダイオードが本質的に含まれることになるからであ
る。たとえば、上記に略述したようなＮ形チャンネルエ
ンハンスメント方式のＭＯＳＦＥＴ構造の場合には、Ｐ
形ベース領域が素子のドレイン領域との間にＰＮ接合面
を形成する。ソース−ベース間短絡部の存在により、事
実上、Ｐ形ベース領域は素子のソース端子に対して電気
的に接続される。勿論、Ｎ形ドレイン領域は素子のドレ
イン端子に接続されている。その結果、陽極がＭＯＳＦ
ＥＴのソース端子に接続されかつ陰極がＭＯＳＦＥＴの
ドレイン端子に接続された寄生的なＰＮ接合形ダイオー
ドガ存在することになる。In such a power MOSFET structure, the source, base and drain regions correspond to the emitter, base and collector of the parasitic bipolar transistor, respectively. As is known, when such a parasitic bipolar transistor becomes conductive during operation of the power MOSFET, the blocking voltage and turn-off speed of the power MOSFET are substantially reduced. In order to prevent the parasitic bipolar transistor from becoming conductive during the operation of the power MOSFET, the layers forming the source and base regions are electrically connected (that is, short-circuited) by ohmic connection means, and It is customary to maintain the blocking voltage and turn-off speed of the MOSFET. However, the presence of such shorts limits the utilization of the device in certain circuits. This is because such a device structure essentially includes a parasitic PN junction diode directly connected between the main terminals (that is, the source and drain terminals) of the MOSFET. For example, in the case of the N-type channel enhancement type MOSFET structure as outlined above, P
The shaped base region forms a PN junction surface with the drain region of the device. Due to the presence of the source-base short, the P-type base region is effectively electrically connected to the source terminal of the device. Of course, the N-type drain region is connected to the drain terminal of the device. As a result, the anode is MOSF
There will be a parasitic PN junction diode connected to the source terminal of the ET and the cathode connected to the drain terminal of the MOSFET.
電気回路中におけるＮ形チャンネルＭＯＳＦＥＴの通常
の動作に際しては、ドレイン端子はソース端子に対して
正にバイアスされる。エンハンスメント方式のＭＯＳＦ
ＥＴについて述べれば、ゲート電圧が印加されない場合
にＭＯＳＦＥＴ素子は阻止状態にあり、従ってソース端
子とドレイン端子との間にはほとんど電流が流れない。
正のゲート電圧の印加によって素子をターンオンさせた
場合、Ｎ形のチャンネルが誘起され、従ってソース端子
とドレイン端子との間には素子を貫通して連続的なＮ形
の導電路が形成される。このような情況の下では、ベー
スおよびドレイン領域から成る寄生ダイオード常に逆バ
イアスされるためにいかなる影響も及ぼさない。すなわ
ち、ダイオードの陰極（ＭＯＳＦＥＴのドレイン領域）
はダイオードの陽極（ＭＯＳＦＥＴのベースおよびソー
ス領域）に対して常に正に保たれる。しかるに、ソース
端子とドレイン端子との間に印加される電圧の極性が逆
転し、それによってベースおよびドレイン領域から成る
ダイオードが順バイアスされた場合、（当業者には自明
のごとくに印加電圧がダイオードの順方向導電曲線の屈
曲点に相当する約０．６Ｖより高ければ）ゲート電圧が
存在しなくても素子を通って電流の伝導が起こる。その
ような場合には、事実上、ＭＯＳＦＥＴ素子は逆方向の
供給電圧に対する短絡路を成す。従来のＭＯＳＦＥＴ素
子がこのような公知の特性を有する結果、ある種の回路
（特に交流回路）においてそれらを使用することは容易
でない。いずれの極性の供給電圧に対しても動作し得る
ＭＯＳＦＥＴ素子が存在すれば、それらは実際の回路用
途において極めて有用であろうと考えられる。During normal operation of an N-channel MOSFET in an electrical circuit, the drain terminal is biased positive with respect to the source terminal. Enhancement type MOSF
With respect to ET, the MOSFET device is in the blocking state when no gate voltage is applied, and thus almost no current flows between the source and drain terminals.
When the device is turned on by applying a positive gate voltage, an N-type channel is induced, so that a continuous N-type conductive path is formed between the source terminal and the drain terminal through the device. . Under these circumstances, the parasitic diode consisting of the base and drain regions is always reverse biased and has no effect. That is, the cathode of the diode (the drain region of the MOSFET)
Is always positive with respect to the diode anode (the MOSFET base and source regions). However, if the polarity of the voltage applied between the source and drain terminals is reversed, which causes the diode consisting of the base and drain regions to be forward biased, (the applied voltage would be Conduction of current through the device even in the absence of gate voltage) (above about 0.6 V, which corresponds to the inflection point of the forward conduction curve of). In such a case, the MOSFET device effectively provides a short circuit for the reverse supply voltage. As a result of the known properties of conventional MOSFET devices, their use in certain circuits (especially AC circuits) is not easy. It is believed that the existence of MOSFET devices that can operate with supply voltages of either polarity would be extremely useful in practical circuit applications.
発明の概要 そこで本発明の目的の１つは、ＭＯＳＦＥＴの高速スイ
ッチング動作に際してバイポーラトランジスタをはじめ
とする内部の寄生素子の動作が抑制され、しかも二方向
性（すなわちソース端子とドレイン端子との間にいずれ
の極性の供給電圧が印加されても動作し得る性質）を示
すような電力用ＭＯＳＦＥＴ素子を提供することにあ
る。SUMMARY OF THE INVENTION Therefore, one of the objects of the present invention is to suppress the operation of internal parasitic elements such as a bipolar transistor during high-speed switching operation of a MOSFET, and further, to provide bidirectionality (that is, between a source terminal and a drain terminal). It is an object of the present invention to provide a power MOSFET device having a property that it can operate regardless of a supply voltage of any polarity.
また、ゲート端子が極性には関係なく素子の導電性を完
全に制御し得るような電力用ＭＯＳＦＥＴ素子を提供す
ることも本発明の目的の１つである。Another object of the present invention is to provide a power MOSFET device in which the conductivity of the device can be completely controlled regardless of the polarity of the gate terminal.
更にまた、いずれの極性の動作に関しても耐電圧、オン
抵抗およびスイッチング速度が同じであるような完全な
対称性を示す二方向性の電力用ＭＯＳＦＥＴ素子を提供
することも本発明の目的の１つである。Furthermore, it is also an object of the present invention to provide a bidirectional power MOSFET device that exhibits perfect symmetry such that withstand voltage, on-resistance and switching speed are the same for operation of either polarity. Is.
本発明の第１の特徴に従って簡単に述べれば、従来のＭ
ＯＳＦＥＴにおいてこれまで必要とされてきたソース−
ベース間短絡部が排除される結果、従来の電力用ＭＯＳ
ＦＥＴにおいてソース端子とドレイン端子との間に実効
的に接続されていた寄生的なＰＮ接合形ダイオードが排
除されることになる。これまで使用されてきた短絡部が
存在しない状態において寄生的バイポーラトランジスタ
の動作を抑制するために、ＭＯＳＦＥＴ素子の内部には
過剰の多数キャリヤに対して比較的短かい寿命を付与す
る再結合領域が含まれる。一実施態様に従えば、かかる
再結合領域はベース領域の内部に形成される。当業者に
は自明のごとくバイポーラトランジスタの通常の動作に
際しては、ベース領域内の過剰キャリヤが長い寿命を有
することが要求される。たとえばＮＰＮ形バイポーラト
ランジスタの通常の動作に際しては、エミッタの空間電
荷層を横切ってベース領域内に電子が注入される。これ
らの電子の大部分は、ベース領域の多数キャリヤ（正
孔）と再結合することなく、ベース領域を横切ってコレ
クタ領域に流入する。とは言え、多生の再結合は起こる
から、素子を通る電流の伝導を維持するためにはベース
領域の多数キャリヤ（正孔）を連続的に供給することが
必要である。本発明の場合のように、たとえば短かい寿
命を有する結果としてベース領域の多数キャリヤの総数
が制限されると、ＮＰＮ形バイポーラトランジスタの動
作は抑制される。要するに、本発明は寄生的バイポーラ
トランジスタを排除するのではなく、それを導電性の極
めて小さい素子に変えようとするものである。Briefly in accordance with the first aspect of the invention, a conventional M
Sources that have been needed until now in OSFETs-
As a result of eliminating the short circuit between bases, the conventional power MOS
In the FET, the parasitic PN junction type diode which is effectively connected between the source terminal and the drain terminal is eliminated. In order to suppress the operation of the parasitic bipolar transistor in the absence of the short circuit that has been used so far, a recombination region that gives a relatively short life to excess majority carriers is provided inside the MOSFET device. included. According to one embodiment, such recombination zone is formed inside the base zone. Those skilled in the art will appreciate that normal operation of bipolar transistors requires that excess carriers in the base region have a long lifetime. In the normal operation of NPN bipolar transistors, for example, electrons are injected into the base region across the space charge layer of the emitter. Most of these electrons flow into the collector region across the base region without recombination with majority carriers (holes) in the base region. However, since recombination of polymorphism occurs, continuous supply of majority carriers (holes) in the base region is necessary to maintain conduction of current through the device. If the total number of majority carriers in the base region is limited as a result of, for example, a short lifetime, as in the present invention, the operation of the NPN bipolar transistor is suppressed. In essence, the present invention does not eliminate the parasitic bipolar transistor, but rather turns it into a very low conductivity device.
特に重要なＭＯＳＦＥＴ素子のターンオフ時には、電子
なだれ現象およびソース端子とドレイン端子との間の電
圧の急激な上昇により、ベース領域内に多数キャリヤ
（正孔）が生成される傾向がある。このような場合に
も、寿命を十分に短かく（たとえば所望されるＭＯＳＦ
ＥＴ素子のターンオフ時間の１／５程度に）すれば、そ
れらの多数キャリヤ（正孔）は生成されるのと実質的に
同じ速度で消滅（すなわち電子と再結合）することにな
る。At the time of turning off the MOSFET device, which is particularly important, a majority of carriers (holes) tend to be generated in the base region due to an electron avalanche phenomenon and a rapid increase in voltage between the source terminal and the drain terminal. Even in such a case, the life is sufficiently short (for example, a desired MOSF is used).
If the turn-off time of the ET element is reduced to about ⅕, those majority carriers (holes) disappear (that is, recombine with electrons) at substantially the same rate as they are generated.
再結合領域内における寿命を短かくするには、当業者に
とって公知である任意適宜の手段を使用すればよい。一
般的な手段の１つは、深い準位の不純物（たとえば金や
白金）を添加することである。別の一般的な手段は、放
射線傷害の使用によってシリコンの結晶格子構造中に欠
陥を生じさせることである。いずれの場合にも、多数キ
ャリヤの寿命のみが変化する導電形および濃度は実質的
に変化させなくて済むのである。To shorten the lifetime in the recombination zone, any suitable means known to those skilled in the art may be used. One of the common means is to add deep level impurities (eg gold or platinum). Another common means is to create defects in the crystalline lattice structure of silicon through the use of radiation damage. In either case, the conductivity type and concentration, which only change the lifetime of the majority carrier, need not be substantially changed.
本発明の第２の特徴に従って簡単に述べれば、一導電形
（たとえばＮ形）を示す１対の主端子領域およびそれら
を隔離する反対導電形の半導体ベース領域を含む半導体
基板から成り、しかも上記のベース領域によって規定さ
れたＭＯＳＦＥＴチャンネル面上においてはベース領域
が主端子領域の間に反対導電形の帯状部として存在する
ような二方向正の電力用ＭＯＳＦＥＴ素子が提供され
る。かかる素子は、拡散技術によって製造された完全に
対称的なプレーナ形素子であることが好ましい。詳しく
述べればベース領域は主面を有する一方、互いに離隔し
た主端子領域はベース領域の内部に形成されかつそれよ
りも小さい横方向広がりおよび深さを有している。ま
た、主端子領域は主面内に終端を持った外周面を有して
いる。ＭＯＳＦＥＴチャンネル面上にはベース領域を覆
うようにしてゲート絶縁層が配置され、またゲート絶縁
層上には導電性のゲート電極が配置される結果、ゲート
電圧の印加時には主端子領域間に広がる導電チャンネル
が誘起されることになる。主端子領域間に位置するベー
ス領域の内部に含まれた再結合領域がベース領域の多数
キャリヤに対して比較的短かい寿命を付与することによ
り、多数キャリヤの濃度が過大になることが防止され
る。その結果、主端子領域およびベース領域が寄生的バ
イポーラトランジスタとして動作することは抑制され、
また電力用ＭＯＳＦＥＴ素子のターンオフに際してはベ
ース領域内の過剰の多数キャリヤが急速に再結合するこ
とによって素子の迅速なターンオフが達成される。かか
る好適なプレーナ形構造の場合、再結合領域は主端子領
域の深さに少なくとも近似した深さまで広がるように形
成される。Briefly in accordance with the second aspect of the invention, it comprises a semiconductor substrate comprising a pair of main terminal regions exhibiting one conductivity type (eg N type) and a semiconductor base region of opposite conductivity separating them, and A bidirectional positive power MOSFET device is provided in which the base region is present as a strip of opposite conductivity type between the main terminal regions on the MOSFET channel plane defined by the base region. Such elements are preferably perfectly symmetrical planar elements manufactured by diffusion techniques. Specifically, the base region has a major surface, while the spaced apart main terminal regions are formed within the base region and have a smaller lateral extent and depth. Further, the main terminal region has an outer peripheral surface having an end in the main surface. A gate insulating layer is arranged on the MOSFET channel surface so as to cover the base region, and a conductive gate electrode is arranged on the gate insulating layer. As a result, when the gate voltage is applied, the conductivity spreads between the main terminal regions. The channel will be triggered. The recombination region included in the base region located between the main terminal regions provides a relatively short life to the majority carriers in the base region, thereby preventing the concentration of majority carriers from becoming excessive. It As a result, the main terminal region and the base region are suppressed from operating as a parasitic bipolar transistor,
Further, when the power MOSFET device is turned off, the excessive majority carriers in the base region are rapidly recombined, so that the device is quickly turned off. In such a preferred planar structure, the recombination region is formed to extend to a depth at least close to the depth of the main terminal region.
本発明の別の実施態様に従って簡単に述べれば一導電形
の中間端子領域を含んだ半導体基板から成る二方向性か
つ対称性の電力用ＭＯＳＦＥＴ素子が提供される。かか
る中間端子領域は従来のごとき二重拡散構造の縦形電力
用ＭＯＳＦＥＴ素子のドレイン領域にほぼ該当するもの
であって、主面を有している。中間端子領域内には、そ
れよりも小さい横方向広がりおよび深さを有しかつ反対
導電形を示す１対の互いに離隔したベース領域が形成さ
れており、そしてこれらのベース領域は主面内に終端を
持った外周面を有している。ベース領域内には、上記の
一導電形を示す１対の主端子領域がそれぞれ形成されて
いる。主端子領域の各々は主面内に終端を持ちかつ対応
するベース領域の外周面の内側に離隔して位置する外周
面を有する結果、主面内においては、ベース領域がその
各々に対応する主端子領域と中間端子領域との間に反対
導電形の帯状部として存在することになる。各々の主端
子領域とそれに対応するベース領域との間にはオーム短
絡部が形成されている結果、各々の主端子領域、それに
対応するベース領域、および中間端子領域が寄生的バイ
ポーラトランジスタとして動作することは抑制される。Briefly in accordance with another embodiment of the present invention, there is provided a bidirectional and symmetrical power MOSFET device comprising a semiconductor substrate including an intermediate terminal region of one conductivity type. Such an intermediate terminal region substantially corresponds to the drain region of a conventional vertical power MOSFET device having a double diffusion structure and has a main surface. Formed in the intermediate terminal region are a pair of spaced apart base regions having a smaller lateral extent and depth and exhibiting opposite conductivity types, and the base regions are in the major surface. It has an outer peripheral surface with an end. In the base region, a pair of main terminal regions showing the above-mentioned one conductivity type are respectively formed. Each of the main terminal regions has an outer peripheral surface that has an end in the main surface and is spaced apart inside the outer peripheral surface of the corresponding base region. As a result, in the main surface, the base region corresponds to each of the main terminal regions. Between the terminal region and the intermediate terminal region, there will be a strip of opposite conductivity type. An ohmic short is formed between each main terminal region and its corresponding base region, so that each main terminal region, its corresponding base region, and intermediate terminal region operate as a parasitic bipolar transistor. Things are suppressed.
互いに離隔したベース領域の間においては中間端子領域
の内部に再結合領域が含まれていて、ベース領域の深さ
に少なくとも近似した深さまで広がっている。かかる再
結合領域は、中間端子領域の多数キャリヤに対して比較
的短い寿命を付与することにより、多数キャリヤの濃度
が過大になるのを防止する。その結果として、互いに離
隔したベース領域および中間端子領域が寄生的バイポー
ラトランジスタとして動作することが抑制されるから、
中間端子領域内の過剰の多数キャリヤは急速に再結合
し、従って電力用ＭＯＳＦＥＴ素子のターンオフに際し
て迅速なターンオフが達成されることになる。A recombination region is included in the intermediate terminal region between the base regions separated from each other and extends to a depth at least approximate to the depth of the base region. Such a recombination region prevents the majority carrier concentration from becoming excessive by providing a relatively short life to the majority carriers in the intermediate terminal region. As a result, the base region and the intermediate terminal region which are separated from each other are suppressed from operating as a parasitic bipolar transistor,
Excess majority carriers in the intermediate terminal region recombine rapidly, so that a rapid turn-off is achieved upon turning off the power MOSFET device.
好適な実施態様の説明 本発明の新規な特徴は前記特許請求の範囲中に詳細に示
されている。とは言え、本発明の構成および内容は添付
の図面に関連して述べられる以下の詳細な説明を読むこ
とによって一層良く理解されよう。Description of the preferred embodiments The novel features of the invention are set forth in detail in the appended claims. Nevertheless, the structure and content of the present invention may be better understood by reading the following detailed description, which is set forth in connection with the accompanying drawings.
以後の説明においては、便宜上、本発明の電力用ＭＯＳ
ＦＥＴ素子はＮ形シリコン半導体ソース領域およびドレ
イン領域とＰ形シリコン半導体のベース領域とを有する
Ｎ形チャンネルＭＯＳＦＥＴ素子として記載される。と
は言え、全ての活性領域が記載の場合と反対の導電形を
示すものであってもよいことは勿論である。更にまた、
本明細書中に記載される特定の素子はプレーナ拡散技術
によって製造されたものであることが好ましいが、その
他の素子構造（たとえばＶ−ＭＯＳ形素子構造）を有す
るものも本発明の範囲内に包含されることを理解すべき
である。In the following description, for convenience, the power MOS of the present invention will be described.
The FET device is described as an N-type channel MOSFET device having an N-type silicon semiconductor source and drain regions and a P-type silicon semiconductor base region. However, it goes without saying that all active regions may exhibit a conductivity type opposite to that described. Furthermore,
Although the particular devices described herein are preferably manufactured by planar diffusion techniques, those having other device structures (eg, V-MOS type device structures) are also within the scope of the invention. It should be understood that it is included.
先ず第１図を見ると、Ｐ形のベース領域１２を含みかつ
主面１４を有する半導体基板上に形成された二方向性か
つ対称性の電力用ＭＯＳＦＥＴ素子１０が示されてい
る。ベース領域１２の内部には、それよりも小さい横方
向広がりおよび深さを有する１対の互いに離隔したＮ＋
形主端子領域１６および１８が形成されている。主端子
領域１６および１８が主面１４内に終端を持った外周面
２０および２２をそれぞれ有する結果、主面１４内にお
いては、ベース領域１２の一部が（いずれもＮ＋形の）
主端子領域１６および１８の間にＰ形の帯状部２４とし
て存在することになる。主端子領域１６および１８には
金属被膜から成る１対の主端子電極２６および２８がそ
れぞれオーム接触しており、かつ素子の主端子３０およ
び３２にそれぞれ接続されている。Referring first to FIG. 1, there is shown a bidirectional and symmetrical power MOSFET device 10 formed on a semiconductor substrate including a P-type base region 12 and having a major surface 14. Inside the base region 12 is a pair of spaced apart N + having a smaller lateral extent and depth.
Shaped main terminal regions 16 and 18 are formed. As a result of the main terminal regions 16 and 18 having the outer peripheral surfaces 20 and 22 terminated in the main surface 14, respectively, a part of the base region 12 (both of the N + type ) is formed in the main surface 14.
It will be present as a P-shaped band 24 between the main terminal regions 16 and 18. A pair of main terminal electrodes 26 and 28 made of a metal coating are in ohmic contact with the main terminal regions 16 and 18, respectively, and are connected to main terminals 30 and 32 of the device, respectively.
ＭＯＦＳＥＴ素子の基本構造を完成するため、主面１４
上には帯状部２４を覆うようにして（たとえば二酸化シ
リコンから成る）ゲート絶縁層３４が配置され、またゲ
ート絶縁層３４上には少なくとも横方向に沿いながらベ
ース領域の帯状部２４を覆うようにして（たとえば蒸着
アルミニウムまたは高濃度の不純物が添加された導電率
の高い多結晶質シリコンから成る）導電性のゲート電極
３６が配置されている。このゲート電極３６は素子のゲ
ート端子３８に接続されている。In order to complete the basic structure of the MOFSET element, the main surface 14
A gate insulating layer 34 (for example, made of silicon dioxide) is disposed on the gate insulating layer 34 so as to cover the strip 24, and the strip 24 of the base region is covered on the gate insulating layer 34 at least along the lateral direction. A conductive gate electrode 36 (for example, made of vapor-deposited aluminum or high-conductivity polycrystalline silicon doped with a high concentration of impurities). The gate electrode 36 is connected to the gate terminal 38 of the device.
以上の結果としてＮ形チャンネルエンハンスメント方式
のＭＯＳＦＥＴ素子が規定されることになる。ここまで
に記載されたような基本的ＭＯＳＦＥＴ素子の動作につ
いて述べれば、ゲート電極３６に正のゲート電圧が印加
された場合、ゲート絶縁層３４を貫通してベース領域１
２内に広がる電界が発生する。その結果、ゲート絶縁層
３４およびゲート電極３６の下方に位置する主面１４の
直下に薄い反転層（すなわちＮ形の導電チャンネル）が
誘起される。このようにして誘起されたチャンネルは、
Ｎ＋形の主端子領域１６および１８の間に導電路を形成
する。正のゲート電圧が印加されなければ反転層は存在
せず、従って対称的な主端子領域１６および１８の間に
位置する部分のベース領域１２は阻止領域を構成する。As a result, an N-type channel enhancement type MOSFET device is defined. To describe the operation of the basic MOSFET device as described above, when a positive gate voltage is applied to the gate electrode 36, it penetrates through the gate insulating layer 34 and the base region 1
An electric field spreading within 2 is generated. As a result, a thin inversion layer (that is, an N-type conductive channel) is induced immediately below the main surface 14 located below the gate insulating layer 34 and the gate electrode 36. The channel induced in this way is
A conductive path is formed between the N + type main terminal regions 16 and 18. If no positive gate voltage is applied, then there is no inversion layer and therefore the part of the base region 12 located between the symmetrical main terminal regions 16 and 18 constitutes the blocking region.
第１図からわかる通り、素子１０は主端子領域１６およ
び１８に関して完全に対称的であり、従って素子の主端
子３０および３２に関しても完全に対称的である。素子
１０は、主端子領域１６または１８とベース領域１２と
の間にオーム短絡部を全く含んでないから、二方向性の
動作用として適している。すなわち、素子１０の主端子
３０および３２間にはいずれの極性の動作電圧も印加す
ることが可能である。従来のＭＯＳＦＥＴに関する命名
法との一貫性を保つため、端子３０はソース／ドレイン
／Ｓ／Ｄ）端子と呼び、また端子３２はドレイン／ソー
ス（Ｄ／Ｓ）端子と呼ぶことにする。すなわち、第２図
の等価回路を参照すればわかる通り、端子３２が端子３
０に対して正である場合には、端子３０をＭＯＳＦＥＴ
のソース端子と見なしかつ端子３２をＭＯＳＦＥＴのド
レイン端子と見なすことができる。逆に、端子３０が端
子３２に対して正である場合には、端子３０をドレイン
端子と見なしかつ端子３２をソース端子と見なすことが
できる。なお、ベース領域１２に対する直接の電気的接
続手段は存在していない。As can be seen in FIG. 1, the device 10 is completely symmetrical with respect to the main terminal regions 16 and 18, and thus also with respect to the main terminals 30 and 32 of the device. Device 10 is suitable for bidirectional operation because it contains no ohmic shorts between main terminal region 16 or 18 and base region 12. That is, an operating voltage of either polarity can be applied between the main terminals 30 and 32 of the element 10. For consistency with conventional MOSFET nomenclature, terminal 30 will be referred to as the source / drain / S / D) terminal and terminal 32 will be referred to as the drain / source (D / S) terminal. That is, as can be seen by referring to the equivalent circuit of FIG.
If positive with respect to 0, connect terminal 30 to MOSFET
Of the MOSFET and the terminal 32 can be considered as the drain terminal of the MOSFET. Conversely, if terminal 30 is positive with respect to terminal 32, then terminal 30 can be considered a drain terminal and terminal 32 a source terminal. Note that there is no direct electrical connection means for the base region 12.
第１図の素子構造においては１対の寄生的なＰＮ接合形
ダイオードが存在するが、これらのダイオードは第２図
中においてそれぞれ４０および４２として示されてい
る。ダイオード４０は、ダイオードの陰極領域を構成す
るＮ＋形の主端子領域１６およびダイオードの陽極領域
を構成するＰ形のベース領域１２によって形成されてい
る。同様にダイオード４２は、ダイオードの陰極領域を
構成するＮ＋形の主端子領域１８およびダイオードの陽
極領域を構成するベース領域１２によって形成されてい
る。このように、ベース領域１２は両方の寄生ダイオー
ド４０および４２の陽極を構成している。Although there is a pair of parasitic PN junction diodes in the device structure of FIG. 1, these diodes are shown as 40 and 42 in FIG. 2, respectively. The diode 40 is formed by the N + -type main terminal region 16 which constitutes the cathode region of the diode and the P-type base region 12 which constitutes the anode region of the diode. Similarly, the diode 42 is formed by the N + -type main terminal region 18 forming the cathode region of the diode and the base region 12 forming the anode region of the diode. Thus, the base region 12 constitutes the anode of both parasitic diodes 40 and 42.
素子１０の動作に際しては、寄生ダイオード４０および
４２は素子１０のソース端子とドレイン端子との間に短
絡路を形成しない。なぜなら、それらのダイオードは背
中合せに接続されているため同時に導通状態となること
がないからである。During operation of device 10, parasitic diodes 40 and 42 do not form a short circuit between the source and drain terminals of device 10. This is because those diodes are connected back-to-back and do not become conductive at the same time.
第１図に示された素子１０の主端子領域１６、ベース領
域１２および主端子領域１８が寄生的なＮＰＮ形バイポ
ーラトランジスタのエミッタ、ベースおよびコレクタ領
域としてそれぞれ作用したり、あるいは寄生的なＮＰＮ
形バイポーラトランジスタのコレクタ、ベースおよびエ
ミッタ領域としてそれぞれ作用したりするのを防止する
ため、主端子領域１６および１８の間においてはベース
領域１２の内部に再結合領域４４が含まれている。かか
る再結合領域４４は、破線４６によって示されるごと
く、主面１４から主端子領域１６および１８の深さに少
なくとも近似した深さまで広がっている。（主端子領域
の深さが等しくない場合には各々の主端子領域の位置に
おいて再結合領域は隣接する主端子領域の深さに少なく
とも近似した深さまで広がるようにすればよい。）再結
合領域４４内の再結合中心は×印によって示されてい
る。これらの再結合中心は金や白金のごとき深い準位の
不純物の原子から成っていてもよいし、あるいは放射線
傷害によってシリコン半導体の結晶格子構造中に生じた
欠陥から成っていてもよい。その結果、再結合領域４４
はベース領域の多数キャリヤ（Ｐ形ベース領域１２の場
合には正孔）に対して比較的短かい寿命を付与し、従っ
て多数キャリヤの濃度が過大になるのを防止するために
役立つ。それにより、主端子領域１６および１８とベー
ス領域１２とが寄生的なバイポーラトランジスタとして
動作することは抑制される。更にまた、電力用ＭＯＳＦ
ＥＴ素子１０のターンオフ時には、電子なだれ減少や主
端子領域１６および１８間の電圧の急激な上昇によって
生成されるベース領域内の過剰の多数キャリヤは急速に
再結合または消滅し、それによって素子１０の迅速なタ
ーンオフが達成される。The main terminal region 16, the base region 12 and the main terminal region 18 of the element 10 shown in FIG. 1 act as the emitter, base and collector regions of a parasitic NPN bipolar transistor, or the parasitic NPN.
A recombination region 44 is included within the base region 12 between the main terminal regions 16 and 18 to prevent it from acting as the collector, base and emitter regions of the bipolar transistor, respectively. Such recombination region 44 extends from major surface 14 to a depth at least approximating the depth of major terminal regions 16 and 18, as indicated by dashed line 46. (If the depths of the main terminal regions are not equal, the recombination region at each position of the main terminal regions may be extended to a depth at least approximate to the depth of the adjacent main terminal regions.) Recombination region Recombination centers within 44 are indicated by crosses. These recombination centers may consist of atoms of deep level impurities such as gold or platinum, or may consist of defects caused by radiation damage in the crystal lattice structure of the silicon semiconductor. As a result, the recombination region 44
Serves to provide a relatively short lifetime for majority carriers (holes in the case of P-type base region 12) in the base region, and thus to prevent the majority carrier concentration from becoming too high. As a result, main terminal regions 16 and 18 and base region 12 are prevented from operating as parasitic bipolar transistors. Furthermore, power MOSF
When the ET device 10 is turned off, excess majority carriers in the base region, which are generated by electron avalanche decrease and a sharp increase in voltage between the main terminal regions 16 and 18, are rapidly recombined or disappeared, thereby causing A quick turn-off is achieved.
素子の迅速なターオフを達成するためには、再結合領域
４４内における多数キャリヤの寿命を所望のターンオフ
時間の１／５程度にすることが必要である。たとえば、
ＭＯＳＦＥＴ素子１０を５０ナノ秒でターオフさせるた
めには、再結合領域４４内の寿命を１０ナノ秒以下にま
で低減させる必要がある。更に高速の素子を得るために
は、再結合領域４４内の寿命を１ナノ秒にまで低減させ
ることも意図される。かかる寿命を所望のレベルに調節
するためには、金や白金のごとき重金属を添加するか、
あるいは電子線やガンマ線のごとき放射線を使用すれば
よい。In order to achieve a rapid turn-off of the device, the majority carrier lifetime in recombination region 44 should be on the order of 1/5 of the desired turn-off time. For example,
In order to turn off the MOSFET device 10 in 50 nanoseconds, it is necessary to reduce the lifetime in the recombination region 44 to 10 nanoseconds or less. It is also contemplated to reduce the lifetime in recombination zone 44 to 1 nanosecond for faster devices. To adjust such life to a desired level, add heavy metals such as gold or platinum, or
Alternatively, radiation such as electron beam or gamma ray may be used.
動作について述べれば、第１および２図の素子１０の主
端子領域１６および１８間における導電性は、いずれか
の極性の電圧をゲート端子３８に印加することによって
制御される。素子１０は、交流サイクル中の任意の時点
において、素子に対する極性にかかわりなくターンオン
およびターンオフすることができる。素子１０を非導通
状態にするためには、ゲート端子３８に印加される電圧
が主端子３０および３２のいずれに対しても正とならな
くすればよい。また、素子１０を導通状態にするために
は、主端子３０および３２のうちで負の側の端子に対し
て正となるようなゲート電圧を印加すればよい。In operation, the conductivity between the main terminal regions 16 and 18 of the device 10 of FIGS. 1 and 2 is controlled by applying a voltage of either polarity to the gate terminal 38. The device 10 can be turned on and off at any time during the AC cycle, regardless of the polarity with respect to the device. In order to bring the element 10 into the non-conducting state, the voltage applied to the gate terminal 38 need not be positive with respect to both the main terminals 30 and 32. Further, in order to bring the element 10 into conduction, a positive gate voltage may be applied to the negative terminal of the main terminals 30 and 32.
第１および２図の素子１０は二方向性かつ対象性の電力
用ＭＯＳＦＥＴ素子を構成すると言え、ベース領域１２
内の阻止領域が完全に主端子領域１６および１８の間に
位置しており、しかもその距離が素子の導通時に誘起さ
れるＮ形導電チャンネルの長さに一致するという事実が
不利益をもたらす可能性もある。すなわち、所望の対電
圧性能を素子に付与するためには主端子領域１６および
１８の間隔を十分に大きくしなければならないが、この
要請を満たそうとすればゲート電極３６の下方に位置す
るＭＯＳＦＥＴチャンネル領域が過大なものとなること
もある。It can be said that the device 10 of FIGS. 1 and 2 constitutes a bidirectional and symmetric power MOSFET device.
The fact that the blocking area inside is located completely between the main terminal areas 16 and 18 and whose distance corresponds to the length of the N-type conducting channel induced when the element is conducting can be disadvantageous. There is also a nature. That is, the distance between the main terminal regions 16 and 18 must be made sufficiently large in order to impart the desired counter voltage performance to the device, but if this requirement is to be satisfied, the MOSFET located below the gate electrode 36 is required. The channel area may be too large.
次に第３および４図を見ると、別の実施態様に基づく二
方向性かつ対称性の電力用ＭＯＳＦＥＴ素子５０が示さ
れているが、これは第１および２図の素子が有する上記
の欠点を解消するものである。素子５０は、従来のごと
き１対の縦形ＭＯＳＦＥＴ単位セル５２および５４を背
中合せの状態で対称的に配置しかつドレイン領域５６を
共有するように形成したものと見なすことができる。な
お、ドレイン領域５６は中間端子領域として役立つだけ
あって、いかなる端子にも直接には接続されていない。
ＭＯＳＦＥＴ単位セル５２および５４の各々は、上記に
略述したような電力用ＭＯＳＦＥＴ素子に関する公知技
術に従ってソース領域とベース領域との間にオーム短絡
部を有している。Turning now to FIGS. 3 and 4, there is shown a bidirectional and symmetrical power MOSFET device 50 according to another embodiment, which has the above-mentioned drawbacks of the devices of FIGS. Is to eliminate. The device 50 can be regarded as a conventional pair of vertical MOSFET unit cells 52 and 54 arranged symmetrically in a back-to-back manner and sharing a drain region 56. The drain region 56 serves only as an intermediate terminal region and is not directly connected to any terminal.
Each of the MOSFET unit cells 52 and 54 has an ohmic short between the source and base regions according to known techniques for power MOSFET devices as outlined above.
更に詳しく述べれば、Ｎ形の中間端子領域５６の内部に
は、それよりも小さい横方向広がりおよび深さを有する
１対の互いに離隔したＰ形ベース領域５８および６０が
２つの単位セル５２および５４に対応して形成されてい
る。ベース領域５８および６０は、中間端子領域の主面
内に終端を有する外周面６２および６４をそれぞれ有し
ている。ベース領域５８および６０の内部には１対の主
端子領域６６および６７が形成されているが、その各々
は従来のごとき二重拡散構造の縦形電力用ＭＯＳＦＥＴ
のソース領域にほぼ該当している。しかしながら、主端
子領域６６および６７は素子の主端子７０および７１に
それぞれ接続された金属被膜の電極６８および６９を個
別に有する点に顕著な相違がある。（従来の電力用ＭＯ
ＳＦＥＴにおいては、電極６８および６９同士が電気的
に接続されて単一のソース端子を構成するのである。）
主端子領域６６および６７の各々はＮ＋形のものであ
り、しかも主面６５内に終端を持ちかつそれぞれに対応
するベース領域５８および６０の外周面６２および６４
の内側に離隔して位置する外周面７２および７３をそれ
ぞれ有する結果、主面６５内においては、ベース領域５
８および６０がその各々に対応する主端子領域６６およ
び６７と中端子領域５６との間に反対導電形の帯状部と
して存在することになる。このような構造の場合には、
主端子領域６６または６７、ベース領域５８または６
０、および中間端子領域５６が１対の寄生的なＮＰＮ形
バイポーラトランジスタのエミッタ、ベースおよびコレ
クタ領域にそれぞれ該当することがわかる。更にまた、
これらの領域は主端子電極６８および６９の間に位置す
る寄生的なＮＰＮＰＮ形五層スイッチング素子またはサ
イリスタを規定することもわかる。寄生的サイリスタは
導通状態にラッチされる傾向があるから、第３図のＭＯ
ＳＦＥＴ素子の動作に対するそれの効果は寄生的バイポ
ーラトランジスタの効果よりも一層有害となる場合があ
る。More specifically, inside the N-shaped intermediate terminal region 56, there are a pair of spaced apart P-type base regions 58 and 60 having a smaller lateral extent and depth than the two unit cells 52 and 54. Is formed corresponding to. The base regions 58 and 60 respectively have outer peripheral surfaces 62 and 64 which terminate in the main surface of the intermediate terminal region. A pair of main terminal regions 66 and 67 are formed inside the base regions 58 and 60, each of which is a conventional double diffusion structure vertical power MOSFET.
It almost corresponds to the source area of. However, there is a significant difference in that the main terminal regions 66 and 67 have individually metallized electrodes 68 and 69 connected to the main terminals 70 and 71 of the device, respectively. (Conventional power MO
In the SFET, the electrodes 68 and 69 are electrically connected to each other to form a single source terminal. )
Each of the main terminal regions 66 and 67 is of the N + type and has an end in the main surface 65 and a corresponding outer peripheral surface 62 and 64 of the base regions 58 and 60, respectively.
As a result of having outer peripheral surfaces 72 and 73 located separately inside the base area, respectively, in the main surface 65.
8 and 60 will be present as strips of opposite conductivity type between the corresponding main terminal regions 66 and 67 and the middle terminal region 56. In the case of such a structure,
Main terminal area 66 or 67, base area 58 or 6
It can be seen that 0 and the intermediate terminal region 56 correspond to the emitter, base and collector regions of a pair of parasitic NPN bipolar transistors, respectively. Furthermore,
It will also be appreciated that these regions define parasitic NPN PN five-layer switching elements or thyristors located between main terminal electrodes 68 and 69. Since the parasitic thyristor tends to be latched in the conductive state, the MO of FIG.
Its effect on the operation of the SFET device may be more detrimental than the effect of parasitic bipolar transistors.
第３図の素子中における上記のごとき寄生的バイポーラ
トランジスタまたはサイリスタの動作を抑制するため、
主端子領域６６および６７とその各々に対応するベース
領域５８および６０との間に１対のオーム短絡部７４お
よび７５が形成されている。かかるオーム短絡部７４お
よび７５は任意所望の方法によって形成すればよい。第
３図は通増の形成方法を例示するものであって、ベース
領域５８および６０のそれぞれの延長部７６および７８
が主面６５にまで達して主端子電極６８および６９にそ
れぞれ接触し、その結果として主端子領域６６および６
７にそれぞれオーム接触している。延長部７６および７
８を形成するには、従来通り、先ずアクセプタ形の不純
物を中間端子領域５６内に拡散させてＰ形のベース領域
５８および６０を形成し、延長部７６および７８の位置
における表面６５上に拡散マスク用の小さなストリップ
（図示せず）を配置し、ドナー形の不純物を拡散させて
Ｎ＋形の主端子領域６６および６７を形成し、それから
拡散マスク用のストリップを除去すればよい。In order to suppress the operation of the parasitic bipolar transistor or thyristor as described above in the element of FIG.
A pair of ohmic shorts 74 and 75 are formed between the main terminal regions 66 and 67 and the corresponding base regions 58 and 60, respectively. The ohmic short circuits 74 and 75 may be formed by any desired method. FIG. 3 illustrates the method of forming the overfill, which extends the extensions 76 and 78 of the base regions 58 and 60, respectively.
Reach the main surface 65 and contact the main terminal electrodes 68 and 69, respectively, and as a result, the main terminal regions 66 and 6
7 are in ohmic contact with each. Extensions 76 and 7
In order to form No. 8, acceptor-type impurities are first diffused into the intermediate terminal region 56 to form P-type base regions 58 and 60, and then diffused onto the surface 65 at the positions of the extensions 76 and 78, as is conventional. A small mask strip (not shown) may be placed and the donor type impurities diffused to form the N + type main terminal regions 66 and 67, from which the diffusion mask strip is removed.
ベース領域の延長部７６および７８の形成を必要としな
いような種類のオーム短絡部７４および７５を使用する
こともできる。一例を挙げれば、金属被膜の主端子電極
６８および６９から主端子領域６６および６７をそれぞ
れ貫通して部分的にベース領域５８および６０内にまで
それぞれ達するマイクロアロイ・スパイク（microalloy
spike）を使用することができる。あるいはまた、主端
子領域６６および６７をそれぞれ貫通してベース領域５
８および６０内にまでそれぞれ達するＶ字溝選択的エッ
チングによって形成し、次いで両方の領域とオーム接触
するようにして金属被膜の主端子領域６８および６９を
Ｖ字溝の内部にそれぞれ形成してもよい。これら２つの
方法は、特願昭５８−２０号（特開昭５８−１３８０７
６号公報）ＭＯＳＦＥＴセル５２および５４の構造を完
成するため、主面６５上にはベース領域の帯状部を覆う
ようにしてゲート絶縁層８０および８２がそれぞれ配置
され、またゲート絶縁層８０および８２上にはベース領
域の帯状部を覆うようにして導電性のゲート電極８４お
よび８６がそれぞれ配置されている。導電性のゲート電
極および８６は共通のゲート端子８８に対して電気的に
接続されている。Ohmic shorts 74 and 75 of a type that do not require the formation of base region extensions 76 and 78 can also be used. In one example, the microalloy spikes extend from the metal-coated main terminal electrodes 68 and 69 through the main terminal regions 66 and 67, respectively, and partially into the base regions 58 and 60, respectively.
spike) can be used. Alternatively, the main terminal regions 66 and 67 are respectively penetrated to the base region 5
Formed by V-groove selective etching down to 8 and 60 respectively, and then metallized main terminal regions 68 and 69 are formed inside the V-groove so as to make ohmic contact with both regions, respectively. Good. These two methods are disclosed in Japanese Patent Application No. 58-20 (Japanese Patent Application Laid-Open No. 58-13807).
No. 6), in order to complete the structure of MOSFET cells 52 and 54, gate insulating layers 80 and 82 are arranged on main surface 65 so as to cover the band-shaped portion of the base region, and gate insulating layers 80 and 82. Conductive gate electrodes 84 and 86 are arranged on the upper part of the base region so as to cover the band-shaped part. The conductive gate electrodes and 86 are electrically connected to a common gate terminal 88.
第３図からわかる通り、ベース領域５８、中間端子領域
５６およびベース領域６０は寄生的なＰＮＰ形バイポー
ラトランジスタを構成するが、これが動作すると電力用
ＭＯＳＦＥＴ素子５０の特性（特にターンオフ速度）が
低下する。その上、かかる寄生的なＰＮＰ形バイポーラ
トランジスタは主端子領域６６または６７と結合して寄
生的なＮＰＮＰ形四層スイッチング素子を形成すること
もあるが、これはオン状態または導通状態にラッチされ
ることがある。これらの寄生素子の動作を抑制するた
め、互いに離隔したベース領域５８および６０の間にお
いては中間端子領域５６の内部に第１図の再結合領域４
４とほぼ同等な再係合領域９０が形成されている。かか
る再結合領域９０は、破線９２によって示されるごと
く、ベース領域５８および６０の深さに少なくとも近似
した深さにまで広がっている。再結合領域９０内の再結
合中心は×印によって示されている。再結合領域９０は
中間端子領域の多数キャリヤ（この場合には電子）に対
して比較的短かい寿命を付与し、従って多数キャリヤの
濃度が過大になるのを防止するために役立つ。それによ
り、上記の場合と本質的に同様にして、互いに離隔した
ベース領域５８および６０と中間端子領域５６とが寄生
的なバイポーランドレジスタとして動作することは抑制
される。これはまた、上記のごときＮＰＮＰ形四層スイ
ッチング素子の動作を抑制することにもなる。As can be seen from FIG. 3, the base region 58, the intermediate terminal region 56, and the base region 60 form a parasitic PNP-type bipolar transistor, but when these operate, the characteristics of the power MOSFET device 50 (particularly the turn-off speed) deteriorate. . Moreover, such a parasitic PNP bipolar transistor may combine with the main terminal region 66 or 67 to form a parasitic NPNP four-layer switching element, which is latched on or conductive. Sometimes. In order to suppress the operation of these parasitic elements, the recombination region 4 of FIG. 1 is provided inside the intermediate terminal region 56 between the base regions 58 and 60 which are separated from each other.
A re-engagement area 90, which is substantially the same as the No. 4 area, is formed. Such recombination region 90 extends to a depth at least close to the depth of base regions 58 and 60, as indicated by dashed line 92. Recombination centers within the recombination zone 90 are indicated by crosses. The recombination region 90 provides a relatively short lifetime for majority carriers (electrons in this case) in the intermediate terminal region and thus helps prevent the majority carrier concentration from becoming too high. This suppresses the base regions 58 and 60 and the intermediate terminal region 56, which are separated from each other, from operating as parasitic by-polish resistors, in substantially the same manner as in the above case. This also suppresses the operation of the NPNP type four-layer switching element as described above.
第４図の電気的等価回路を見ればわかる通り、第３図の
素子構造は１対の寄生的なＰＮ接合形ダイオード９４お
よび９６を含んでいる。第２図の等価回路の場合と同様
にこれらのダイオード９４および９６は背中合せに接続
されている。その結果、両方のダイオードが同時に導通
状態となることはないから、主端子７０および７１間に
印加される電圧の極性がいずれの場合であっても素子の
動作が可能となる。詳しく述べれば、ダイオード９４は
Ｐ形のベース領域５８およびＮ形の中間端子領域５６に
より形成されていて、これらはダイオードの陽極および
陰極領域をそれぞれ構成している。同様に、ダイオード
９６はＰ形のベース領域６０およびＮ形の中間端子領域
５６により形成されている。このように、中間端子領域
５６は寄生的なＰＮ接合形ダイオード９４および９６対
して共通の陰極領域を構成している。As can be seen from the electrical equivalent circuit of FIG. 4, the device structure of FIG. 3 includes a pair of parasitic PN junction diodes 94 and 96. These diodes 94 and 96 are connected back to back as in the equivalent circuit of FIG. As a result, both diodes do not become conductive at the same time, so that the device can operate regardless of the polarity of the voltage applied between the main terminals 70 and 71. In particular, the diode 94 is formed by a P-type base region 58 and an N-type intermediate terminal region 56, which form the anode and cathode regions of the diode, respectively. Similarly, the diode 96 is formed by the P-type base region 60 and the N-type intermediate terminal region 56. Thus, the intermediate terminal region 56 constitutes a common cathode region for the parasitic PN junction type diodes 94 and 96.
第３図の素子中におけるＭＯＳＦＥＴセル５２および５
４のソース−ベース間短絡部７４および７５は、第４図
中では導線９８および１００によってそれぞれ表わされ
ている。短絡部７４および７５は、ベース領域５８およ
び６０内にそれぞれ存在する過剰の正孔を除去すること
により、ソース、ベースおよび中間端子領域が寄生的バ
イポーラトランジスタとして動作することを防止するの
に役立つ。また再係合領域９０は、この領域内に存在す
る過剰の電子を再結合させることにより、２つのベース
領域５８および６０と中間端子領域５６とが寄生的なＰ
ＮＰ形バイポーラトランジスタとして動作することを防
止するのに役立つ。MOSFET cells 52 and 5 in the device of FIG.
The four source-base shorts 74 and 75 are represented in FIG. 4 by leads 98 and 100, respectively. Shorts 74 and 75 serve to remove excess holes present in base regions 58 and 60, respectively, thereby preventing the source, base and intermediate terminal regions from operating as parasitic bipolar transistors. Further, the re-engagement region 90 recombines excess electrons existing in this region, so that the two base regions 58 and 60 and the intermediate terminal region 56 are parasitic P.
It helps prevent operation as an NP-type bipolar transistor.
その結果として第３図の素子５０は、いずれの極性の電
圧が印加されていても素子の導電性がゲート端子８８に
よって効果的に制御されるような対称性のスイッチング
素子として動作する。素子のゲート端子８８に印加され
る電圧が素子のいずれかの主端子に印加される負側より
も負である限り、いずれのＭＯＳＦＥＴチャンネルも導
通状態にはならず、また背中合せのダイオード９４およ
び９６によって素子５０中におけるその他の電流伝導も
防止される。ゲート端子８８に印加される電圧を正の方
向に十分なだけ上昇させれば、素子５０は導通状態とな
る。As a result, the element 50 of FIG. 3 operates as a symmetric switching element in which the conductivity of the element is effectively controlled by the gate terminal 88 regardless of the applied voltage of either polarity. As long as the voltage applied to the gate terminal 88 of the device is more negative than the negative side applied to any of the device's main terminals, neither MOSFET channel will conduct and back-to-back diodes 94 and 96 will be present. This also prevents other current conduction in the element 50. If the voltage applied to the gate terminal 88 is increased sufficiently in the positive direction, the element 50 becomes conductive.
最後に、第５図は本発明のより一般的な着想に基づく実
施態様を示している。図示された電力用ＭＯＳＦＥＴ素
子１１０は二方向性を示すが、対称性は示さない。それ
でも、第５図の非対称性素子１１０は第１図の対称性素
子１０とほぼ同等のものである。全体的に見ると、第５
図の素子１１０は二重拡散構造の縦形電力用ＭＯＳＦＥ
Ｔ素子に類似しているが、ソース−ベース間短絡部が存
在しない代りにベース領域内に再結合領域１４４が含ま
れる点で異なっている。Finally, FIG. 5 shows an embodiment based on the more general idea of the invention. The illustrated power MOSFET device 110 exhibits bidirectionality but not symmetry. Nevertheless, the asymmetric element 110 of FIG. 5 is substantially equivalent to the symmetric element 10 of FIG. Overall, the fifth
The element 110 in the figure is a vertical power MOSFET with a double diffusion structure.
It is similar to a T-element, except that the source-base short is not present, but a recombination region 144 is included in the base region.
更に詳しく述べれば、素子１１０はそれの本体を成すド
レイン領域１１８とその内部に拡散形成されたＮ＋形の
ソース領域１１６との間にＰ形のベース領域１１２を含
んでいる。ドレイン領域１１８は、たとえばエピタキシ
ャル成長により、Ｎ＋形の基板１１９上に形成されてい
る。基板１１９は素子の主端子１３２に接続されている
が、この主端子はドレイン／ソース端子として役立つも
のである。素子１１０のその他の構成要素は第１図の素
子１０の構成要素にほぼ対応している。それらの対応す
る構成要素は、第５図中では、第１図中の参照数字に１
００を加えた参照数字によって表わされている。More specifically, the device 110 includes a P-type base region 112 between the drain region 118 forming the body of the device 110 and the N + -type source region 116 diffused therein. The drain region 118 is formed on the N + -type substrate 119 by, for example, epitaxial growth. The substrate 119 is connected to the main terminal 132 of the device, which serves as the drain / source terminal. The other components of device 110 substantially correspond to the components of device 10 of FIG. Corresponding components are designated by the reference numeral 1 in FIG. 1 in FIG.
It is represented by the reference numeral plus 00.
以上、バイポーラトランジスタをはじめとする内部寄生
素子の動作が抑制されるような二方向性の電力用ＭＯＳ
ＦＥＴ素子を説明した。かかる素子は対称性を示すか
ら、耐電圧、オン抵抗およびスイッチング速度がいずれ
の極性の動作に関しても同じである。ゲート端子は、極
性に関係なく素子の導電性を完全に制御することが可能
である。As described above, the bidirectional power MOS in which the operation of the internal parasitic elements such as the bipolar transistor is suppressed
The FET device has been described. Since such an element exhibits symmetry, the withstand voltage, the on-resistance, and the switching speed are the same for any polarity operation. The gate terminal can completely control the conductivity of the device regardless of polarity.
本明細書中には本発明の特定の実施例が記載されている
が、それ以外にも数多くの変形実施例が可能であること
は当業者にとって自明であろう。それ故、前記特許請求
の範囲は本発明の精神および範囲に反しない限り全ての
かかる変形実施例をも包括することが意図されている点
を理解すべきである。While particular embodiments of the present invention are described herein, it will be apparent to those skilled in the art that many other alternative embodiments are possible. Therefore, it is to be understood that the appended claims are intended to cover all such variations as long as they do not violate the spirit and scope of the invention.
第１図は本発明に一実施態様に基づく二方向性かつ対称
性の電力用ＭＯＳＦＥＴ素子を示す側断面図、第２図は
第１図の素子の電気的等価回路を示す略図、第３図は本
発明の別の実施態様に基づく二方向性かつ対称性の電力
用ＭＯＳＦＥＴ素子を示す側断面図、第４図は第３図の
素子の電気的等価回路を示す略図、そして第５図は本発
明に基づく二方向性かつ非対称性の電力用ＭＯＳＦＥＴ
素子を示す側断面図である。 図中、１０は本発明の一実施態様に基づく電力用ＭＯＳ
ＦＥＴ素子、１２はベース領域、１４は主面、１６およ
び１８は主端子領域、２０および２２は外周面、２４は
帯状部、２６および２８は主端子電極、３０および３２
は主端子、３４はゲート絶縁層、３６は導電性のゲート
電極、３８はゲート端子、４４は再結合領域、５０は本
発明の別の実施態様に基づく電力用ＭＯＳＦＥＴ素子、
５２および５４は単位セル、５６は中間端子領域、５８
および６０はベース領域、６２および６４はベース領域
の外周面、６６および６７は主端子領域、６８および６
９は主端子電極、７０および７１は主端子、７２および
７３は主端子領域の外周面、７４および７５はオーム短
絡部、７６および７８はベース領域の延長部、８０およ
び８２はゲート絶縁層、８４および８６は導電性のゲー
ト電極、そして８８はゲート端子を表わす。1 is a side sectional view showing a bidirectional and symmetrical power MOSFET device according to an embodiment of the present invention, FIG. 2 is a schematic diagram showing an electrical equivalent circuit of the device of FIG. 1, and FIG. FIG. 4 is a side sectional view showing a bidirectional and symmetrical power MOSFET device according to another embodiment of the present invention, FIG. 4 is a schematic diagram showing an electrical equivalent circuit of the device of FIG. 3, and FIG. Bidirectional and asymmetrical power MOSFET according to the invention
It is a side sectional view showing an element. In the figure, 10 is a power MOS according to an embodiment of the present invention.
FET element, 12 is a base region, 14 is a main surface, 16 and 18 are main terminal regions, 20 and 22 are outer peripheral surfaces, 24 is a strip portion, 26 and 28 are main terminal electrodes, and 30 and 32.
Is a main terminal, 34 is a gate insulating layer, 36 is a conductive gate electrode, 38 is a gate terminal, 44 is a recombination region, 50 is a power MOSFET device according to another embodiment of the present invention,
52 and 54 are unit cells, 56 is an intermediate terminal region, 58
And 60 are base regions, 62 and 64 are outer peripheral surfaces of the base regions, 66 and 67 are main terminal regions, 68 and 6
Reference numeral 9 is a main terminal electrode, 70 and 71 are main terminals, 72 and 73 are outer peripheral surfaces of main terminal regions, 74 and 75 are ohmic short-circuited portions, 76 and 78 are extension portions of a base region, 80 and 82 are gate insulating layers, Reference numerals 84 and 86 denote conductive gate electrodes, and 88 denotes a gate terminal.
Claims (6)
域を含んだ半導体基板、（ｂ）前記ベース領域の内部に
ほぼ同じ深さまで形成され、かつ前記ベース領域よりも
小さい横方向広がりおよび深さを有する１対の互いに離
隔した反対導電形の主端子領域であって、前記主端子領
域が前記主面内に終端を持った外周面を有することによ
り、前記主面内においては電界の作用下で前記ベース領
域の一部が前記主端子領域の間に広がる前記反対導電形
の帯状部として存在するという結果をもたらす主端子領
域、（ｃ）前記主端子領域のそれぞれにオーム接触する
１対の主端子電極、（ｄ）前記ベース領域の前記帯状部
を覆うようにして前記主面上に配置されたゲート絶縁
層、（ｅ）少なくとも横方向に沿いながら前記ベース領
域の前記帯状部を覆うようにして前記ゲート絶縁層上に
配置された導電性のゲート電極、並びに（ｆ）前記主端
子領域の間において前記ベース領域の内部に含まれかつ
前記主端子領域の深さに少なくとも近似した深さまで広
がる再結合領域が、深い準位の不純物を含有して前記ベ
ース領域の多数キャリヤに対し比較的短かい寿命を付与
することによって前記再結合領域内における多数キャリ
ヤの濃度が過大になることを防止する結果、前記主端子
領域および前記ベース領域が寄生的バイポーラトランジ
スタとして動作することを抑制し、かつまた素子のター
ンオフ時には前記ベース領域内の過剰の多数キャリヤを
急速に再結合させるのに役立つ再結合領域、の諸要素か
ら成ることを特徴とする二方向性かつ対称性の電力用Ｍ
ＯＳＦＥＴ素子。1. A semiconductor substrate having (a) a main surface and including a base region of one conductivity type, and (b) a lateral region formed to a substantially same depth inside the base region and smaller than the base region. A pair of spaced apart opposite-conductivity-type main terminal regions having a directional spread and a depth, wherein the main terminal region has an outer peripheral surface having an end in the main surface, whereby in the main surface Is a main terminal region which results in the presence of part of the base region as a strip of the opposite conductivity type extending between the main terminal regions under the action of an electric field, (c) an ohmic contact in each of the main terminal regions. A pair of main terminal electrodes in contact with each other, (d) a gate insulating layer disposed on the main surface so as to cover the strip-shaped portion of the base region, (e) at least the lateral direction of the base region of the base region Cover the band A conductive gate electrode disposed on the gate insulating layer in this manner, and (f) a depth included between the main terminal regions and inside the base region and at least approximate to the depth of the main terminal region. The recombination region that extends to the far end may contain an impurity of a deep level to give a relatively short lifetime to the majority carriers in the base region, so that the concentration of majority carriers in the recombination region becomes excessive. As a result of the prevention, the main terminal region and the base region are prevented from operating as a parasitic bipolar transistor, and also at the time of turning off the device, a recombination functioning to rapidly recombine the excess majority carriers in the base region. Bidirectional and symmetrical power M characterized by comprising elements of a coupling region
OSFET device.
の範囲第１項記載の電力用ＭＯＳＦＥＴ素子。2. The power MOSFET device according to claim 1, wherein the deep level impurity is gold.
求の範囲第１項記載の電力用ＭＯＳＦＥＴ素子。3. The power MOSFET device according to claim 1, wherein the deep level impurity is platinum.
領域を含んだ半導体基板、（ｂ）前記中間端子領域の内
部に形成されて前記中間端子領域よりも小さい横方向広
がりおよび深さを有し、かつ前記主面内に終端を持った
外周面を有する１対の互いに離隔した反対導電形のベー
ス領域、（ｃ）各々の前記ベース領域の内部に形成され
た１対の前記一導電形の主端子領域であって、各々の前
記主端子領域が前記主面内に終端を持ちかつ対応する前
記ベース領域の外周面の内側に離隔して位置する外周面
を有することにより、前記主面内において電界の作用下
で各々の前記ベース領域の一部が対応する前記主端子領
域と前記中間端子領域との間に広がる前記反対導電形の
帯状部として存在するという結果をもたらす主端子領
域、（ｄ）前記１対の主端子領域の各々と対応する前記
ベース領域との間にそれぞれ形成され、そして各々の前
記主端子領域、対応する前記ベース領域および前記中間
端子領域が寄生的バイポーラトランジスタとして動作す
ることを抑制するのに役立つ１対のオーム短絡部、
（ｅ）前記ベース領域の各帯状部を覆うようにして前記
主面上に配置されたゲート絶縁層、（ｆ）少なくとも横
方向に沿いながら前記ベース領域の各帯状部を覆うよう
にして各々の前記ゲート絶縁層上に配置された導電性の
ゲート電極、並びに（ｇ）前記離隔したベース領域の間
において前記ベース領域に隣接して前記中間端子領域の
内部に含まれる再結合領域が、深い準位の不純物を含有
して前記中間端子領域の多数キャリヤに対し比較的短か
い寿命を付与することによって前記再結合領域内におけ
る多数キャリヤの濃度が過大になることを防止する結
果、前記ベース領域および前記中間端子領域が寄生的バ
イポーラトランジスタとして動作することを抑制し、か
つまた素子のターンオフ時には前記中間端子領域内の過
剰の多数キャリヤを急速に再結合させるのに役立つ再結
合領域の諸要素から成ることを特徴とする二方向性かつ
対称性の電力用ＭＯＳＦＥＴ素子。4. A semiconductor substrate having: (a) a main surface and including an intermediate terminal region of one conductivity type; (b) a lateral expansion formed inside the intermediate terminal region and smaller than the intermediate terminal region. And a pair of base regions of opposite conductivity type having a depth and having an outer peripheral surface having an end in the main surface, (c) a pair formed inside each of the base regions. A main terminal region of one conductivity type, each main terminal region having an outer peripheral surface having an end in the main surface and being spaced apart inside a corresponding outer peripheral surface of the base region. According to the result, under the action of an electric field in the main surface, a part of each of the base regions exists as a strip portion of the opposite conductivity type extending between the corresponding main terminal region and the corresponding intermediate terminal region. Main terminal area to bring, (d) said one pair Formed between each of the main terminal regions and the corresponding base region, and suppressing each of the main terminal region, the corresponding base region and the intermediate terminal region from operating as a parasitic bipolar transistor. A pair of ohmic shorts, useful for
(E) A gate insulating layer arranged on the main surface so as to cover each strip of the base region, and (f) at least along the lateral direction so as to cover each strip of the base region. A conductive gate electrode disposed on the gate insulating layer and (g) a recombination region included in the intermediate terminal region adjacent to the base region between the separated base regions have a deep quasi state. Of impurities in order to prevent the concentration of majority carriers in the recombination region from becoming excessive by giving a relatively short life to the majority carriers in the intermediate terminal region. It is possible to prevent the intermediate terminal region from operating as a parasitic bipolar transistor, and also to prevent excess majority carriers in the intermediate terminal region when the device is turned off. Bidirectional and symmetrical power MOSFET element characterized in that it consists of the elements of the recombination region serves to recombine quickly.
記再結合領域が前記主面から隣接する前記ベース領域の
深さに少なくとも近似した深さまで広がる特許請求の範
囲第４項記載の電力用ＭＯＳＦＥＴ素子。5. The power MOSFET according to claim 4, wherein at each base region location, the recombination region extends from the major surface to a depth at least approximating the depth of the adjacent base region. element.
成る群より選ばれた１者である特許請求の範囲第５項記
載の電力用ＭＯＳＦＥＴ素子。6. The power MOSFET device according to claim 5, wherein the deep level impurity is one selected from the group consisting of gold and platinum.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37605882A | 1982-05-10 | 1982-05-10 | |
| US376058 | 1989-07-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218173A JPS58218173A (en) | 1983-12-19 |
| JPH0612823B2 true JPH0612823B2 (en) | 1994-02-16 |
Family
ID=23483527
Family Applications (1)
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Country Status (2)
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| FR (1) | FR2526587B1 (en) |
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| DE19958694A1 (en) * | 1999-12-06 | 2001-06-13 | Infineon Technologies Ag | Controllable semiconductor switching element |
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Family Cites Families (5)
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-
1983
- 1983-05-10 FR FR8307799A patent/FR2526587B1/en not_active Expired
- 1983-05-10 JP JP58080252A patent/JPH0612823B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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