JPH073994B2

JPH073994B2 - デ−タ送受信装置

Info

Publication number: JPH073994B2
Application number: JP61220913A
Authority: JP
Inventors: 好男佐野; 幹夫中山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-09-20
Filing date: 1986-09-20
Publication date: 1995-01-18
Anticipated expiration: 2010-01-18
Also published as: JPS6377255A

Description

【発明の詳細な説明】〔概要〕 ISDN（統合サービスディジタル網）に適用して有効なデ
ータ送受信装置において、プロセッサの負荷を軽減する
ため、自端末の端末情報と受信データの端末情報とが一
致したときのみその受信データをプロセッサに通知する
ようにしたものである。

〔産業上の利用分野〕

本発明はISDN（統合サービスディジタル網）に適用され
るデータ送受信装置に関する。

〔従来の技術〕

ISDNユーザネットワークインタフェースにおいては、第
５図に示すように、データ送受信装置すなわち端末が複
数バス接続される。同図において、51は交換機、52は伝
送路、53は網終端装置（NT）、54はＳ点インタフェー
ス、55は回線、56は回線55にバス接続されるデータ送受
信装置すなわち端末である。この場合、、回線55に複数
の端末56がバス接続されているので、各端末は自端末に
必要なデータだけを端末内のプロセッサ（以下、例とし
てマイクロプロセッサで説明する）で処理することが必
要である。

ところで、ISDNでは「2B＋Ｄ」方式によりデータが伝送
されている。この「2B＋Ｄ」方式は、第６図に示すよう
に、２つのデータ信号チャネル（B₁,B₂チャネル）と１
つの制御信号チャネル（Ｄチャネル）とを組み合わせた
チャネル構成方式である。なお、Ｄチャネルには、制御
信号だけでなく、パケットデータを送ることも可能であ
る。そして、第５図の各端末56には、回線55を介して３
チャネルの信号が入力する。

端末に入力したＤチャネルの制御信号は、レイヤ１に規
定されている手順に従ってフレーム分解される。このフ
レーム分解された受信データフレームは所定のフォーマ
ットを有しており、それを第７図に示す。同図におい
て、Ｆはフラグ、Ａはアドレスフィールド、Ｃは制御ビ
ット、１はデータ、FCSはエラーチェック用情報であ
る。

上記アドレスフィールドＡは２オクテット構成であり、
そのフォーマットを第８図に示す。同図において、
「０」は固定ビット、C/Rはフレームがコマンドかレス
ポンスかを示すビット、SAPIはパケット、呼制御手順な
どを識別するサービスアクセスポイント識別子、「１」
は固定ビット、TEIはポイント対ポイントデータリンク
接続のための端末終端識別子である。

ここで、第９図に示す従来のデータ送受信装置は、Ｄチ
ャネルの制御信号をレイヤ１制御部91が第７図に示す受
信データフレームにフレーム分解し、レイヤ２制御部92
がフラグＦを検出すると、このレイヤ２制御部は、HDLC
（ハイレベルデータリンク制御手順）に基づいて、受信
データを全てマイクロプロセッサ93に送出し、マイクロ
プロセッサ93が第８図に示すアドレスフィールド内の端
末終端識別子（TEI）により自端末データであるか否か
を判断している。

〔発明が解決しようとする問題点〕

従来のデータ送受信装置は、マイクロプロセッサが、自
端末のデータのみならず、他端末のデータをも取り込ん
でいるため、マイクロプロセッサの負荷が大きいという
問題があった。

本発明はこのような点に鑑みてなされたもので、マイク
ロプロセッサの負荷を軽減させたデータ送受信装置を提
供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明のデータ送受信装置の原理ブロック図で
ある。

第１図において、１はレイヤ１制御部であり、このレイ
ヤ１制御部はフレーム組立回路1a、フレーム分解回路1b
及び優先制御回路1cを備え、インタフェース回路４を介
して複数チャネルを有するバスに接続される。

２はリンク設定制御部であり、このリンク設定制御部２
は、プロセッサ３により自端末のリンク設定部２に対し
て、自端末の複数の端末識別情報を設定する設定手段2a
と、その設定された端末識別情報と受信された端末識別
情報との比較を行う比較手段2bとを備えている。

〔作用〕

インタフェース回路４を介して受信されたデータはレイ
ヤ１制御部１のフレーム分解回路1bによってフレーム分
解され、所定のフォーマットでレイヤ２制御部２に送ら
れる。そして、レイヤ２制御部２の設定手段2aに設定さ
れている端末情報と受信データの端末情報とを比較手段
2bが比較し、それらが一致した場合、すなわち受信デー
タが自端末のデータであるとき、マイクロプロセッサ３
に割込信号（IRQ）が通知され、受信データがマイクロ
プロセッサ３に取り込まれる。

〔実施例〕

第２図は「2B＋Ｄ」方式に適用した場合の本発明に係る
データ送受信装置としての端末のシステム構成例図であ
る。図中、20は送受信処理部であり、この送受信処理部
20はレイヤ１制御部20a及びレイヤ２制御部20bを備えて
いる。そして、レイヤ１制御部20aはＤチャネルに接続
されている。21はマイクロプロセッサ、22はスイッチ
部、23は入出力装置部であり、この入出力装置部23は例
えばハンドセット23a、端末機器23b等を備えている。な
お、第２図において、チャネル構成を便宜上物理的に表
現したが、実際は時分割多重による論理的チャネル構成
が採用されている。また、上記端末は、第５図に示すよ
うに、ISDNにおいては１回線に８個までの端末のバス接
続が可能である。

第３図は、第２図のレイヤ２制御部20bに設けられる受
信部の回路構成図である。図中、31及び32は共に８ビッ
トのシフトレジスタ、33はその詳細を第４図に示すTEI
チェック回路、34はFIFO回路、35はアンド回路である。

第４図は上記TEI回路33の回路図である。図中、40はシ
フトレジスタ31からの信号が入力するアンド回路であ
る。

41は、第１図の設定手段2a及び比較手段2bに対応する、
第１設定比較回路である。この第１設定比較回路41は、
データバス44を介してマイクロプロセッサ（MPU）21
（第２図）から供給されるTEIについてのデータを格納
する８ビットのレジスタ410と、８個の排他的オア回路4
11〜418とノア回路419とから構成されている。42及び43
はそれぞれ第２及び第３設定比較回路であり、それらの
構成は第１設定比較回路41のそれと同一である。

45はノア回路、46はナンド回路、47はＤフリップフロッ
プである。このＤフリップフロップ47のＱ端子は第３図
におけるアンド回路35の一方の入力端子に接続されてい
る。

次に、上記構成の受信部の作動について説明する。

レイヤ１制御部20aでフレーム分解された受信データ信
号（RD）（第７図参照）がシフトレジスタ31に入力する
と、受信データの各ビットは、シフトクロック信号（SR
CK）に基づき、シフトレジスタ31からシフトレジスタ32
へと順次シフトしていく。そして、オクテット３のデー
タすなわちTEI（端末終端識別子）（第７図及び第８
図）のデータがシフトレジスタ31に入力すると、そのTE
IのデータはTEIチェック回路33に送られる。

一方、TEIチェック回路33には、自端末を表す３つのTEI
が設定されている。すなわち、今第１設定比較回路41
（第４図）を例にとると、レジスタ410には、自端末を
表す第１のTEIのデータが、マイクロプロセッサ21（第
２図参照）により、データバス44を介し、第1TEI書込信
号（TEIW 1）に基づいて書き込まれている。同様にし
て、第２設定比較回路42及び第３設定比較回路43には、
第２及び第３のTEIのデータが設定されている。そし
て、これらの第1,第２及び第３のTEIは、B₁,B₂及びＤチ
ャネルにそれぞれ対応して設定されている。

今、受信データのTEI（以下受信TEIという）と第１設定
比較回路41に設定されているTEI（以下第１設定TEIとい
う）とが一致したとすると、８個の排他的オア回路411
〜418の出力の全てがローレベルになり、ノア回路419の
出力がハイレベルになる。この結果、ノア回路45の出力
はローレベルになり、ナンド回路46の出力はハイレベル
となる。この結果、Ｄフリップフロップ47のＱ出力はク
ロック信号（CK）に同期してハイレベルとなり、TEI一
致信号（TEIC）としてアンド回路35（第３図）の一方の
入力端子に入力する。なお、Ｄフリップフロップ47のセ
ット状態はリセット信号（RST）が供給されるまで維持
される。また、ここでは、受信TEIと第１設定TEIとが一
致した場合について述べたが、受信TEIと第２設定TEIあ
るいは第３設定TEIとが一致した場合も、同様に、TEI一
致信号（TEIC）がアンド回路35に供給される。更に、受
信TEIの各ビットの全てが“1"の場合にも、アンド回路4
0の出力がハイレベルになるので、TEI一致信号がアンド
回路35に供給される。従って、各端末において、自端末
を表すTEIを４個設定できることになる。

アンド回路35（第３図）の一方の入力端子にTEIチェッ
ク回路33からの上記TEI一致信号（TEIC）が供給されて
いるときに、その他方の入力端子にFIFOシフトインパル
スを供給されると、アンド回路35の出力がハイレベルに
なり、この結果、シフトイン信号（RXSI）がFIFO回路34
に入力し、FIFO回路34はシフトレジスタ32に格納されて
いたオクテット２すなわちSAPIのデータ（第７図及び第
８図参照）から順次受信データを取り込むと同時に割込
信号（IRQ）をマイクロプロセッサ（MPU）21に出力す
る。そして、FIFO回路34は、マイクロプロセッサ21から
供給されるFIFOシフトアウトパルスに同期して、取り込
んだ受信データを、すなわちSAPIのデータから順次マイ
クロプロセッサ21に送出する。

なお、本実施例においては、マイクロプロセッサ21の制
御の下に、従来装置のように、他端末向けデータをも含
む全ての受信データをマイクロプロセッサ21が取り込む
ようにすることも可能である。この場合、マイクロプロ
セッサ21からノア回路45（第４図）にUNTEI信号が供給
される。

〔発明の効果〕

以上説明したように、本発明のデータ送受信装置によれ
ば、自端末のTEIと受信データのTEIとが一致したときの
みその受信データをマイクロプロセッサが取り込むよう
にしたので、マイクロプロセッサの負荷の軽減が図れ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明に係るデータ送受信装置のシステム構成
例図、第３図は第２図のレイヤ２制御部20bに設けられる受信
部の回路構成図、第４図は第３図のTEIチェック回路33の回路図、第５図はISDNユーザネットワークインタフェースのシス
テム図、第６図は「2B＋Ｄ」方式におけるチャネルフォーマッ
ト、第７図は受信データフレームフォーマット、第８図はアドレスフィールドフォーマット、及び、第９図は従来のデータ送受信装置のブロック図である。 20……送受信処理部、22……スイッチ部、 23……入出力装着部、51……交換機、 53……網終端装置、 54……Ｓ点インタフェース、 56……データ送受信装置（端末）。

Claims

【特許請求の範囲】

【請求項１】複数チャネルを有するISDNユーザネットワ
ークに接続され、指定された端末識別情報により呼制御
を行うデータ送受信装置において、プロセッサ（３）により自端末のリンク設定制御部
（２）に対して、自端末の複数の端末識別情報を設定す
る設定手段（2a）と、該設定された端末識別情報と受信された端末識別情報と
の比較を行う比較手段（2b）と、を具備し、該設定されている端末識別情報と該受信データの端末識
別情報とが一致したとき、該プロセッサ（３）に割込信
号（IRQ）を通知するように構成したことを特徴とする
データ送受信装置。