JPH0738413B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH0738413B2 JPH0738413B2 JP59229332A JP22933284A JPH0738413B2 JP H0738413 B2 JPH0738413 B2 JP H0738413B2 JP 59229332 A JP59229332 A JP 59229332A JP 22933284 A JP22933284 A JP 22933284A JP H0738413 B2 JPH0738413 B2 JP H0738413B2
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- fuse
- pattern
- oxide film
- insulating film
- polycrystalline silicon
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長回路切断用のヒューズを具備する半導体装
置に係り、特に該半導体装置の信頼性を高めるヒューズ
の構造に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a fuse for disconnecting a redundant circuit, and more particularly to a fuse structure that enhances the reliability of the semiconductor device.
半導体集積回路装置（IC）においては、機能変更及び不
良救済等の目的により冗長回路が具備せしめられ、これ
ら冗長回路の切り離しには、大電流を流すことによって
容易に溶断することが可能な導電膜よりなるヒューズが
用いられる。In a semiconductor integrated circuit device (IC), a redundant circuit is provided for the purpose of function change and defect relief, etc., and a conductive film that can be easily melted by flowing a large current to separate these redundant circuits. Fuses are used.
該導電膜ヒューズにおいて現在最も多く用いられるいる
のは多結晶シリコン膜を溶断材料に用いた多結晶シリコ
ン・ヒューズである。The most frequently used conductive film fuses at present are polycrystalline silicon fuses using a polycrystalline silicon film as a fusing material.
該多結晶シリコン・ヒューズはアナログICにおいてオペ
アンプ等のゲインを調整するために設けられた帰還抵抗
を調整する際にも多く用いられるが、かかるアナログIC
においては特に、溶断部に生ずる微少な電流リークが該
ICの性能に大きな影響を及ぼすので、溶断部の絶縁性が
優れ且つ信頼性の高い多結晶シリコン・ヒューズの開発
が要望されている。The polycrystalline silicon fuse is often used also in adjusting the feedback resistance provided for adjusting the gain of an operational amplifier in an analog IC.
In particular, the minute current leakage generated in the fusing part is
Since it has a great influence on the performance of ICs, it is required to develop a polycrystalline silicon fuse that has excellent insulation at the blowout part and high reliability.
従来の多結晶シリコン・ヒューズはフィールド酸化膜上
に直に配設され、例えばCMOSICに配設する際には、概略
第３図（ａ）乃至（ｇ）の工程断面図に示すような方法
で形成されていた。A conventional polycrystalline silicon fuse is provided directly on a field oxide film. For example, when it is provided in a CMOS IC, the method shown in the schematic sectional views of FIGS. 3 (a) to 3 (g) is used. Had been formed.
第３図（ａ）参照 即ち例えばn-型半導体基体１面に通常の方法によりp-型
ウエル2,厚さ6000〜6500Å程度のフィールド酸化膜3,n
型チャネル・ストッパ4,p型チャネル・ストッパ５を形
成し、素子形成領域6a及び6b上に厚さ350Å程度のゲー
ト酸化膜７を形成した後、該基板上に化学気相成長（CV
D）法により多結晶シリコン層を形成し、該多結晶シリ
コン層にｎ型不純物を高濃度に導入して該多結晶シリコ
ン層に導電性を付与し、通常の手段によってパターンニ
ングを行ってゲート酸化膜７を有する素子形成領域6a及
び6b上に多結晶シリコン・ゲート電極パターン8a及び8b
を形成すると共に、フィールド酸化膜３上に該フィール
ド酸化膜３に直に接する多結晶シリコン・ヒューズパタ
ーン8cを形成する。See FIG. 3A. That is, for example, a p - type well 2, a field oxide film 3, n having a thickness of about 6000 to 6500Å is formed on the surface of the n - type semiconductor substrate 1 by a conventional method.
Type channel stopper 4 and p type channel stopper 5 are formed, and a gate oxide film 7 having a thickness of about 350Å is formed on the element forming regions 6a and 6b, and then chemical vapor deposition (CV) is performed on the substrate.
D) method is used to form a polycrystalline silicon layer, n-type impurities are introduced into the polycrystalline silicon layer at a high concentration to impart conductivity to the polycrystalline silicon layer, and patterning is performed by a usual means to form a gate. Polycrystalline silicon gate electrode patterns 8a and 8b are formed on the element forming regions 6a and 6b having the oxide film 7.
And the polycrystalline silicon fuse pattern 8c which is in direct contact with the field oxide film 3 is formed on the field oxide film 3.
第３図（ｂ）参照 次いで素子形成領域6b上を第１のレジスト・マスク９で
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。See FIG. 3 (b). Then, the element forming region 6b is covered with a first resist mask 9, and the gate electrode 8a and the field oxide film 3 are used as masks to form a high concentration of arsenic (As) ions in the element forming region 6a. Implant, remove resist mask 9 and perform predetermined heat treatment
An n + type source region 10a and an n + type drain region 10b are formed. In addition, the heat treatment is performed in a later step with p + type source region and
It may be performed at the same time when the p + type drain region is formed.
該イオン注入において、多結晶シリコンゲート電極8a及
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。In the ion implantation, As is introduced into the polycrystalline silicon gate electrode 8a and the polycrystalline silicon fuse pattern 8c in a high concentration, so that they have higher conductivity.
またフィールド酸化膜３の表出部にもAsが高濃度に注入
され、その部分にAs導入層11が形成される。Further, As is also implanted at a high concentration in the exposed portion of the field oxide film 3, and the As introduced layer 11 is formed in that portion.
第３図（ｃ）参照 次いで表出するゲート酸化膜７を通常のウエット・エッ
チング手段により除去する。この際、フィールド酸化膜
３のAs導入層11は高濃度に不純物が導入されているため
にエッチング・レートが大きく、オーバエッチ分も含め
て1000〜1500Å程度の目減りを生ずる。See FIG. 3C. Next, the exposed gate oxide film 7 is removed by ordinary wet etching means. At this time, the As introduction layer 11 of the field oxide film 3 has a high etching rate because impurities are introduced at a high concentration, and a reduction of about 1000 to 1500 Å including an overetch amount occurs.
第３図（ｄ）参照 次いで熱酸化法により素子形成領域6bの基板１表出面に
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。Next, as shown in FIG. 3D, a thin oxide film 12 is formed on the exposed surface of the substrate 1 in the element forming region 6b by a thermal oxidation method for mitigating damage. At this time, the thin oxide film 12 is also formed on the well 2 surface of the element formation region 6a, the gate electrodes 8a and 8b, and the surface of the fuse pattern 8c.
次いで該基板上に素子形成領域6bを選択的に表出する開
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8bをマスクにして素子形成領域6bに硼
素（Ｂ）を高濃度にイオン注入し、レジスト・マスク13
を除去した後、所定の熱処理を行いp+型ソース領域14a
及び14bを形成する。Then, a second resist mask 13 having an opening for selectively exposing the element forming region 6b is formed on the substrate, and the gate electrode 8b is used as a mask through the opening to form a boron ( B) is ion-implanted in a high concentration to form a resist mask 13
Then, the p + type source region 14a is subjected to a predetermined heat treatment.
And 14b are formed.
第３図（ｅ）参照 次いで通常のウエット・エッチング手段によりダメージ
緩和用の薄い酸化膜12を除去する。See FIG. 3 (e). Then, the thin oxide film 12 for damage relaxation is removed by the usual wet etching means.
なおこの際、ヒューズ・パターン8c周辺部のフィールド
酸化膜３におけるAs導入層11はオーバエッチ分を含め
て、1000Å程度の目減りを生ずる。At this time, the As introduced layer 11 in the field oxide film 3 in the peripheral portion of the fuse pattern 8c causes a reduction of about 1000Å including the overetched portion.
従って前記ゲート酸化膜除去の際の目減りを含めて全目
減り厚さは2000〜2500Åとなり、この領域でのフィール
ド酸化膜３の残り厚さは4000Å以下になる。Therefore, the total reduction thickness including the reduction in removing the gate oxide film is 2000 to 2500 Å, and the remaining thickness of the field oxide film 3 in this region is 4000 Å or less.
第３図（ｆ）参照 次いで熱酸化によりシリコン表出面に不純物をブロック
し且つ窒化シリコン膜の密着性を高めるための薄い酸化
膜（500Å程度）15を形成し、次いで通常のCVD法で該基
板上にエッチング・ストッパの役目をする厚さ500Å程
度の窒化シリコン膜16を形成し、次いでCVD法により該
基板上に厚さ6000〜8000Å程度の燐珪酸ガラス（PSG）
層間絶縁膜17を形成し、通常のリソグラフィ手段により
ソース，ドレイン領域に対する配線コンタクト窓18及び
図示されないゲートとヒューズ・パターンに対する配線
コンタクト窓を形成し、通常の蒸着及びパターンニング
工程を経てソース及びドレインに対する配線19a,19b,19
c,19dと図示されないゲート電極及びヒューズ・パター
ンに対する配線を形成する。See FIG. 3 (f). Then, a thin oxide film (about 500 Å) 15 is formed on the exposed surface of silicon by thermal oxidation to block impurities and enhance the adhesion of the silicon nitride film, and then the substrate is formed by a normal CVD method. A silicon nitride film 16 having a thickness of about 500Å serving as an etching stopper is formed on the upper surface, and then a phosphosilicate glass (PSG) having a thickness of about 6000 to 8000Å is formed on the substrate by the CVD method.
An interlayer insulating film 17 is formed, a wiring contact window 18 for the source and drain regions and a wiring contact window for a gate and a fuse pattern (not shown) are formed by an ordinary lithographic means, and a source and a drain are subjected to an ordinary vapor deposition and patterning process. Wiring for 19a, 19b, 19
Wirings for c, 19d and a gate electrode and a fuse pattern not shown are formed.
第３図（ｇ）参照 次いで該基板上にCVD法により厚さ１μｍ程度の表面保
護（カバー）用PSG膜20を形成し、次いで該基板上に第
３のレジスト・マスク21を形成し、該レジスト・マスク
の開孔を介し、例えばウエット・エッチング手段により
窒化シリコン膜16をストッパとし前記カバー用PSG膜20,
PSG層間絶縁膜17を除去し、次いでリアクティブ・イオ
ンエッチングにより窒化シリコン膜16を貫通し多結晶シ
リコン・ヒューズパターン8cの被溶断部及びその周辺の
フィールド酸化膜３面を表出する所定形状のヒューズ溶
断用開孔22を形成することにより多結晶シリコン・ヒュ
ーズを具備したCMOSICを完成せしめる。See FIG. 3 (g). Then, a PSG film 20 for surface protection (cover) having a thickness of about 1 μm is formed on the substrate by the CVD method, and then a third resist mask 21 is formed on the substrate. Through the opening of the resist mask, the cover PSG film 20, using the silicon nitride film 16 as a stopper by, for example, wet etching means,
The PSG interlayer insulating film 17 is removed, and then a reactive ion etching is performed to penetrate the silicon nitride film 16 to expose the melted portion of the polycrystalline silicon fuse pattern 8c and the surface of the field oxide film 3 around it. A CMOS IC equipped with a polycrystalline silicon fuse is completed by forming a fuse blowing opening 22.
なお上記ヒューズ溶断用開孔22形成に際してのリアクテ
ィブ・イオンエッチングでは、通常三弗化メタン（CH
F3）等のエッチング・ガスを用いるが、このガスによる
エッチング・レートは窒化シリコン膜より酸化膜の方が
著しく大きく、そのためエッチング・ストッパに用いた
窒化シリコン膜16を除去してヒューズ・パターン8aを表
出させる際、該窒化シリコン膜16の下部に表出するフィ
ールド酸化膜３が深くエッチングされ、該ヒューズ溶断
用開孔22の底部のフィールド酸化膜３の厚さは図中にｈ
で表したように非常に薄くなる。In addition, in the reactive ion etching for forming the opening 22 for blowing the fuse, normally, methane trifluoride (CH
Although an etching gas such as F 3 ) is used, the etching rate of this gas is significantly higher in the oxide film than in the silicon nitride film. Therefore, the silicon nitride film 16 used as the etching stopper is removed to remove the fuse pattern 8a. In exposing, the field oxide film 3 exposed below the silicon nitride film 16 is deeply etched, and the thickness of the field oxide film 3 at the bottom of the fuse blowing opening 22 is h in the figure.
It becomes very thin as shown in.
上記製造工程の説明で明らかなように、従来の多結晶シ
リコン・ヒューズにおいては、ヒューズ溶断用開孔22の
底部のフィールド酸化膜３の厚さが非常に薄くなる。As is clear from the above description of the manufacturing process, in the conventional polycrystalline silicon fuse, the thickness of the field oxide film 3 at the bottom of the fuse blowing opening 22 is very thin.
第４図はこのようにして形成される従来の多結晶シリコ
ン・ヒューズの、要部平面図（ａ），そのA-A矢視断面
図（ｂ）及びB-B矢視断面図（ｃ）を示したものであ
る。FIG. 4 shows a plan view (a), a sectional view taken along the line AA (b) and a sectional view taken along the line BB (c) of the main part of the conventional polycrystalline silicon fuse thus formed. Is.
同図において、１はシリコン基板、３はフィールド酸化
膜、8cは多結晶シリコン・ヒューズパターン、15は薄い
酸化膜、16は窒化シリコン膜、17はPSG層間絶縁膜、18
は配線コンタクト窓、19e,19fはヒューズ配線、20はカ
バーPSG膜、22はヒューズ溶断用開孔を表している。In the figure, 1 is a silicon substrate, 3 is a field oxide film, 8c is a polycrystalline silicon fuse pattern, 15 is a thin oxide film, 16 is a silicon nitride film, 17 is a PSG interlayer insulating film, 18
Is a wiring contact window, 19e and 19f are fuse wirings, 20 is a cover PSG film, and 22 is a fuse blowing opening.
このように厚さｈが非常に薄くなったヒューズ溶断用開
孔22の底部のフィールド酸化膜３はピンホール等により
その絶縁性が低下し、また外力に対する耐性も低下す
る。In this way, the field oxide film 3 at the bottom of the fuse blowing opening 22 having a very small thickness h has its insulating property deteriorated by a pinhole or the like, and its resistance to external force also deteriorates.
そのため第５図に示す模式側断面図のように、溶断して
ヒューズ溶断用開孔22底部のフィールド酸化膜３上に垂
れ下がった多結晶シリコン23a,23bを介し、更にフィー
ルド酸化膜３のピンホールや、溶断の際のダメージによ
って該フィールド酸化膜３に形成されたクラック等を介
し、シリコン基板１を通じて溶断された多結晶シリコン
・ヒューズパターン8cの両端a,b間に点線ILで示したよ
うなリーク電流を生じ、該ICの性能が損なわれるという
問題があった。（15は薄い酸化膜,16は窒化シリコン膜,
17はPSG層間絶縁膜,20はカバー用PSG膜） 〔問題点を解決するための手段〕 上記問題点の解決は、半導体基板上に形成されたフィー
ルド絶縁膜と、該フィールド絶縁膜上に設けられ、該フ
ィールド絶縁膜に対してエッチングの選択性を有するエ
ッチングストップ用の絶縁膜パターンと、該絶縁膜パタ
ーン上に配設されたヒューズ・パターンと、該ヒューズ
・パターン及び該絶縁膜パターン上を覆って形成され、
該絶縁膜パターンに対してエッチングの選択性を有する
上部絶縁膜と、該ヒューズ・パターンの被溶断部及びそ
の近傍の該絶縁膜パターン表面を露出するヒューズ溶断
用開孔とを有してなる導電膜ヒューズを具備する本発明
による半導体装置によって達成される。Therefore, as shown in the schematic side cross-sectional view of FIG. 5, the polycrystalline silicon 23a, 23b which is blown and hangs down on the field oxide film 3 at the bottom of the fuse blowing opening 22 is used, and further, the pinhole of the field oxide film 3 is formed. and damage through the cracks formed in the field oxide film 3 by the time of fusing, as indicated by the dotted line I L across a, b of the polysilicon fuse pattern 8c which is blown through the silicon substrate 1 However, there is a problem that various leak currents occur and the performance of the IC is impaired. (15 is a thin oxide film, 16 is a silicon nitride film,
(17 is a PSG interlayer insulating film, 20 is a PSG film for a cover) [Means for Solving Problems] The above problems can be solved by providing a field insulating film formed on a semiconductor substrate and a field insulating film formed on the field insulating film. And an insulating film pattern for etching stop having etching selectivity with respect to the field insulating film, a fuse pattern disposed on the insulating film pattern, the fuse pattern and the insulating film pattern. Formed over
A conductive structure having an upper insulating film having etching selectivity with respect to the insulating film pattern, and a fuse blowing hole exposing the blown portion of the fuse pattern and the surface of the insulating film pattern in the vicinity thereof. Achieved by a semiconductor device according to the invention comprising a membrane fuse.
即ち本発明においては、半導体基板上のフィールド絶縁
膜及び該ヒューズパターンの上部に配設される上部絶縁
膜とエッチングの選択性を有するエッチングストップ用
絶縁膜パターンをヒューズ・パターンの直下部に選択的
に配設することにより該多結晶シリコン・ヒューズが配
設されるICにおけるトランジスタの形成工程及び、ヒュ
ーズ溶断用開孔の形成工程等のエッチング処理によって
ヒューズ・パターンの被溶断部近傍の半導体基板上のフ
ィールド酸化膜が膜減りして薄くなることを防ぐもので
あり、これによって該ヒューズを溶断した際該ヒューズ
の溶断部に生ずる耐圧劣化や電流リークは防止され、該
ICの信頼性が向上する。That is, according to the present invention, the field insulating film on the semiconductor substrate and the upper insulating film provided on the fuse pattern and the insulating film pattern for etching stop having etching selectivity are selectively provided directly below the fuse pattern. On the semiconductor substrate in the vicinity of the fused portion of the fuse pattern by the etching process such as the transistor forming process and the fuse blowing opening forming process in the IC in which the polycrystalline silicon fuse is arranged. The field oxide film of is prevented from being thinned and thinned, which prevents deterioration of withstand voltage and current leakage which occur in the blown portion of the fuse when the fuse is blown.
IC reliability is improved.
以下本発明を、図に示す実施例により具体的に説明す
る。Hereinafter, the present invention will be specifically described with reference to the embodiments shown in the drawings.
第１図は本発明に係る多結晶シリコン・ヒューズの一実
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）で、第２図（ａ）乃至（ｋ）
は上記多結晶シリコン・ヒューズを具備するCMOSICの製
造方法の一実施例を示す工程断面図である。FIG. 1 is a plan view (a) schematically showing an embodiment of a polycrystalline silicon fuse according to the present invention, and a sectional view taken along the line AA (b).
FIG. 2A to FIG. 2K are sectional views taken along line BB in FIG.
FIG. 3B is a process sectional view showing an example of a method for manufacturing a CMOS IC including the above-mentioned polycrystalline silicon fuse.
図において同一対象物は同一符号で示す。In the drawings, the same object is indicated by the same symbol.
本発明に係る多結晶シリコン・ヒューズは、例えば第１
図に示すように形成される。The polycrystalline silicon fuse according to the present invention is, for example, a first fuse.
It is formed as shown in the figure.
同図において、１はシリコン基板、３はフィールド酸化
膜、8cは多結晶シリコン・ヒューズパターン、116は窒
化シリコン膜パターン、17はPSG層間絶縁膜、18は配線
コンタクト窓、19e,19fはヒューズ配線、20はカバーPSG
膜、22はヒューズ溶断用開孔、32は薄い酸化膜を示す。In the figure, 1 is a silicon substrate, 3 is a field oxide film, 8c is a polycrystalline silicon fuse pattern, 116 is a silicon nitride film pattern, 17 is a PSG interlayer insulating film, 18 is a wiring contact window, and 19e and 19f are fuse wirings. , 20 covers PSG
A film, 22 is an opening for blowing a fuse, and 32 is a thin oxide film.
このような構造にすれば、該多結晶シリコン・ヒューズ
が配設されるICの製造工程及び、ヒューズ溶断用開孔を
形成する際に該開孔下部のフィールド酸化膜が薄くなる
ことがなくなるので、ヒューズ溶断部に生ずるリーク電
流や耐圧劣化は防止される。With such a structure, the field oxide film below the opening does not become thin during the manufacturing process of the IC in which the polycrystalline silicon fuse is arranged and when the opening for blowing the fuse is formed. The leak current and breakdown voltage deterioration that occur in the fuse blowout portion are prevented.
以下に上記構造においてはヒューズ溶断用開孔底部のフ
ィールド酸化膜厚を初期の膜厚に維持できる状況を、該
多結晶シリコン・ヒューズをCMOSICに配設する例につい
て、第２図（ａ）乃至（ｋ）に示す工程断面図を参照し
て説明する。In the following, in the above-mentioned structure, the situation in which the field oxide film thickness at the bottom of the fuse blowing opening can be maintained at the initial film thickness will be described with reference to FIGS. This will be described with reference to the process sectional view shown in (k).
第２図（ａ）参照 上記CMOSICを形成するには先ず、例えばn-型半導体基体
１面に通常の方法によりp-型ウエル2,厚さ6000〜6500Å
程度のフィールド酸化膜3,n型チャネル・ストッパ4,p型
チャネル・ストッパ５を形成する。図中6a,6bは素子形
成領域を示す。See FIG. 2 (a). To form the CMOS IC, first, for example, p − type well 2 and thickness 6000 to 6500 Å are formed on the surface of n − type semiconductor substrate 1 by a conventional method.
A field oxide film 3, an n-type channel stopper 4 and a p-type channel stopper 5 are formed to a certain extent. In the figure, 6a and 6b indicate element formation regions.
第２図（ｂ）参照 次いで熱酸化法により素子形成領域6a,6b上にダメージ
緩和用の厚さ500Å程度の薄い酸化膜31を形成した後、C
VD法で該基板上に厚さ1000〜2000Å程度の窒化シリコン
膜16を形成し、次いで該窒化シリコン膜16上にCVD法に
より厚さ1000Å程度の酸化シリコン膜32を形成する。該
酸化シリコン膜32は多結晶シリコン・ヒューズパターン
形成時のエッチング・ストッパとして使用される。See FIG. 2 (b). Then, a thin oxide film 31 having a thickness of about 500 Å is formed on the element forming regions 6a and 6b by thermal oxidation to reduce damage.
A silicon nitride film 16 having a thickness of about 1000 to 2000Å is formed on the substrate by the VD method, and then a silicon oxide film 32 having a thickness of about 1000Å is formed on the silicon nitride film 16 by the CVD method. The silicon oxide film 32 is used as an etching stopper when forming a polycrystalline silicon fuse pattern.
第２図（ｃ）参照 次いで通常のリソグラフィ技術を用い前記酸化シリコン
膜32及び窒化シリコン膜16のパターンニングを行い、フ
ィールド酸化膜３上に酸化シリコン膜32を上部に有する
窒化シリコン膜パターン116を形成し、次いで素子形成
領域6a,6b上の薄い酸化膜31をウエット・エッチングに
より除去する。この際窒化シリコン膜パターン116上部
の酸化シリコン膜32は500Å程度の厚さになる。2C, the silicon oxide film 32 and the silicon nitride film 16 are patterned using a normal lithography technique to form a silicon nitride film pattern 116 having the silicon oxide film 32 on the field oxide film 3. Then, the thin oxide film 31 on the device forming regions 6a and 6b is removed by wet etching. At this time, the silicon oxide film 32 on the silicon nitride film pattern 116 has a thickness of about 500Å.
第２図（ｄ）参照 次いで通常通り熱酸化により素子形成領域6a,6b上に例
えば350Å程度の厚さのゲート酸化膜７を形成し、次い
でCVD法により該基板上に厚さ4000〜5000Å程度の多結
晶シリコン層を形成し、該多結晶シリコン層にｎ型不純
物を高濃度に導入し該多結晶シリコン層に導電性を付与
し、次いで通常のリソグラフィ技術によりパターンニン
グを行って、素子形成領域6a,6b上の多結晶シリコン・
ゲート電極8a,8b及び前記窒化シリコン膜パターン116上
に前記酸化シリコン膜32を介して多結晶シリコン・ヒュ
ーズパターン8cを形成する。Next, as shown in FIG. 2 (d), a gate oxide film 7 having a thickness of, for example, about 350 Å is formed on the element forming regions 6a and 6b by thermal oxidation as usual, and then a thickness of about 4000 to 5000 Å is formed on the substrate by a CVD method. A polycrystalline silicon layer is formed, an n-type impurity is introduced into the polycrystalline silicon layer at a high concentration to impart conductivity to the polycrystalline silicon layer, and then patterning is performed by an ordinary lithography technique to form an element. Polycrystalline silicon on regions 6a and 6b
A polycrystalline silicon fuse pattern 8c is formed on the gate electrodes 8a and 8b and the silicon nitride film pattern 116 with the silicon oxide film 32 interposed therebetween.
第２図（ｅ）参照 次いで素子形成領域6b上を第１のレジスト・マスク９で
覆い、ゲート電極8a及びフィールド酸化膜３をマスクに
して素子形成領域6aに砒素（As）を高濃度にイオン注入
し、レジスト・マスク９を除去して所定の熱処理を行い
n+型ソース領域10a及びn+型ドレイン領域10bを形成す
る。なお該熱処理は後工程においてp+型ソース領域及び
p+型ドレイン領域を形成する際同時に行っても良い。See FIG. 2 (e). Then, the element forming region 6b is covered with the first resist mask 9, and the gate electrode 8a and the field oxide film 3 are used as masks to ionize the element forming region 6a with high concentration of arsenic (As). Implant, remove resist mask 9 and perform predetermined heat treatment
An n + type source region 10a and an n + type drain region 10b are formed. In addition, the heat treatment is performed in a later step with p + type source region and
It may be performed at the same time when the p + type drain region is formed.
該イオン注入において、多結晶シリコンゲート電極8a及
び多結晶シリコン・ヒューズパターン8cにはAsが高濃度
に導入されるので、これらは更に高導電性となる。In the ion implantation, As is introduced into the polycrystalline silicon gate electrode 8a and the polycrystalline silicon fuse pattern 8c in a high concentration, so that they have higher conductivity.
また該イオン注入においてフィールド酸化膜３の表出部
にもAsが高濃度に注入され、その部分にAs導入層11が形
成される。In the ion implantation, As is also implanted at a high concentration in the exposed portion of the field oxide film 3, and the As introduced layer 11 is formed in that portion.
第２図（ｆ）参照 次いで表出するゲート酸化膜７を通常のウエット・エッ
チング手段により除去する。この際、図示のように本発
明の構造においては多結晶シリコン・ヒューズが配設さ
れる部分及びその近傍のフィールド酸化膜３上にエッチ
ングストップ用の窒化シリコン膜パターン116が配設さ
れているので、該領域のフィールド酸化膜３はエッチン
グされることがない。但し、ヒューズ・パターン8cの下
部を除いて窒化シリコン膜パターン116上に表出してい
る酸化シリコン膜32は除去される。See FIG. 2 (f). Then, the exposed gate oxide film 7 is removed by a usual wet etching means. At this time, as shown in the drawing, in the structure of the present invention, the silicon nitride film pattern 116 for etching stop is provided on the field oxide film 3 in the portion where the polycrystalline silicon fuse is provided and in the vicinity thereof. The field oxide film 3 in this region is not etched. However, the silicon oxide film 32 exposed on the silicon nitride film pattern 116 is removed except under the fuse pattern 8c.
第２図（ｇ）参照 次いで熱酸化法により素子形成領域6bの基板１表出面に
ダメージ緩和用の薄い酸化膜12を形成する。この際素子
形成領域6aのウエル２面及びゲート電極8a,8b,ヒューズ
パターン8cの表面にも薄い酸化膜12が形成される。2 (g), a thin oxide film 12 is formed on the exposed surface of the substrate 1 in the element formation region 6b by a thermal oxidation method to reduce damage. At this time, the thin oxide film 12 is also formed on the well 2 surface of the element formation region 6a, the gate electrodes 8a and 8b, and the surface of the fuse pattern 8c.
次いで該基板上に素子形成領域6bを選択的に表出する開
孔を有する第２のレジスト・マスク13を形成し、該開孔
を介しゲート電極8b及びフィールド酸化膜３をマスクに
して素子形成領域6bに硼素（Ｂ）を高濃度にイオン注入
し、レジスト・マスク13を除去した後、所定の熱処理を
行いp+型ソース領域14a及び14bを形成する。Then, a second resist mask 13 having an opening for selectively exposing the element forming region 6b is formed on the substrate, and the gate electrode 8b and the field oxide film 3 are used as a mask through the opening to form an element. Boron (B) is ion-implanted at a high concentration in the region 6b, the resist mask 13 is removed, and then a predetermined heat treatment is performed to form p + type source regions 14a and 14b.
第２図（ｈ）参照 次いで通常のウエット・エッチング手段によりダメージ
緩和用の薄い酸化膜12を除去する。Next, as shown in FIG. 2H, the thin oxide film 12 for damage mitigation is removed by the usual wet etching means.
なお該エッチングに際しても、ヒューズ・パターン8cの
周辺部は窒化シリコン膜パターン116で保護され、該領
域のフィールド酸化膜３がエッチングされることはな
い。Even during the etching, the peripheral portion of the fuse pattern 8c is protected by the silicon nitride film pattern 116, and the field oxide film 3 in the region is not etched.
第２図（ｉ）参照 次いで熱酸化によりシリコン表出面に不純物ブロック用
の薄い酸化膜（1000Å程度）15を形成し、次いでCVD法
により該基板上に厚さ6000〜8000Å程度の燐珪酸ガラス
（PSG）層間絶縁膜17を形成する。See FIG. 2 (i). Then, a thin oxide film (about 1000 Å) 15 for impurity block is formed on the exposed surface of silicon by thermal oxidation, and then a phosphosilicate glass having a thickness of about 6000 to 8000 Å is formed on the substrate by the CVD method. PSG) Interlayer insulating film 17 is formed.
第２図（ｊ）参照 次いで通常のリソグラフィ手段によりソース，ドレイン
領域に対する配線コンタクト窓18及び図示されないゲー
トとヒューズ・パターンに対する配線コンタクト窓を形
成し、通常の蒸着及びパターンニング工程を経てソース
及びドレインに対する配線19a,19b,19c,19dと図示され
ないゲート電極及びヒューズ・パターンに対する配線を
形成し、次いで該基板上にCVD法により厚さ１μｍ程度
の表面保護（カバー）用PSG膜20を形成する。See FIG. 2 (j). Then, a wiring contact window 18 for the source and drain regions and a wiring contact window for a gate and a fuse pattern (not shown) are formed by an ordinary lithographic means, and the source and the drain are subjected to an ordinary vapor deposition and patterning process. Wirings 19a, 19b, 19c, 19d for the gate electrodes and wirings for gate electrodes and fuse patterns not shown are formed, and then a PSG film 20 for surface protection (cover) having a thickness of about 1 μm is formed on the substrate by the CVD method.
第２図（ｋ）参照 次いで該基板上に第３のレジスト・マスク33を形成し、
該レジスト・マスク33の開孔34を介し、例えばウエット
・エッチング手段により上部絶縁膜である前記カバー用
PSG膜20とPSG層間絶縁膜17に多結晶シリコン・ヒューズ
パターン8cの被溶断部及びその周辺の窒化シリコン膜パ
ターン116面を表出するヒューズ溶断用開孔22を形成す
る。See FIG. 2 (k) Next, a third resist mask 33 is formed on the substrate,
For the cover, which is an upper insulating film, through the opening 34 of the resist mask 33, for example, by wet etching means.
A fuse blowing opening 22 is formed in the PSG film 20 and the PSG interlayer insulating film 17 to expose the melted portion of the polycrystalline silicon fuse pattern 8c and the peripheral surface of the silicon nitride film pattern 116.
なお該ヒューズ溶断用開孔22の形成に際しても窒化シリ
コン膜パターン116がエッチング・ストッパになるの
で、該ヒューズ溶断用開孔22下部領域のフィールド酸化
膜厚Ｈは初期の値の儘維持される。Since the silicon nitride film pattern 116 also serves as an etching stopper when the fuse blowing opening 22 is formed, the field oxide film thickness H in the lower region of the fuse blowing opening 22 is maintained at the initial value.
以上説明のように本発明の構造を有する多結晶シリコン
・ヒューズにおいては、これが配設されるICの製造工程
及びヒューズ溶断用開孔の形成工程を経て該ICが完成し
た時点で、ヒューズ溶断用開孔下部領域のフィールド酸
化膜厚が初期の厚さのまま維持されている。As described above, in the polycrystalline silicon fuse having the structure of the present invention, when the IC is completed through the manufacturing process of the IC in which this is arranged and the process of forming the fuse blowing opening, The field oxide film thickness in the lower region of the opening is maintained at the initial thickness.
そのため該フィールド酸化膜の溶断時のストレスに対す
る耐性は極めて高く、且つピンホールも存在しない。Therefore, the resistance against the stress when the field oxide film is melted is extremely high, and no pinhole exists.
更にまた本発明の構造においてはヒューズ溶断用開孔の
底面に窒化シリコン膜が存在し、絶縁性を更に高めてい
る。Furthermore, in the structure of the present invention, a silicon nitride film is present on the bottom surface of the fuse blowing opening to further enhance the insulating property.
従って本発明によれば、ヒューズ溶断時に生じていた該
ヒューズ部における耐圧劣化や、基板を介しての電流リ
ークは防止され、該ヒューズが配設される半導体集積回
路装置の性能及び信頼性が向上する。Therefore, according to the present invention, deterioration of withstand voltage in the fuse portion and current leakage through the substrate, which have occurred when the fuse is blown, are prevented, and the performance and reliability of the semiconductor integrated circuit device in which the fuse is arranged are improved. To do.
なお本発明の構造は多結晶シリコン以外のヒューズを有
する半導体装置にも適用される。The structure of the present invention is also applied to a semiconductor device having a fuse other than polycrystalline silicon.
またヒューズパターン下部のエッチング・ストッパとな
る絶縁膜は、窒化シリコン膜に限られるものではない。The insulating film below the fuse pattern that serves as an etching stopper is not limited to the silicon nitride film.
第１図は本発明に係る多結晶シリコン・ヒューズの一実
施例を模式的に示す平面図（ａ）,A-A矢視断面図（ｂ）
及びB-B矢視断面図（ｃ）、 第２図（ａ）乃至（ｋ）は上記実施例の多結晶シリコン
・ヒューズを具備するCMOSICの製造方法の一実施例を示
す工程断面図、 第３図（ａ）乃至（ｇ）は従来の多結晶シリコン・ヒュ
ーズを具備するCMOSICの製造方法お示す工程断面図、 第４図は従来の多結晶シリコン・ヒューズの要部を示す
平面図（ａ）,A-A矢視断面図（ｂ）及びB-B矢視断面図
（ｃ）で、 第５図は従来の多結晶シリコン・ヒューズの溶断状態を
示す模式側断面図である。 図において、 １はシリコン基板、３はフィールド酸化膜、8cは多結晶
シリコン・ヒューズパターン、16は窒化シリコン膜、11
6は窒化シリコン膜パターン、17はPSG層間絶縁膜、18は
配線コンタクト窓、19e,19fはヒューズ配線、20はカバ
ーPSG膜、22はヒューズ溶断用開孔、32は薄い酸化膜を
示す。FIG. 1 is a plan view (a) schematically showing an embodiment of a polycrystalline silicon fuse according to the present invention, and a sectional view taken along the line AA (b).
2B is a sectional view taken along the line BB, and FIGS. 2A to 2K are process sectional views showing an embodiment of a method of manufacturing a CMOS IC including the polycrystalline silicon fuse of the embodiment. (A) to (g) are process cross-sectional views showing a method of manufacturing a CMOS IC having a conventional polycrystalline silicon fuse, and FIG. 4 is a plan view showing a main part of a conventional polycrystalline silicon fuse (a), FIG. 5 is a sectional view taken along the line AA (b) and a sectional view taken along the line BB (c), and FIG. 5 is a schematic side sectional view showing a blown state of a conventional polycrystalline silicon fuse. In the figure, 1 is a silicon substrate, 3 is a field oxide film, 8c is a polycrystalline silicon fuse pattern, 16 is a silicon nitride film, 11
6 is a silicon nitride film pattern, 17 is a PSG interlayer insulating film, 18 is a wiring contact window, 19e and 19f are fuse wires, 20 is a cover PSG film, 22 is a fuse fusing opening, and 32 is a thin oxide film.
Claims (3)
膜と、 該フィールド絶縁膜上に設けられ、該フィールド絶縁膜
に対してエッチングの選択性を有するエッチングストッ
プ用の絶縁膜パターンと、 該絶縁膜パターン上に配設されたヒューズ・パターン
と、 該ヒューズ・パターン及び該絶縁膜パターン上を覆って
形成され、該絶縁膜パターンに対してエッチングの選択
性を有する上部絶縁膜と、 該ヒューズ・パターンの被溶断部及びその近傍の該絶縁
膜パターン表面を露出するヒューズ溶断用開孔とを有し
てなる導電膜ヒューズを具備することを特徴とする半導
体装置。1. A field insulating film formed on a semiconductor substrate, an insulating film pattern for etching stop provided on the field insulating film and having etching selectivity with respect to the field insulating film, and the insulating film. A fuse pattern disposed on the film pattern; an upper insulating film formed over the fuse pattern and the insulating film pattern and having etching selectivity with respect to the insulating film pattern; A semiconductor device comprising: a conductive film fuse having a blown portion of a pattern and a fuse blowing opening exposing the surface of the insulating film pattern in the vicinity thereof.
ンが窒化シリコンよりなることを特徴とする特許請求の
範囲第１項記載の半導体装置。2. The semiconductor device according to claim 1, wherein the etching stop insulating film pattern is made of silicon nitride.
よりなることを特徴とする特許請求の範囲第１項記載の
半導体装置。3. The semiconductor device according to claim 1, wherein the fuse pattern is made of polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (en) | 1984-10-31 | 1984-10-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229332A JPH0738413B2 (en) | 1984-10-31 | 1984-10-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107742A JPS61107742A (en) | 1986-05-26 |
| JPH0738413B2 true JPH0738413B2 (en) | 1995-04-26 |
Family
ID=16890491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229332A Expired - Lifetime JPH0738413B2 (en) | 1984-10-31 | 1984-10-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738413B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620656B1 (en) * | 1998-12-28 | 2006-12-05 | 주식회사 하이닉스반도체 | Method for forming fuse of semiconductor device |
| US7361534B2 (en) * | 2005-05-11 | 2008-04-22 | Advanced Micro Devices, Inc. | Method for fabricating SOI device |
| CN102201373B (en) * | 2011-04-25 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | Manufacture method of SOI (silicon on insulator)-based electronic fuse line |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775442A (en) * | 1980-10-29 | 1982-05-12 | Toshiba Corp | Semiconductor device |
| JPH067583B2 (en) * | 1982-12-24 | 1994-01-26 | 株式会社日立製作所 | Manufacturing method of semiconductor device |
| JPS59119851A (en) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | Manufacture of multilayer wiring structure |
| JPS59210653A (en) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | Manufacture of semiconductor device |
-
1984
- 1984-10-31 JP JP59229332A patent/JPH0738413B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107742A (en) | 1986-05-26 |
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