JPH0734544B2 - ２進データの判定回路 - Google Patents
２進データの判定回路Info
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- JPH0734544B2 JPH0734544B2 JP2615889A JP2615889A JPH0734544B2 JP H0734544 B2 JPH0734544 B2 JP H0734544B2 JP 2615889 A JP2615889 A JP 2615889A JP 2615889 A JP2615889 A JP 2615889A JP H0734544 B2 JPH0734544 B2 JP H0734544B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は光磁気ディスクの再生信号処理等に使用される
２進データの判定回路に関する。
２進データの判定回路に関する。
光磁気データの記録媒体には２進データが記録される
が、その符号化方式には記録密度が高くとれ、またエラ
ー訂正能力が高いものが望まれ、その要求を満たすもの
の１つとして4/11符号が知られている。これは11ビット
の内４ビットが“1"（有意）他が“0"（無意）である符
号であり、２進データ列を８ビット毎に分離し、この８
ビットのビット列に一意対応する符号が定められてい
る。第７図（ａ）〜（ｈ）はこの符号の例を示してい
る。光磁気ディスクに記録された4/11符号のデータは再
生されるが、再生データは復号する必要がある。即ち光
磁気ディスクから光学的に得た信号を電気信号に変換し
て得られたアナログ信号から２進データ列を得、これか
ら4/11符号を判定し、更には８ビットデータに変換す
る。
が、その符号化方式には記録密度が高くとれ、またエラ
ー訂正能力が高いものが望まれ、その要求を満たすもの
の１つとして4/11符号が知られている。これは11ビット
の内４ビットが“1"（有意）他が“0"（無意）である符
号であり、２進データ列を８ビット毎に分離し、この８
ビットのビット列に一意対応する符号が定められてい
る。第７図（ａ）〜（ｈ）はこの符号の例を示してい
る。光磁気ディスクに記録された4/11符号のデータは再
生されるが、再生データは復号する必要がある。即ち光
磁気ディスクから光学的に得た信号を電気信号に変換し
て得られたアナログ信号から２進データ列を得、これか
ら4/11符号を判定し、更には８ビットデータに変換す
る。
而してディスク表面の汚れ、再生系の光学部、電気部の
動作により再生信号のレベルは変動する可能性がある。
また第２図（ａ）に示すように“1"のディジットが離散
している場合は問題が少ないが、同（ｂ）（ｃ）に示す
ように“1"のディジット間にある“0"のディジットは隣
接ディジットの影響で高レベルとなりがちであり、他の
“1"のディジットに低レベルの“1"があるとこの場合で
は10100001010が11100001000の誤判定されることがあ
る。
動作により再生信号のレベルは変動する可能性がある。
また第２図（ａ）に示すように“1"のディジットが離散
している場合は問題が少ないが、同（ｂ）（ｃ）に示す
ように“1"のディジット間にある“0"のディジットは隣
接ディジットの影響で高レベルとなりがちであり、他の
“1"のディジットに低レベルの“1"があるとこの場合で
は10100001010が11100001000の誤判定されることがあ
る。
本発明はこのような復号の過程における4/11符号又はk/
n符号の判定回路を確立することを目的としている。
n符号の判定回路を確立することを目的としている。
本発明の判定回路は、アナログ信号を所定周期でサンプ
リングしてアナログ／ディジタル変換し、まず上位ｋ個
のサンプル値のディジットを有意としてｎビット符号を
判定し、これを予め定めてあるイレージャ符号と比較
し、これに該当しない場合はｎビット符号を確立し、該
当する場合は第ｋ位のサンプル値のディジットを無意と
し、これに替えて第（ｋ＋１）位のサンプル値のディジ
ットを有意とするものである。
リングしてアナログ／ディジタル変換し、まず上位ｋ個
のサンプル値のディジットを有意としてｎビット符号を
判定し、これを予め定めてあるイレージャ符号と比較
し、これに該当しない場合はｎビット符号を確立し、該
当する場合は第ｋ位のサンプル値のディジットを無意と
し、これに替えて第（ｋ＋１）位のサンプル値のディジ
ットを有意とするものである。
このようにして得たｎビット符号がイレージャ符号であ
った場合は第ｋ−１値のサンプル値のディジットを無意
とし、第1,2…,k−2,k、ｋ＋１位のサンプル値のディジ
ットを有意とする。
った場合は第ｋ−１値のサンプル値のディジットを無意
とし、第1,2…,k−2,k、ｋ＋１位のサンプル値のディジ
ットを有意とする。
アナログ信号のレベルの高いものが有意ビットでない場
合にこれが検出され、正しいビットを有意とすることが
できる。
合にこれが検出され、正しいビットを有意とすることが
できる。
以下本発明をその実施例を示す図面に基づき説明する。
まずコード体系について説明する。
まずコード体系について説明する。
原２進データは01100011100110101110…のようなもので
あるが、８ビットを単位として01100011/10011010/1110
…のように分離され各８ビットのデータを第７図のコー
ド表に従い4/11符号に変換され、これが光磁気ディスク
に記録される。
あるが、８ビットを単位として01100011/10011010/1110
…のように分離され各８ビットのデータを第７図のコー
ド表に従い4/11符号に変換され、これが光磁気ディスク
に記録される。
4/11符号は理論上330個存在し得るが、８ビットのデー
タの符号化に際しては256個で足りる。そこで、この実
施例では次の規則に従いイレージャ符号を規定してい
る。
タの符号化に際しては256個で足りる。そこで、この実
施例では次の規則に従いイレージャ符号を規定してい
る。
（１）“1"が４ディジット連続するパターン （２）最初の３ディジットが“1"であるパターン （３）最後の２ディジットが“1"であるパターン 第１図は本発明回路のブロック図であり、光磁気ディス
ク（図示せず）から再生されたアナログ信号ASはアナロ
グ／ディジタル（A/D）変換器４でディジタル信号に変
換される。光磁気ディスクのサーボバイトエリアに記録
されているクロックピットにより、作成されたクロック
信号CLKは前記アナログ信号に同期しており、A/D変換器
４に与えられ、ここで4/11符号のディジットの周期でサ
ンプリング，変換が行われる。またクロック信号CLKは
“1"ディジット判定回路5,6,7,8,9のクロック端子へ与
えられている。光磁気ディスクには4/11符号単位（サブ
コード）のサブ同期信号SSSが記録されており、これが
“1"ディジット判定回路5,6,7,8,9及びイレージャ符号
判定回路12へリセット信号として与えられている。
ク（図示せず）から再生されたアナログ信号ASはアナロ
グ／ディジタル（A/D）変換器４でディジタル信号に変
換される。光磁気ディスクのサーボバイトエリアに記録
されているクロックピットにより、作成されたクロック
信号CLKは前記アナログ信号に同期しており、A/D変換器
４に与えられ、ここで4/11符号のディジットの周期でサ
ンプリング，変換が行われる。またクロック信号CLKは
“1"ディジット判定回路5,6,7,8,9のクロック端子へ与
えられている。光磁気ディスクには4/11符号単位（サブ
コード）のサブ同期信号SSSが記録されており、これが
“1"ディジット判定回路5,6,7,8,9及びイレージャ符号
判定回路12へリセット信号として与えられている。
“1"ディジット判定回路5,6…は入力されたディジタル
信号を、先に入力されてラッチしている値と比較し、新
たに入力された信号の値が大である場合はこれをラッチ
して先のラッチ信号を出力し、小である場合はその入力
信号をラッチすることなく出力するものであり、A/D変
換器４出力は“1"ディジット判定回路５へ入力され、１
ディジット判定回路５（又は6,7,8）の出力は１ディジ
ット判定回路６（又は7,8,9）の入力としている。つま
り判定回路5,6…９は縦続接続されている。判定回路5,6
…９の縦続回路はこのようにしてラッチされた信号、後
に説明するように、入力された信号中の最大値、に対応
するディジットを記憶し、これを該当ディジットのみを
“1"とする11ビットの２進コードにデコードして判定回
路5,6,7についてはOR回路11へ、また判定回路8,9につい
てはセレクタ10へ入力する。セレクタ10はイレージャ符
号判定回路12が判定内容が正常であることを示す出力で
ある場合に判定回路８からの出力を、また異常であるこ
とを示す出力である場合に判定回路９からの出力を選択
してOR回路11へ出力する。OR回路出力は4/11符号となる
が、イレージャ符号判定回路12へ入力され、これに予め
記憶されているイレージャ符号と比較され、又は所定の
論理演算によりイレージャ符号であるか否かが判定さ
れ、入力符号がイレージャ符号である場合は前述のよう
にセレクタ10を判定回路９側へ切換える。
信号を、先に入力されてラッチしている値と比較し、新
たに入力された信号の値が大である場合はこれをラッチ
して先のラッチ信号を出力し、小である場合はその入力
信号をラッチすることなく出力するものであり、A/D変
換器４出力は“1"ディジット判定回路５へ入力され、１
ディジット判定回路５（又は6,7,8）の出力は１ディジ
ット判定回路６（又は7,8,9）の入力としている。つま
り判定回路5,6…９は縦続接続されている。判定回路5,6
…９の縦続回路はこのようにしてラッチされた信号、後
に説明するように、入力された信号中の最大値、に対応
するディジットを記憶し、これを該当ディジットのみを
“1"とする11ビットの２進コードにデコードして判定回
路5,6,7についてはOR回路11へ、また判定回路8,9につい
てはセレクタ10へ入力する。セレクタ10はイレージャ符
号判定回路12が判定内容が正常であることを示す出力で
ある場合に判定回路８からの出力を、また異常であるこ
とを示す出力である場合に判定回路９からの出力を選択
してOR回路11へ出力する。OR回路出力は4/11符号となる
が、イレージャ符号判定回路12へ入力され、これに予め
記憶されているイレージャ符号と比較され、又は所定の
論理演算によりイレージャ符号であるか否かが判定さ
れ、入力符号がイレージャ符号である場合は前述のよう
にセレクタ10を判定回路９側へ切換える。
以上の回路の動作を説明する。
第２図（ａ）に示す如きアナログ信号ASが入力される
と、その横軸の目盛で示す周期のクロック信号CLKに従
いアナログ信号ASはA/D変換器４でアナログ／ディジタ
ル（A/D）変化され、変換されたディジタル信号は判定
回路５へ入力される。第２図（ａ）の例では第２ディジ
ットが大きく、第1,第3,4ディジットが小さいから、ま
た第５ディジットが最大であるから、判定回路５がクロ
ック信号CLKの各周期でラッチし、またはラッチを縦続
するディジットの値は となる。つまり最大値のディジットを記憶することにな
る。次段の判定回路６は第５ディジットの信号が入力さ
れないから第２位の第２ディジットを記憶することにな
る。従って 以下同様に判定回路7,8及び９には夫々第3,4,5位のディ
ジットが記憶される。従って判定回路5,6,7,8はO
R回路11へ夫々以下の11ビット符号を出力する。
と、その横軸の目盛で示す周期のクロック信号CLKに従
いアナログ信号ASはA/D変換器４でアナログ／ディジタ
ル（A/D）変化され、変換されたディジタル信号は判定
回路５へ入力される。第２図（ａ）の例では第２ディジ
ットが大きく、第1,第3,4ディジットが小さいから、ま
た第５ディジットが最大であるから、判定回路５がクロ
ック信号CLKの各周期でラッチし、またはラッチを縦続
するディジットの値は となる。つまり最大値のディジットを記憶することにな
る。次段の判定回路６は第５ディジットの信号が入力さ
れないから第２位の第２ディジットを記憶することにな
る。従って 以下同様に判定回路7,8及び９には夫々第3,4,5位のディ
ジットが記憶される。従って判定回路5,6,7,8はO
R回路11へ夫々以下の11ビット符号を出力する。
判定回路５ 00001000000 判定回路６ 01000000000 判定回路７ 00000000010 判定回路８ 00000001000 従ってOR回路11出力は01001001010となる。これはイレ
ージャ符号ではないからイレージャ符号判定回路12出力
は正常を示し、セレクタ10は判定回路８を選択したまま
である。従ってOR回路11出力を適宜タイミングで取り込
めが正しい4/11符号が得られることになる。サブ同期信
号SSSが入力されると判定回路5,6…９及び12はリセット
され、次の11ディジットに対応するアナログ信号ASを入
力させ得る状態となる。
ージャ符号ではないからイレージャ符号判定回路12出力
は正常を示し、セレクタ10は判定回路８を選択したまま
である。従ってOR回路11出力を適宜タイミングで取り込
めが正しい4/11符号が得られることになる。サブ同期信
号SSSが入力されると判定回路5,6…９及び12はリセット
され、次の11ディジットに対応するアナログ信号ASを入
力させ得る状態となる。
第３図は“1"ディジット判定回路５…９の構成を示すブ
ロック図である。
ロック図である。
入力データINはセレクタ22及びコンパレータ23に入力さ
れる。またラッチ回路24のラッチ内容もそのＱ端子から
セレクタ22及びコンパレータ23に入力される。コンパレ
ータ23は２つの入力を比較し、入力データIN＞Ｑである
場合には入力信号INをラッチ回路24の入力端子Ｄへ、ま
たラッチ回路24の出力Ｑを出力データOUTとして出力さ
れ、逆にIN≦Ｑである場合は入力信号INを出力データOU
Tとして出力させ、またラッチ回路24の出力Ｑをラッチ
回路24の入力端子Ｄへ与えるようにセレクタ22を切り換
えるべく、前者の場合はハイレベル、後者の場合はロー
レベルの信号をセレクタ22へ与える。
れる。またラッチ回路24のラッチ内容もそのＱ端子から
セレクタ22及びコンパレータ23に入力される。コンパレ
ータ23は２つの入力を比較し、入力データIN＞Ｑである
場合には入力信号INをラッチ回路24の入力端子Ｄへ、ま
たラッチ回路24の出力Ｑを出力データOUTとして出力さ
れ、逆にIN≦Ｑである場合は入力信号INを出力データOU
Tとして出力させ、またラッチ回路24の出力Ｑをラッチ
回路24の入力端子Ｄへ与えるようにセレクタ22を切り換
えるべく、前者の場合はハイレベル、後者の場合はロー
レベルの信号をセレクタ22へ与える。
このハイ，ローの信号はAND回路251の一入力となってお
り、またAND回路252のローアクティブの入力となって
い、両AND回路251,252の他人力はクロック信号CLKであ
る。AND回路251の出力はラッチ回路24へラッチ用のクロ
ックとして与えられ、またインバータを介してカウンタ
26のローアクティブのリセット端子Ｒに与えられる。一
方AND回路252の出力はカウンタ26へ計数対象として与え
られる。カウンタ26の内容はサブ同期信号SSSによって
ラッチ回路27にラッチされる。このラッチ回路27の内容
はデータ28によって前述した如き11ビット信号に変換さ
れてOR回路11へ出力される。その他サブ同期信号SSSは
ラッチ回路24にリセット信号としてその端子Ｒに与えら
れる。
り、またAND回路252のローアクティブの入力となって
い、両AND回路251,252の他人力はクロック信号CLKであ
る。AND回路251の出力はラッチ回路24へラッチ用のクロ
ックとして与えられ、またインバータを介してカウンタ
26のローアクティブのリセット端子Ｒに与えられる。一
方AND回路252の出力はカウンタ26へ計数対象として与え
られる。カウンタ26の内容はサブ同期信号SSSによって
ラッチ回路27にラッチされる。このラッチ回路27の内容
はデータ28によって前述した如き11ビット信号に変換さ
れてOR回路11へ出力される。その他サブ同期信号SSSは
ラッチ回路24にリセット信号としてその端子Ｒに与えら
れる。
次にこの回路の動作をまず判定回路５につき第２図
（ａ）の信号ASを例にとって説明する。
（ａ）の信号ASを例にとって説明する。
第１ディジットの入力信号が入った場合、ラッチ回路24
の内容はリセットされていて０であるので、コンパレー
タ23ではIN＞Ｑとなりコンパレータ23はハイレベル信号
を出力し、セレクタ22経由でラッチ回路24に入力された
第１ディジットの信号をラッチする。またこのANDゲー
ト251出力によってカウンタ26はリセットされる。
の内容はリセットされていて０であるので、コンパレー
タ23ではIN＞Ｑとなりコンパレータ23はハイレベル信号
を出力し、セレクタ22経由でラッチ回路24に入力された
第１ディジットの信号をラッチする。またこのANDゲー
ト251出力によってカウンタ26はリセットされる。
次に第２ディジットの信号が入力されるとIN＞Ｑである
ので上記同様にしてこれがラッチ回路24にラッチされ
る。同様にカウンタ26は再びリセットされる。一方、先
にラッチされていた第１ディジットの信号は出力OUT、
カウンタ26の値は加算器29で１だけ加算されて出力COUN
T、となる。
ので上記同様にしてこれがラッチ回路24にラッチされ
る。同様にカウンタ26は再びリセットされる。一方、先
にラッチされていた第１ディジットの信号は出力OUT、
カウンタ26の値は加算器29で１だけ加算されて出力COUN
T、となる。
次に第３ディジットの入力信号ではIN≦Ｑであるからコ
ンパレータ出力はローレベルとなり第３ディジットの信
号はそのまま出力OUTとなる。
ンパレータ出力はローレベルとなり第３ディジットの信
号はそのまま出力OUTとなる。
一方、ラッチ回路24にはANDゲート251からのクロック信
号CLK出力がないのでラッチ回路24はそのまま第２ディ
ジットの内容となっている。一方、ANDゲート252はクロ
ック信号CLKを出力するのでカウンタ26は＋１される。
号CLK出力がないのでラッチ回路24はそのまま第２ディ
ジットの内容となっている。一方、ANDゲート252はクロ
ック信号CLKを出力するのでカウンタ26は＋１される。
第４ディジットの入力では同様にしてカウンタ26は２と
なる。第５ディジットの信号が入力されるとIN＞Ｑ（＝
第２ディジット）となるからこの入力信号がラッチされ
ると共に、カウンタ26がリセットされる。第５ディジッ
トが最大であるので以後ラッチ回路24の内容は変わら
ず、一方、カウンタ26は第６〜第11ディジットの入力に
より６までカウントアップする。
なる。第５ディジットの信号が入力されるとIN＞Ｑ（＝
第２ディジット）となるからこの入力信号がラッチされ
ると共に、カウンタ26がリセットされる。第５ディジッ
トが最大であるので以後ラッチ回路24の内容は変わら
ず、一方、カウンタ26は第６〜第11ディジットの入力に
より６までカウントアップする。
デコーダ28はカウンタ26の内容をｍとすると第（11−
ｍ）ディジットを１とする11ビットの符号、この場合は
00001000000を出力する。
ｍ）ディジットを１とする11ビットの符号、この場合は
00001000000を出力する。
次に判定回路６への入力は、０…のよう
に第５ディジットが入力されないから、ラッチ回路24の
内容は２番目に大きい第２ディジットの信号となり、カ
ウンタ26は第２ディジットの信号が入力されて以降のカ
ウント値を前段のカウンタ26から受け継ぎながら、９ま
でカウントアップされる。したがってデコーダ28からは
01000000000となる。このようにデコーダ28の出力はラ
ッチ回路24に記憶したディジットが1,他が０の11ビット
符号となる。判定回路7,8,及び９のラッチ回路24は第1
0,8及び９ディジットの信号を記憶し、カウンタ26の内
容は夫々1,3,2となる。従ってOR回路11からは判定回路
5,6,7,8のデコーダ28出力の01001001010が出力される。
に第５ディジットが入力されないから、ラッチ回路24の
内容は２番目に大きい第２ディジットの信号となり、カ
ウンタ26は第２ディジットの信号が入力されて以降のカ
ウント値を前段のカウンタ26から受け継ぎながら、９ま
でカウントアップされる。したがってデコーダ28からは
01000000000となる。このようにデコーダ28の出力はラ
ッチ回路24に記憶したディジットが1,他が０の11ビット
符号となる。判定回路7,8,及び９のラッチ回路24は第1
0,8及び９ディジットの信号を記憶し、カウンタ26の内
容は夫々1,3,2となる。従ってOR回路11からは判定回路
5,6,7,8のデコーダ28出力の01001001010が出力される。
第４図はイレージャ符号判定回路の構成を示す。
図において30はプログラム・ロジック・アレイイ（PL
A）でありOR回路11出力 ｛Ｍ｝i＝｛M0，M1，M2，M3，M4，M5，M6，M7，M8，
M9，M10｝i が入力され以下の論理演算をし、その結果ハイレベル信
号Ｙを出力する。
A）でありOR回路11出力 ｛Ｍ｝i＝｛M0，M1，M2，M3，M4，M5，M6，M7，M8，
M9，M10｝i が入力され以下の論理演算をし、その結果ハイレベル信
号Ｙを出力する。
Ｙ＝M0×M1×M2×M3 ＋M1×M2×M3×M4 ＋M2×M3×M4×M5 ＋M3×M4×M5×M6 ＋M4×M5×M6×M7 ＋M5×M6×M7×M8 ＋M6×M7×M8×M9 ＋M7×M8×M9×M10 ＋M0×M1×M2 ＋M9×M10 右辺第１〜８項はイレージャ符号の規定の（１）に第９
項は同（２），第10項は同（３）に相当する。
項は同（２），第10項は同（３）に相当する。
この信号Ｙ及びサブ同期信号SSSがNAND回路32に入力さ
れる。従ってNAND回路32出力はOR回路11出力がイレージ
ャ符号である場合にはサブ同期信号SSSに同期してロー
レベルとなりフリップフロップ31がリセットされる。フ
リップフロップ31のセット出力Ｑはこのリセット時にの
みローとなりセレクタ10を判定回路９側に切り換える。
れる。従ってNAND回路32出力はOR回路11出力がイレージ
ャ符号である場合にはサブ同期信号SSSに同期してロー
レベルとなりフリップフロップ31がリセットされる。フ
リップフロップ31のセット出力Ｑはこのリセット時にの
みローとなりセレクタ10を判定回路９側に切り換える。
本発明回路によれば第２図（ｂ）に記す如く第２ディジ
ットが０であるにも拘らず第1,3ディジットの１に移動
されて高いレベルとなり、第10ディジットより大となっ
ている場合はOR回路11出力は11100001000となる。とこ
ろが、この4/11符号はイレージャ符号であるからセレク
タ10は判定回路９側に切り換わり結局出力は1010000101
0と正しくなる。
ットが０であるにも拘らず第1,3ディジットの１に移動
されて高いレベルとなり、第10ディジットより大となっ
ている場合はOR回路11出力は11100001000となる。とこ
ろが、この4/11符号はイレージャ符号であるからセレク
タ10は判定回路９側に切り換わり結局出力は1010000101
0と正しくなる。
第５図は本発明の第２の回路のブロック図であり、この
回路は第１の回路の様に第４位と第５位を入れ替えても
なおイレージャ符号であった場合に第３位と第５位とを
入れ替える様にしたものである。従ってこの例では第3,
4,5位のディジットの信号をラッチする判定回路7,8,9の
デコーダ28出力がセレクタ10を介してOR回路11にあたえ
られる構成となっている。イレージャ符号判定回路12は
正常時は判定回路7,8出力を選択し、１回イレージャを
判定すると判定回路7,9出力を選択し、OR回路11出力に
よって、２回目のイレージャ判定をすると判定回路8,9
出力を選択する。
回路は第１の回路の様に第４位と第５位を入れ替えても
なおイレージャ符号であった場合に第３位と第５位とを
入れ替える様にしたものである。従ってこの例では第3,
4,5位のディジットの信号をラッチする判定回路7,8,9の
デコーダ28出力がセレクタ10を介してOR回路11にあたえ
られる構成となっている。イレージャ符号判定回路12は
正常時は判定回路7,8出力を選択し、１回イレージャを
判定すると判定回路7,9出力を選択し、OR回路11出力に
よって、２回目のイレージャ判定をすると判定回路8,9
出力を選択する。
第２図（ｃ）に示すアナログ信号は第２図（ｂ）のもの
と第２ディジット，第８ディジットの大小が逆転してい
る例であり、１回目では第1,2,3のディジットがOR回路1
1から出力されイレージャと判定される。次に第4,5位が
入れ替えられて第1,2,3,10ディジットが出力されるがこ
れもイレージャと判定される。次には第3,5位が入れ替
えられ第1,3,8,10ディジットの10100001010が出力され
て正しく判定されることになる。
と第２ディジット，第８ディジットの大小が逆転してい
る例であり、１回目では第1,2,3のディジットがOR回路1
1から出力されイレージャと判定される。次に第4,5位が
入れ替えられて第1,2,3,10ディジットが出力されるがこ
れもイレージャと判定される。次には第3,5位が入れ替
えられ第1,3,8,10ディジットの10100001010が出力され
て正しく判定されることになる。
第６図にこの場合のイレージャ符号判定回路12の例を示
し、第４図同様のPLA30出力Ｙとクロック信号CLKとを２
入力とするANDゲート34の出力を計数するカウンタ33を
設ける。このカウンタはサブ同期信号SSSでリセットす
るものとし、その出力Ｑが０の場合にセレクタ10が判定
回路7,8を、１の場合に判定回路7,9を、２の場合に8,9
を選択するようにセレクタ10を構成しておく。
し、第４図同様のPLA30出力Ｙとクロック信号CLKとを２
入力とするANDゲート34の出力を計数するカウンタ33を
設ける。このカウンタはサブ同期信号SSSでリセットす
るものとし、その出力Ｑが０の場合にセレクタ10が判定
回路7,8を、１の場合に判定回路7,9を、２の場合に8,9
を選択するようにセレクタ10を構成しておく。
なお、本発明は4/11符号に限らず一般にk/n符号に適用
できることは言うまでもない。
できることは言うまでもない。
以上の如き本発明による場合はアナログ信号のレベル変
動に依らず正確に２進データ判定、更には復号が可能と
なり、これを光磁気ディスクの再生等に用いる場合は高
信頼性のディスクドライブを提供しているのである。
動に依らず正確に２進データ判定、更には復号が可能と
なり、これを光磁気ディスクの再生等に用いる場合は高
信頼性のディスクドライブを提供しているのである。
第１図は本発明の第１の回路のブロック図、第２図は動
作説明のための波形図、第３図はディジット判定回路の
ブロック図、第４図はイレージャ符号判定回路のブロッ
ク図、第５図は本発明の第２の回路のブロック図、第６
図はそのイレージャ符号判定回路のブロック図、第７図
は4/11符号を示す図面である。 ４…A/D変換器、5,6・・・９…“1"ディジット判定回
路、1,2…イレージャ符号判定回路、10…セレクタ、11
…OR回路 なお、図中、同一符号は同一、又は相当部分を示す。
作説明のための波形図、第３図はディジット判定回路の
ブロック図、第４図はイレージャ符号判定回路のブロッ
ク図、第５図は本発明の第２の回路のブロック図、第６
図はそのイレージャ符号判定回路のブロック図、第７図
は4/11符号を示す図面である。 ４…A/D変換器、5,6・・・９…“1"ディジット判定回
路、1,2…イレージャ符号判定回路、10…セレクタ、11
…OR回路 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清瀬 泰広 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社産業システム研究所内 (72)発明者 荒井 隆一郎 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社産業システム研究所内 (56)参考文献 特開 昭63−99621（ＪＰ，Ａ) 特開 昭63−136362（ＪＰ，Ａ) 特公 昭48−7649（ＪＰ，Ｂ１) 特公 昭55−12781（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】ｎビット中のｋビットが有意、（ｎ−ｋ）
ビットが無意であるｎビット符号の列の情報を有するア
ナログ信号を所定周期でサンプリングしてディジタル変
換したサンプル信号から元のｎビット符号を判定する回
路において、 順次入力される前記ディジタル化されたｎビット符号列
の最大値から上位（ｋ＋１）番目までのサンプル信号を
個々にラッチするとともに、該ラッチしたサンプル信号
の前記ｎビット符号列内における入力順序を個々に特定
しておく（ｋ＋１）個の有意ディジット判定手段と、 前記有意ディジット判定手段によりラッチされたサンプ
ル信号のうちの最大値から上位ｋ番目までのサンプル信
号に基づいて該有意ディジット判定手段が特定している
入力順序に関連したｎビット符号を生成するｎビット符
号生成手段と、 生成された前記ｎビット符号が予め定めてある符号であ
るか否かを判定する判定手段とを備え、 該判定手段が前記ｎビット符号を前記予め定めてある符
号であると判定した場合には前記有意ディジット判定手
段にラッチされたサンプル信号のうちの最大値から上位
（ｋ−１）番目までのサンプル信号と（ｋ＋１）番目の
サンプル信号に基づいて該有意ディジット判定手段が特
定している入力順序に関連したｎビット符号を生成する
ことを特徴とする２進データの判定回路。 - 【請求項２】ｎビット中のｋビットが有意、（ｎ−ｋ）
ビットが無意であるｎビット符号の列の情報を有するア
ナログ信号を所定周期でサンプリングしてディジタル変
換したサンプル信号から元のｎビット符号を判定する回
路において、 順次入力される前記ディジタル化されたｎビット符号列
の最大値から上位（ｋ＋１）番目までのサンプル信号を
個々にラッチするとともに、該ラッチしたサンプル信号
の前記ｎビット符号列内における入力順序を個々に特定
しておく（ｋ＋１）個の有意ディジット判定手段と、 前記有意ディジット判定手段によりラッチされたサンプ
ル信号のうちの最大値から上位ｋ番目までのサンプル信
号に基づいて該有意ディジット判定手段が特定している
入力順序に関連したｎビット符号を生成するｎビット符
号生成手段と、 生成された前記ｎビット符号が予め定めてある符号であ
るか否かを判定する判定手段とを備え、 該判定手段が前記ｎビット符号を前記予め定めてある符
号であると判定した場合には前記有意ディジット判定手
段にラッチされたサンプル信号のうちの最大値から上位
（ｋ−１）番目までのサンプル信号と（ｋ＋１）番目の
サンプル信号に基づいて該有意ディジット判定手段が特
定している入力順序に関連したｎビット符号を生成し、 該生成されたｎビット符号が前記判定手段により再び前
記予め定めてある符号であると判定された場合には前記
有意ディジット判定手段にラッチされたサンプル信号の
うちの最大値から上位（ｋ−２）番目までのサンプル信
号とｋ番目のサンプル信号と（ｋ＋１）番目のサンプル
信号とに基づいて該有意ディジット判定手段が特定して
いる入力順序に関連したｎビット符号を生成することを
特徴とする２進データの判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2615889A JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2615889A JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206227A JPH02206227A (ja) | 1990-08-16 |
| JPH0734544B2 true JPH0734544B2 (ja) | 1995-04-12 |
Family
ID=12185741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2615889A Expired - Fee Related JPH0734544B2 (ja) | 1989-02-03 | 1989-02-03 | ２進データの判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734544B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684255A1 (fr) * | 1991-11-27 | 1993-05-28 | Sagem | Terminal telematique a debit utile d'informations plein ou reduit. |
-
1989
- 1989-02-03 JP JP2615889A patent/JPH0734544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206227A (ja) | 1990-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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