JPH07325640A - Standby control circuit - Google Patents

Standby control circuit

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JPH07325640A
JPH07325640A JP11911994A JP11911994A JPH07325640A JP H07325640 A JPH07325640 A JP H07325640A JP 11911994 A JP11911994 A JP 11911994A JP 11911994 A JP11911994 A JP 11911994A JP H07325640 A JPH07325640 A JP H07325640A
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Shigenobu Tanaka
茂信 田中
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Nec Corp
日本電気株式会社
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Abstract

PURPOSE: To secure a startup stable time at the time of resonator operation, and to eliminate an unnecessary oscillation time at the time of external clock supply operation and improve response by controlling the operation of a clock generating circuit with the signal outputted from a flip-flop.
CONSTITUTION: The signal 103 outputted from the flip-flop 1 and the underflow signal 107 outputted from a counter 4 are inputted and a signal 108 is outputted and inputted to the clock generating circuit 6 and an OR gate 7. The operation of the clock generating circuit 6 is controlled with the signal 108 and the resetting of a counter 4 is controlled. The clock generating circuit 6 inputs the clock signal 104 outputted from an oscillation circuit 2 and outputs specific clock signals 109 and 110 on the basis of the clock signal 104. Consequently, the startup stable time at the time of resonator operation is secured and the unnecessary oscillation stable time at the time of external clock supply operation is eliminated to improve the responsiveness.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はスタンバイ制御回路に関し、特にクロック信号発生回路を内蔵して、半導体集積回路における内外クロック信号を制御するスタンバイ制御回路に関する。 The present invention relates to an standby control circuit, in particular an internal clock signal generating circuit, a standby control circuit for controlling the internal and external clock signals in the semiconductor integrated circuit.

【0002】 [0002]

【従来の技術】最近における半導体集積回路、特に当該半導体集積回路により形成されるマイクロコンピュータにおいては、低消費電力化を求める要求が極めて強く、 The semiconductor integrated circuit of the Related Art Recently, in the microcomputer, which is particularly formed by the semiconductor integrated circuit, the request is very strong to obtain the power consumption,
これに対応するためにCMOS技術の採用が進められている。 Adoption of CMOS technology has been advanced to accommodate this. また、このCMOS技術化に加えて、更にマイクロコンピュータのスタンバイ時においては、クロックを発生するための発振回路より出力される原発振クロックを停止し、これにより当該マイクロコンピュータに含まれる半導体集積回路の回路動作を禁止することによって、消費電力の極小化を図った半導体集積回路が開発されている。 In addition to the CMOS technology of further in the standby microcomputer stops the oscillation clock output from the oscillator circuit for generating a clock, thereby a semiconductor integrated circuit included in the microcomputer by prohibiting the circuit operation, the semiconductor integrated circuits have been developed which attempt to minimize the power consumption.

【0003】これらのマイクロコンピュータにおけるスタンバイ状態の設定は、一般的には、ユーザープログラムにより、対応する命令を実行することによって行われており、当該命令により前記発振回路による原発振クロックの停止処理が実行される。 [0003] Setting the standby state in these microcomputers are generally by the user program, it has been carried out by executing the corresponding instruction, stop processing of the oscillation clock due to the oscillation circuit by the instruction It is executed. またこれとは逆に、マイクロコンピュータのスタンバイ状態を解除する場合に、 To the contrary, in the case of wake the microcomputer,
リセット端子番号などにより原発振の開始処理が行われ、所定のアドレスよりユーザープログラムの実行が開始される。 Start process reference oscillation due reset terminal number is performed, the execution of the user program is started from a predetermined address. その際、発振回路の立ち上がり時においてはクロックが安定した状態にないため、当該発振回路による発振が安定するまでの所定時間経過後において内部クロックとしての供給を行うか、または、発振が安定するまでの前記所定時間に対応するカウント数を設定されたカウンタを、クロックの発振出力によりインクリメント動作させて、前記設定カウント数に到達した時点において発生するオーバーフロー信号により内部リセットを解除することによって、クロック発振回路の発振安定時間を確保して、安定したクロックによりプログラムの実行が開始されるようにシステムが構成されている。 At that time, because it is not in the state where the clock is stable at the time of the rise of the oscillation circuit, or oscillation by the oscillation circuit for supplying an internal clock after a lapse of a predetermined time to stabilize, or until the oscillation stabilizes the counter for the count is set corresponding to the predetermined time, by increment operation by the oscillation output of the clock, by releasing the internal reset by the overflow signal generated at the time that has reached the set number counter, clock oscillation to secure the oscillation stabilization time of the circuit, the system as execution of the program by the stable clock is started is formed.

【0004】図6は、従来のスタンバイ制御回路の一例を示す図である。 [0004] Figure 6 is a diagram showing an example of a conventional standby control circuit. スタンバイ時においては、マイクロコンピュータより送られてくる停止命令112によりフリッププロップ18がセットされ、フリッププロップ18 In the standby state, flip-flop 18 is set by the stop command 112 sent from the microcomputer, flip-flop 18
の出力を受けて発振回路19のクロック発振は停止される。 Clock oscillation of the oscillation circuit 19 receives the output of is stopped. スタンバイ解除は、外部からのアクティブなリセット信号113によりフリップフロップ18がリセットされることにより行われる。 Standby release is performed by the flip-flop 18 is reset by an active reset signal 113 from outside. セットされたフリップフロップ18の出力を受けて、発振回路12におけるクロック発振が再開される。 Receiving the output of the set flip-flop 18, the clock oscillator in the oscillator circuit 12 is resumed. そして同時に、フリップフロップ1 At the same time, the flip-flop 1
4より出力される内部リセット信号114もアクティブになるが、フリップフロップ18に対するリセット解除は、発振回路19の発振出力がシュミットトリガインバータ20を介して出力される内部クロック信号の、カウンタ17におけるカウント数が所定値に達した後において、フリップフロップ14がリセットされて行われる。 Becomes also active internal reset signal 114 outputted from the 4, the reset release for flip-flop 18, the internal clock signal oscillation output of the oscillation circuit 19 is output via the Schmitt trigger inverter 20, the number counted in the counter 17 There in after a predetermined value, the flip-flop 14 is made reset.
従って、プログラム実行の再開は、カウンタ17における所定のカウント時間経過後において、始めて発振判定安定時間が確保されている。 Thus, resumption of program execution, after the elapse of a predetermined count time in the counter 17, the first time the oscillation determination stabilization time is secured.

【0005】このような従来のスタンバイ回路においては、共振子を用いずに、外部クロックの供給を受けてマイクロコンピュータを動作させるシステムの場合においても、前述の発振安定時間の経過後でないと再動作させることができないため、応答性が悪いという問題点が介在している。 [0005] In such a conventional standby circuit, without using the resonator, even in case of a system for operating a microcomputer receives the supply of the external clock, re-operation and only after the lapse of the aforementioned oscillation stabilization time can not be, a problem of poor response is interposed. この問題点に対処するために、他の従来例として、特開平5−277809号公報(特願平3−3 To address this problem, as another conventional example, JP-A 5-277809 Patent Publication (Hei 3-3
9650号公報)においてクロック信号制御回路が提案されている。 The clock signal control circuit is proposed in Japanese Patent 9650 publication). 本提案によるクロック信号制御回路は、共振子を用いる発振回路と、当該発振回路の出力信号にもとづいてクロック信号を発生するクロック信号発生回路とを備えるクロック信号制御回路において、外部からの制御信号とリセット信号により制御され、前記発振回路の動作を制御する第1の制御回路と、前記第1の制御回路により初期化され、前記発振回路の出力信号を計数して、予め定めた計数値に到達した時に計数信号を出力する計数回路と、前記計数信号を制御する第2の制御回路と、前記第1および第2の制御回路により前記クロック発生回路の動作を制御する第3の制御回路とを備えることを特徴としている。 The clock signal control circuit according to the proposal, an oscillation circuit using the resonator, in the clock signal control circuit and a clock signal generating circuit for generating a clock signal based on the output signal of the oscillation circuit, and a control signal from the outside is controlled by a reset signal, a first control circuit for controlling the operation of the oscillation circuit is initialized by the first control circuit, and counts the output signal of the oscillation circuit, it reaches a predetermined count value a counting circuit for outputting a count signal when a second control circuit for controlling the count signal, and a third control circuit for controlling the operation of the clock generation circuit by said first and second control circuit It is characterized in that it comprises.

【0006】図7は、当該提案によるクロック信号制御回路の実施例を示す図であり、マイクロコンピュータのクロック信号制御回路として適用された例である。 [0006] Figure 7 is a diagram showing an example of a clock signal control circuit according to the proposal, an example which is applied as a clock signal control circuit of the microcomputer. 図7 Figure 7
に示されるように、本従来例は、インバータ21と、第1の制御回路として機能するフリップフロップ22と、 As shown in, this conventional example, an inverter 21, a flip-flop 22 which functions as a first control circuit,
第2の制御回路として機能するフリップフロップ28 Flip-flop 28 which functions as a second control circuit
と、第3の制御回路として機能するフリップフロップ2 When the flip-flop 2 which functions as a third control circuit
3と、共振子を用いた発振器24と、ORゲート25および27と、カウンタ26と、クロック発生回路29とを備えて構成されており、フリップフロップ23のリセットは、カウンタ26の出力と、予め外部クロックによる動作か共振子を用いる発振器による動作かを示すフリップフロック28の出力とにより設定されている。 3, an oscillator 24 using the resonator, an OR gate 25 and 27, a counter 26, is constituted by a clock generation circuit 29, a reset of the flip-flop 23, the output of the counter 26, previously It is set by the output of the flip-click 28 that indicates operation of the oscillator using the operation or resonator according to an external clock.

【0007】フリップフロップ22はRSフリップフロップであり、マイクロコンピュータのストップ命令10 [0007] The flip-flop 22 is an RS flip-flop, stop instruction of the microcomputer 10
2によりセットされ、ローレベルのリセット信号101 Is set by 2, a low-level reset signal 101
がインバータ21により反転されて出力されるアクティブのリセット信号103によりリセットされて、その出力により発振器24の動作を制御する。 There is reset by an active reset signal 103 which is output after being inverted by the inverter 21, controls the operation of the oscillator 24 by its output. カウンタ26 Counter 26
は、発振器24の発振出力104を計数し、一定時間の経過後において所定の計数値に達するとオーバーフロー信号105を出力する。 Counts the oscillation output 104 of the oscillator 24, and outputs an overflow signal 105 when after elapse of the predetermined time reaches a predetermined count value. フリップフロップ28は、電源投入時には論理“0”に初期化され、特定命令の実行によりセットされるパワーオンフリップフロップである。 Flip-flop 28, at the time of power-on is initialized to a logic "0", a power-on flip-flop which is set by the execution of a particular instruction.
また、フリップフロップ23は、セット優先のRSフリップフロップであり、フリップフロップ22の出力と、 The flip-flop 23 is a RS flip-flop of the set priority, and the output of the flip-flop 22,
ORゲート27の出力を受けて、クロック発生回路29 Receiving the output of the OR gate 27, the clock generation circuit 29
の動作を制御する。 To control the operation. そして、クロック発生回路29からは、発振器24の発振出力104およびフリップフロップ23からの制御信号を受けて、クロック信号106および107が出力される。 Then, from the clock generation circuit 29 receives a control signal from the oscillation output 104 and the flip-flop 23 of the oscillator 24, the clock signal 106 and 107 are output.

【0008】フリップフロップ28の動作は、外部信号またはマイクロコンピュータの命令等による信号によって制御されるが、本実施例においては、フリップフロップ28の出力信号は、予め外部クロック動作時においては“1”に設定され、共振子を用いる発振器による動作時においては“0”に設定される。 [0008] Operation of the flip-flop 28 is controlled by a signal by the instruction or the like of the external signal or the microcomputer, in the present embodiment, the output signal of the flip-flop 28 in advance at the external clock operation is "1" It is set to, at the time of operation by the oscillator using the resonator is set to "0". スタンバイ解除動作において、共振子動作の場合にはフリップフロップ28 In the standby releasing operation, in the case of the resonator operation, flip-flop 28
の出力信号は“0”に設定され、図6の従来例の場合と同様に、カウンタ26の計数値が所定値に達するとフリップフロップ23がリセットされ、発振安定時間が確保された状態になってからクロックが動作してプログラムが実行される。 The output signal is set to "0", as in the conventional example of FIG. 6, the count value of the counter 26 reaches a predetermined value the flip-flop 23 is reset, in a state where the oscillation stabilization time is secured program is run clock from when in operation. また他方、外部クロック動作時においては、フリップフロップ28の出力は“1”に設定され、 The other, at the time of the external clock operation, the output of flip-flop 28 is set to "1",
これにより、スタンバイ解除時においては、カウンタ2 As a result, at the time of standby is released, counter 2
6のカウント値に関わらず外部からのリセット信号10 Reset signal 10 from the outside regardless of the 6 count value of
1が解除されると同時に、フリップフロップ23もリセットされるために、クロックが動作しプログラムの実行が再開される。 At the same time 1 is released, in order to flip-flop 23 is reset, the execution of the clock is operating program is resumed. 従って、共振子を用いた発振器24の立ち上がり時の安定時間を確保することができるとともに、外部からのクロックを受ける場合においても、発振安定のための余分の待ち時間を削除することができるものとしており、不要な発振安定時間を待つことがなく応答性がよいとしている。 Therefore, it is possible to ensure the stabilization time when the rise of the oscillator 24 using the resonator, in a case of receiving a clock from outside even, as being able to remove the extra waiting time for oscillation stabilization cage, and a good response without waiting for unnecessary oscillation stabilization time.

【0009】 [0009]

【発明が解決しようとする課題】上述した従来のスタンバイ制御回路においては、内蔵される発振回路として共振子を用いずに、外部クロックの供給を受けてマイクロコンピュータを動作させるシステムの場合においても、 In [0008] Conventional standby control circuit described above, without using a resonator as an oscillation circuit incorporated, also in the case of a system for operating a microcomputer receives the supply of the external clock,
立ち上がり時点から安定したクロックが得られるにもかかわらず、発振安定時間を確保するためのカウンタが動作するまでに時間を要し、当該マイクロコンピュータの再動作時の応答性が低下するという欠点がある。 Despite the stable clock from the rising time obtained takes time until the counter for oscillation stabilization time is operated, there is a drawback that response at the time of re-operation of the microcomputer is reduced .

【0010】また、上記の欠点を解決する方法として、 [0010] In addition, as a method of solving the above-mentioned drawbacks,
特開平4−277809号公報(特願平3−39650 JP-4-277809 discloses (Hei 3-39650
号公報)が提案されているが、この提案においては、命令の追加もしくは端子の追加等が必要となり、回路規模の増大およびコストの増大を招くという欠点がある。 No. Although publication) have been proposed, in this proposal, and the like are required additional addition or terminal instructions, there is a disadvantage of causing an increase and cost increase of the circuit scale.

【0011】また、共振子動作であるか、または外部クロック動作であるかを予め設定することが必要となるために、システム変更等に対しては、対応するプログラムをも変更せざるを得なくなるという柔軟性に欠ける欠点がある。 [0011] or a resonator operation, or in order to advance it is necessary to set the external is clocked, for systems changes such as, also be forced to change the corresponding program there is a drawback that lack of flexibility.

【0012】 [0012]

【課題を解決するための手段】第1の発明のスタンバイ制御回路は、半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1の制御信号を出力する第1の制御回路と、前記発振回路の発振出力信号の振幅レベルを検出して、当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、前記完全クロック信号ならびに不完全クロック信号を入力して、前記完全クロック信号によりデ Means for Solving the Problems] standby control circuit of the first invention, an oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, the oscillation of the oscillator circuit in the standby control circuit including a clock generating circuit based on the output signal to generate the clock signal is controlled by a control signal and a reset signal supplied from outside, a first control for controlling the operation of said oscillator circuit a first control circuit for outputting a signal, by detecting the amplitude level of the oscillation output signal of the oscillation circuit, and a complete clock signal and an incomplete clock signal corresponding to the amplitude level, to produce separated respectively a counting clock generation circuit for outputting, by entering the full clock signal and incomplete clock signal, de by the full clock signal リメント動作を行い、前記不完全クロック信号によりインクリメント動作を行うとともに、 It performs decrement operation, performs an increment operation by the incomplete clock signal,
所定の計数値に対応してアンダーフロー信号を出力する計数回路と、前記第1の制御回路より出力される第1の制御信号と、前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記クロック発生回路の動作を制御するための第2の制御信号を出力する第2の制御回路と、を少なくとも備えて構成される。 Enter a counting circuit which outputs an underflow signal in response to a predetermined count value, a first control signal output from said first control circuit, the underflow signal outputted from said counting circuit the controls the initialization of the counter circuit, and includes a second control circuit for outputting a second control signal for controlling the operation of the clock generating circuit, at least.

【0013】なお、第1の発明における前記第1の制御回路としては、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、 [0013] Note that the first control circuit in the first invention, the control signal and the reset signal is supplied is inputted to the S terminal and the R terminal, respectively from the outside,
前記第1の制御信号がQ端子より出力されるフリップフロップにより形成し、前記計数クロック生成回路は、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して反転して出力するインバータと、これらのシュミットトリガインバータおよびインバータの出力を入力して前記不完全クロックを出力するEXORゲートとにより形成するとともに、前記第2の制御回路は、前記第1の制御信号がS端子に入力され、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成してもよい。 Said first control signal is formed by the flip-flop output from the Q terminal, the counting clock generation circuit includes a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal of said oscillation circuit, said an inverter for inverted output to input the oscillation output signal of the oscillation circuit, thereby formed by the EXOR gate for outputting enter the incomplete clock output of the Schmitt trigger inverter and an inverter, the second control circuit, said first control signal is input to the S terminal, the underflow signal is input to the R terminal, the second control signal may be formed by the flip-flop output from the Q terminal .

【0014】また、第2の発明のスタンバイ制御回路は、半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1の制御信号を出力する第1の制御回路と、 Further, the standby control circuit of the second aspect of the invention, an oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, based on the oscillation output signal of the oscillator circuit in the standby control circuit including a clock generation circuit for generating the clock signal Te is controlled by a control signal and a reset signal supplied from outside, and outputs a first control signal for controlling the operation of said oscillator circuit a first control circuit,
前記発振回路の発振出力信号の振幅レベルを検出して、 By detecting the amplitude level of the oscillation output signal of said oscillation circuit,
当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、前記完全クロック信号ならびに不完全クロック信号を入力して、前記完全クロック信号によりデクリメント動作を行い、前記不完全クロック信号によりインクリメント動作を行うとともに、所定の計数値に対応してアンダーフロー信号を出力する計数回路と、前記第1の制御回路より出力される第1の制御信号と、前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記半導体集積回路の内部回路のリセット動作を制御するための第2の制御信号を出力する第2の制御回路と、前記第2の制御信号の反転信号と、前記外部から供給されるリセット信 A complete clock signal and an incomplete clock signal corresponding to the amplitude level, and counting the clock generation circuit that generates and outputs separated respectively, and enter the full clock signal and incomplete clock signal, the complete clock signal It performs decrement operation by said performs increment operation by incomplete clock signal, a counting circuit which outputs an underflow signal in response to a predetermined count value, a first control output from said first control circuit signal and inputs an underflow signal outputted from the counting circuit controls the initialization of the counter circuit, the second control signal for controlling a reset operation of an internal circuit of the semiconductor integrated circuit a second control circuit for outputting an inverted signal of the second control signal, a reset signal supplied from the external とを入力して、前記内部回路に対する内部リセット信号を生成して出力する第3の制御回路と、を少なくとも備えて構成される。 Enter the door, at least comprising constituted a third control circuit for generating and outputting an internal reset signal, the for the internal circuit.

【0015】なお、第2の発明における前記第1の制御回路は、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、前記第1の制御信号がQ端子より出力されるフリップフロップにより形成し、前記計数クロック生成回路は、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して反転して出力するインバータと、これらのシュミットトリガインバータおよびインバータの出力を入力して前記不完全クロックを出力するE [0015] Incidentally, the in the second aspect of the invention the first control circuit, the control signal and the reset signal is supplied from the outside is input to the S terminal and the R terminal, respectively, said first control signal is output from the Q terminal formed by flip-flops, the counting clock generation circuit includes a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal of the oscillation circuit, inverting enter the oscillation output signal of the oscillator circuit inverter and, E which receives an output of the Schmitt trigger inverter and an inverter for outputting the incomplete clock and outputs
XORゲートとにより形成して、前記第2の制御回路は、前記第1の制御信号がS端子に入力され、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成するとともに、前記第3の制御回路は、前記外部から供給されるリセット信号がS端子に入力され、前記第2 Formed by an XOR gate, the second control circuit, said first control signal is input to the S terminal, the underflow signal is input to the R terminal, the second control signal Q terminal and forming a flip-flop that is more output, it said third control circuit, a reset signal supplied from the outside is input to the S terminal, the second
の制御信号の反転信号がR端子に入力されて、前記第3 Inverted signal of the control signal is input to the R terminal of the third
の制御信号がQ端子より出力されるフリップフロップにより形成してもよい。 Control signals may also be formed by the flip-flop output from the Q terminal.

【0016】更に、第3の発明のスタンバイ制御回路は、半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1の制御信号を出力する第1の制御回路と、 Furthermore, the standby control circuit of the third invention, an oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, based on the oscillation output signal of the oscillator circuit in the standby control circuit including a clock generation circuit for generating the clock signal Te is controlled by a control signal and a reset signal supplied from outside, and outputs a first control signal for controlling the operation of said oscillator circuit a first control circuit,
前記発振回路の発振出力信号の振幅レベルを検出して、 By detecting the amplitude level of the oscillation output signal of said oscillation circuit,
当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、前記完全クロック信号ならびに前記外部から供給されるリセット信号により制御され、 A complete clock signal and an incomplete clock signal corresponding to the amplitude level, and counting the clock generation circuit that generates and outputs separated respectively, said controlled by complete clock signal and a reset signal supplied from the outside,
第2の制御信号を出力する第2の制御回路と、前記第2 A second control circuit for outputting a second control signal, the second
の制御信号により制御されてインクリメントまたはデクリメントを切替えて動作し、前記不完全クロック信号を入力して計数動作を行うとともに、所定の計数値に対応してアンダーフロー信号を出力する計数回路と、前記第1の制御回路より出力される第1の制御信号と、前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記クロック発生回路の動作を制御するための第3の制御信号を出力する第3の制御回路と、を少なくとも備えて構成される。 Is controlled by the control signal operates by switching the increment or decrement, the performs counting operation by entering the incomplete clock signal, a counting circuit which outputs an underflow signal in response to a predetermined count value, the a first control signal outputted from the first control circuit, inputs an underflow signal outputted from the counting circuit controls the initialization of the counter circuit, the operation of the clock generating circuit It constituted a third control circuit for outputting a third control signal for controlling at least provided with.

【0017】なお、第3の発明における前記第1の制御回路は、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、前記第1の制御信号がQ端子より出力されるフリップフロップにより形成し、前記第2の制御回路は、前記外部から供給されるリセット信号がR端子に入力され、前記完全クロック信号がS端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成して、前記計数クロック生成回路は、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して前記不完全クロックを出力するインバータとにより形成するとともに、前記第3の制御回路は、 [0017] Incidentally, the in the third aspect of the present invention the first control circuit, the control signal and the reset signal is supplied from the outside is input to the S terminal and the R terminal, respectively, said first control signal is output from the Q terminal formed by flip-flops, said second control circuit, a reset signal supplied from the outside is input to the R terminal, the complete clock signal is input to the S terminal, the second control signal formed by the flip-flop output from the Q terminal, the counting clock generation circuit includes a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal of the oscillation circuit, the oscillation output signal of the oscillator circuit and forming by an inverter for outputting the incomplete clock to input, said third control circuit,
前記第1の制御信号がS端子に入力され、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成してもよい。 The first control signal is input to the S terminal, the underflow signal is input to the R terminal, the second control signal may be formed by the flip-flop output from the Q terminal.

【0018】 [0018]

【実施例】次に、本発明について図面を参照して説明する。 EXAMPLES Next, will be described with reference to the drawings the present invention.

【0019】図1は本発明の第1の実施例を示すブロック図である。 [0019] FIG. 1 is a block diagram showing a first embodiment of the present invention. 図1に示されるように、本実施例は、フリップフロップ1および5と、発振回路2と、シュミットトリガインバータ31、インバータ32およびEXOR As shown in FIG. 1, this embodiment includes a flip-flop 1 and 5, the oscillation circuit 2, the Schmitt trigger inverter 31, inverter 32 and EXOR
ゲート33を含む計数クロック生成回路3と、カウンタ4と、クロック発生回路6と、OR回路7とを備えて構成される。 A counting clock generation circuit 3 including a gate 33, a counter 4, a clock generator circuit 6, constituted by an OR circuit 7.

【0020】図1において、フリップフロップ1はRS [0020] In Figure 1, the flip-flop 1 RS
フリップフロップであり、マイクロコンピュータからのストップ信号102によりセットされ、ハイアクティブのリセット信号101によりリセットされて、出力される信号103は発振回路2に送られて、当該発振回路に対する動作制御が行われる。 A flip-flop, is set by the stop signal 102 from the microcomputer, is reset by the high-active reset signal 101, the signal 103 output is sent to the oscillation circuit 2, the operation control for the oscillator circuit is performed . なおフリップフロップ1がセットされている間においては、その出力として、ロウレベルの信号103が出力される。 In still while the flip-flop 1 is set, as its output, the low level of the signal 103 is output. 当該フリップフロップ2より出力される“0”の信号103を受けて発振回路2が発振状態となり、当該発振回路2からは発振信号104が出力されて、計数クロック生成回路3およびクロック発生回路合6に入力される。 Oscillation circuit 2 becomes the oscillation state in response to a signal 103 of the output from the flip-flop 2 "0", from the oscillation circuit 2 is output oscillation signal 104, the count clock generating circuit 3 and the clock generation circuit if 6 It is input to. 計数クロック生成回路3は、シュミットトリガインバータ31、ヒステリシス特性を持たないノーマルタイプのインバータ32および2入力のEXORゲート33により形成されており、 Counting clock generation circuit 3, the Schmitt trigger inverter 31 is formed by normal type of inverter 32 and a two-input EXOR gate 33 having no hysteresis characteristic,
発振回路2より出力される発振信号104が十分な振幅レベルのクロックの場合においては、シュミットトリガインバータ31を介して完全クロック信号105が出力され、また発振回路2より出力される発振信号104が不十分な振幅レベルのクロックの場合には、シュミットトリガインバータ31とノーマルインバータ32の出力のEXORゲート33を介して不完全クロック106が出力される。 When the oscillation signal 104 outputted from the oscillation circuit 2 is sufficient amplitude level clock, complete clock signal 105 through a Schmitt trigger inverter 31 is outputted, also the oscillation signal 104 outputted from the oscillation circuit 2 is not in the case of a sufficient amplitude level clock is incomplete clock 106 is outputted through the EXOR gate 33 the output of the Schmitt trigger inverter 31 and the normal inverter 32.

【0021】カウンタ4は、計数クロック生成回路3より出力される完全クロック105によりデクリメント動作し、また不完全クロック106によりインクリメント動作するアップ/ダウンカウンタであり、所定の計数値に対応してアンダーフロー信号(以下、UDF信号と云う)107が生成されて出力される。 The counter 4 counts the clock generation circuit 3 is decremented operated by full clock 105 output from and an up / down counter operating incremented by the incomplete clock 106, underflow in response to a predetermined count value signal (hereinafter, referred to as UDF signal) 107 is generated and output. また、フリップフロップ5はセット優先のRSフリップフロップであり、 In addition, the flip-flop 5 is an RS flip-flop of the set priority,
フリップフロップ1より出力される信号103と、カウンタ4より出力されるUDF信号107の入力を受けて、信号108が出力されてクロック発生回路6およびORゲート7に入力される。 The signal 103 output from the flip-flop 1, receives an input of the UDF signal 107 output from the counter 4, the signal 108 is input is output to the clock generation circuit 6 and the OR gate 7. この信号108を介してクロック発生回路6の動作が制御されるとともに、カウンタ4のリセットが制御される。 Together with the operation of the clock generating circuit 6 is controlled via the signal 108, resets the counter 4 is controlled. クロック発生回路6においては、発振回路2より出力されるクロック信号104 In the clock generation circuit 6, the clock signal 104 output from the oscillation circuit 2
が入力され、当該クロック信号にもどづいて所定のクロック信号109および110が生成されて出力される。 There is inputted, a predetermined clock signal 109 and 110 also etc. Zui to the clock signal is generated and output.

【0022】図2(a)、(b)、(c)、(d)、 FIG. 2 (a), (b), (c), (d),
(e)、(f)、(g)および(h)は、本実施例の共振子を用いた場合における各部の信号を示すタイミング図であり、また、図3(a)、(b)、(c)、 (E), (f), (g) and (h) is a timing diagram showing signals at various parts in the case of using the resonator of this embodiment, also, FIG. 3 (a), (b), (c),
(d)、(e)、(f)、(g)および(h)は、本実施例の外部からクロックパルスの供給を受ける場合における各部の信号を示すタイミング図である。 (D), (e), (f), (g) and (h) are timing diagrams showing the respective portions of the signal when the external of the present embodiment receives the supply of the clock pulses.

【0023】次に、最初に、図1および図2の参照して、本実施例の共振子を用いた場合における動作について説明する。 Next, first, with reference to FIGS. 1 and 2, the operation will be described in the case of using the resonator of this embodiment. まず、時刻T 0において電源が投入され、 First, the power at time T 0 is turned on,
リセット信号101(図2(a)参照)が“1”になると、フリップフロップ1およびカウンタ4と、当該半導体集積回路内の内部回路等が初期化される。 When the reset signal 101 (see FIG. 2 (a)) becomes "1", the flip-flop 1 and the counter 4, the internal circuit or the like in the semiconductor integrated circuit is initialized. また、フリップフロップ5より出力される信号108(図2(g) The signal 108 output from the flip-flop 5 (Fig. 2 (g)
参照)は“0”または“1”の何れであっても、電源投入時のリセット信号101が、通常発振の安定に十分な時間の間において“1”となっているために問題がないが、ここでは便宜上“1”であるものとする。 See also) is either a "0" or "1", the reset signal 101 at power-on, but there is no problem to normal is "1" during the stable time sufficient oscillation here assumed is for convenience "1". 従って、 Therefore,
発振回路2が発振状態にあっても、クロック発生回路6 The oscillation circuit 2 is in the oscillation state, the clock generation circuit 6
に入力される信号108が“1”であるためにクロック発生回路6は停止状態にある。 Clock generating circuit 6 for the signal 108 is input is "1" is in a stopped state. また、フリップフロップ1から出力される信号103(図2(b)参照)が“0”であるために、発振回路2が発振を開始し、当該発振回路2より出力される発振信号104(図2(c) In order signal 103 outputted from the flip-flop 1 (see FIG. 2 (b)) is "0", the oscillation circuit 2 starts oscillating, the oscillation signal 104 (FIG output from the oscillation circuit 2 2 (c)
参照)の振幅レベルは、次第に大きいレベルになってゆく。 The amplitude level of the reference), become increasingly more high level. 次いで、時刻T 1においてはリセット信号101が“0”になるが、フリップフロップ5より出力される信号108が“1”であるために、クロック信号109および110はクロック発生回路6より出力されることがない。 Then, although the reset signal 101 becomes "0" at time T 1, for signal 108 is outputted from the flip-flop 5 is "1", the clock signal 109 and 110 are output from the clock generation circuit 6 that there is no. カウンタ4においては、リセットが解除されてカウンタが開始されるが、発振回路2より出力される発振信号104の振幅が小さいために、シュミットトリガインバータ31はこれには感応せず、ノーマルインバータ32からのみクロック信号が伝達され、完全クロック信号105(図2(d)参照)は停止状態となって、不完全クロック106(図2(e)参照)のみが動作するために、これを受けてカウンタ4においてはインクリメント動作が行われる。 In the counter 4, the reset is released the counter is started, for the amplitude of the oscillation signal 104 outputted from the oscillation circuit 2 is small, the Schmitt trigger inverter 31 is not sensitive to this, from the normal inverter 32 clock signal is transmitted only full clock signal 105 (see FIG. 2 (d)) in the stopped state, because only incomplete clock 106 (see FIG. 2 (e)) is operated, in response to this counter increment operation is performed in 4.

【0024】時刻T 2においては、クロック信号104 [0024] At time T 2, the clock signal 104
の振幅レベルが成長して、シュミットトリガインバータ31が感応する所定レベルに達すると、不完全クロック105は停止し、完全クロック106の動作が開始される。 And amplitude level growth, the Schmitt trigger inverter 31 reaches a predetermined level sensitive, incomplete clock 105 is stopped and the operation of the complete clock 106 is started. 従って、カウンタ4においては、その動作がインクリメント動作からデクリメント動作に移行する。 Thus, in the counter 4, the operation proceeds to decrement the increment operation. そして、時刻T 3においては、カウンタ4がアンダーフローしてUDF信号107が出力されると、これを受けて、 Then, at time T 3, the counter 4 is UDF signal 107 is outputted to underflow, In response to this,
フリップフロップ5がリセットされ、フリップフロップ5より出力される“1”の信号108を介してクロック発生回路6が動作状態となり、発振信号104を受けて、当該クロック発生回路6からはクロック信号109 Flip-flop 5 is reset, the clock generating circuit 6 is in an operating state via the signal 108 of "1" is output from the flip-flop 5 receives the oscillation signal 104, clock signal 109 from the clock generating circuit 6
および110が出力され、半導体集積回路内の内部回路に送出される。 And 110 is output and transmitted to the internal circuit in the semiconductor integrated circuit. そして時刻T 4において、外部からのストップ信号102(図2(h)参照)が入力されると、 At time T 4, the stop signal 102 from the outside (see FIG. 2 (h)) is input,
これを受けてフリップフロップ1および5は共にセットされ、フリップフロップ1より出力される“1”の信号103を受けて発振回路2の発振は停止され、カウンタ4が初期化されるとともに、フリップフロップ5より出力される“1”の信号108を受けてクロック発生回路6からのクロック信号109および110の出力も停止される。 The flip-flops 1 and 5 In response to this are both set, the oscillation of the oscillation circuit 2 receives a signal 103 of "1" is output from the flip-flop 1 is stopped, together with the counter 4 is initialized, the flip-flop the output of the clock signals 109 and 110 of the 5 receives the signal 108 is the "1" output from the clock generation circuit 6 is also stopped. このために、半導体集積回路における消費電力は極小の状態となる。 Therefore, power consumption in the semiconductor integrated circuit is in a state of minimum.

【0025】そして、再度リセット信号101を“1” [0025] Then, the reset signal 101 "1" again
とすることにより、フリッフフロップ1の出力103を介して発振回路2の発振が開始され、またORゲート7 With the oscillation of the oscillation circuit 2 is started via the output 103 of the flip-off flop 1 and OR gate 7
を介してカウンタ4が初期化される。 Counter 4 is initialized through. リセット信号10 Reset signal 10
1を“0”にすることにより、カウンタ4は、前述のように、発振信号104の振幅レベルが不十分な期間においては、計数クロック生成回路3より出力される不完全クロック105によりインクリメント動作が行われ、また所定の振幅レベルに達した後においては完全クロック106によりデクリメント動作が行われる。 By the 1 "0", the counter 4, as described above, in the amplitude level insufficient period of the oscillation signal 104, the increment operation by incomplete clock 105 output from the count clock generating circuit 3 performed, also decrement operation is performed by full clock 106 in after a predetermined amplitude level. また、カウンタ4おいてUDF信号107が発生されて出力されることにより、フリップフロップ5の出力108を介して、クロック発生回路6よりはクロック信号109および110の出力が再開される。 Further, by the counter 4 Oite UDF signal 107 is output after being generated, through the output 108 of the flip-flop 5, the output of the clock signals 109 and 110 is resumed from the clock generator 6. 即ち、発振回路3より出力される発振信号104の振幅レベルが、所定レベルに達するまでの時間に応じた発振安定時間を確保することが可能となる。 That is, the amplitude level of the oscillation signal 104 outputted from the oscillation circuit 3, it is possible to secure the oscillation stable time according to the time to reach the predetermined level.

【0026】次に、図1および図3を参照して、外部からクロックパルスの供給を受ける場合における、本実施例の動作について説明する。 Next, with reference to FIGS. 1 and 3, when receiving the supply of the clock pulses from the outside, the operation of this embodiment will be described. なお、ここにおいては、前述の共振子を用いた場合における本実施例の動作と重複する点については説明を省略し、前述の図2(a)、 Note that in this case, the points that overlap with the operation of this embodiment in the case of using the above-mentioned resonator is not described, the above-described FIG. 2 (a), the
(b)、(c)、(d)、(e)、(f)、(g)および(h)のタイミング図に示される動作とは異なる点について説明するものとする。 (B), shall be described (c), (d), (e), (f), the differences from the operation shown in the timing diagram of (g) and (h). 図1における発振回路2より出力される発振信号104(図3(c)参照)は、外部からのクロックの供給を受ける状態にあるため、時刻T 0においては、フリップフロップ1に入力されるリセット信号101(図3(a)参照)がアクティブになると、当該フリップフロップ1より出力される“0”の信号103(図3(b)参照)を受けて直ちに十分な振幅レベルで発振を開始する。 Oscillation signal 104 outputted from the oscillation circuit 2 in FIG. 1 (see FIG. 3 (c)), because it is in a state supplied with an external clock, at time T 0, is input to the flip-flop 1 Reset When the signal 101 (see FIG. 3 (a)) is activated, it starts oscillating immediately with plenty amplitude level signal 103 receives (see FIG. 3 (b)) of the output from the flip-flop 1 "0" . 従って、シュミットトリガインバータ31およびノーマルインバータ32からも同様にクロック信号が伝達されて、完全クロック105(図3(d)参照)が動作状態となって出力され、不完全クロック106(図3(e)参照)は停止状態となる。 Therefore, it is transmitted is likewise the clock signal from the Schmitt trigger inverter 31 and the normal inverter 32, complete clock 105 (see FIG. 3 (d)) is output as operation state, an incomplete clock 106 (FIG. 3 (e ) reference) in a stopped state. これに対応して、時刻T 1においてカウンタ4がリセットを解除されるとデクリメント動作が行われ、カウンタ4 Correspondingly, when at time T 1 counter 4 is released the reset decrement operation is performed, the counter 4
よりは、1クロック後にUDF信号107(図3(f) More, UDF signal 107 after one clock (Fig. 3 (f)
参照)が出力されてフリップフロップ5に入力される。 See) is input is output to the flip-flop 5.
フリップフロップ5においては、このUDF信号107 In the flip-flop 5, the UDF signal 107
をリセット端子に受けてリセットされ、その出力108 The receiving the reset terminal reset, its output 108
(図3(g)参照)はクロック発生回路6に入力される。 (See FIG. 3 (g)) is input to the clock generation circuit 6. クロック発生回路6は、フリップフロップ5より出力される“0”の信号108を受けて動作状態となり、 Clock generating circuit 6, an operational state in response to a signal 108 of "0" is output from the flip-flop 5,
発振回路2からの発振信号104の入力に対応してクロック信号109および110が出力され、半導体集積回路内の内部回路に送られて、当該内部回路の動作が開始される。 Clock signals 109 and 110 in response to the input of the oscillation signal 104 from the oscillation circuit 2 is output, is sent to the internal circuit in the semiconductor integrated circuit, the operation of the internal circuit starts.

【0027】時刻T 4においてストップ信号102(図3(h)参照)が入力されると、フリップフロップ1および5が共にセットされ、これによりフリップフロップ1のより出力される“1”の信号103を受けて発振回路2の発振は停止される。 [0027] When the stop signal 102 at time T 4 (see FIG. 3 (h)) is input, is set flip-flops 1 and 5 are both signal 103 are thereby more output of the flip-flop 1 "1" oscillation of the oscillation circuit 2 receives is stopped. また、フリップフロップ5を介して出力される“1”の信号108を介してカウンタ3が初期化されるとともにクロック発生回路6の動作が停止され、発振回路2からの発振信号104の入力に対応するクロック信号109および110の出力も停止される。 Further, operation of the clock generating circuit 6 with the counter 3 via a signal 108 of "1" is output through the flip-flop 5 is initialized is stopped, corresponding to an input of the oscillation signal 104 from the oscillation circuit 2 the output of the clock signals 109 and 110 to also stopped. このため、この状態においては、半導体集積回路における消費電力は極小となる。 Therefore, in this state, power consumption in the semiconductor integrated circuit becomes minimum. そして、再度、リセット信号101が“1”に設定されると、これにより発振回路2は発振を開始しカウンタ4は初期化される。 Then, again, when the reset signal 101 is set to "1", thereby the oscillation circuit 2 counter 4 starts oscillating is initialized. また、リセット信号101が“0”に設定される場合には、カウンタ4は、発振回路2より出力されるクロック104の振幅が十分なレベルであるために、不完全クロック106によるインクリメント動作は行われず、直ちに完全クロック105によるデクリメント動作が行われる。 Further, if it is set to the reset signal 101 is "0", the counter 4, for amplitudes of the clock 104 output from the oscillation circuit 2 is a sufficient level, the increment operation due to incomplete clock 106 performed is not, decrement operation is performed by immediately complete clock 105. また、この場合には、カウンタ4においてUDF信号107が発生して出力されることにより、フリップフロップ5より出力される信号108が“0”となり、これにより、クロック発生回路6が動作状態となって、半導体集積回路の内部回路に対するクロック信号109および110の送出が再開される。 Further, in this case, by UDF signal 107 is output occurred in the counter 4, the signal 108 is "0" output from the flip-flop 5, thereby, becomes a clock generating circuit 6 is in an operating state Te, transmission of clock signals 109 and 110 to the internal circuit of the semiconductor integrated circuit is resumed. 即ち、発振回路2より出力される発振信号104の振幅レベルが始めから所定レベルに達しているために、発振安定時間なしに半導体集積回路の動作を開始させることができる。 That is, the amplitude level of the oscillation signal 104 outputted from the oscillation circuit 2 has reached from the beginning to a predetermined level, it is possible to start the operation of the semiconductor integrated circuit without oscillation stabilization time.

【0028】次に、本発明の第2の実施例について説明する。 Next, a description will be given of a second embodiment of the present invention. 図4は、本実施例の構成を示すブロック図である。 Figure 4 is a block diagram showing the configuration of the present embodiment. 図4に示されるように、本実施例は、フリップフロップ1、5および9と、発振回路2と、計数クロック生成回路3と、カウンタ4と、クロック発生回路8と、O This embodiment, as shown in Figure 4, the flip-flops 1, 5 and 9, the oscillation circuit 2, a counting clock generation circuit 3, a counter 4, a clock generator circuit 8, O
R回路7と、インバータ10とを備えて構成されており、計数クロック生成回路3の構成は、図1に示される第1の実施例の場合と同様であり、シュミットトリガインバータ31、ノーマルタイプのインバータ32およびEXORゲート33により形成されている。 And R circuit 7 is configured by an inverter 10, the configuration of the count clock generating circuit 3 are the same as in the first embodiment shown in FIG. 1, the Schmitt trigger inverter 31, the normal type It is formed by the inverter 32 and the EXOR gate 33. 本実施例の第1の実施例との構成上の相違点は、新たにフリップフロップ9とインバータ10が付加されていることである。 Differences in construction with the first embodiment of the present embodiment is that are newly added flip-flop 9 and the inverter 10.

【0029】図4において、フリップフロップ1はRS [0029] In Figure 4, the flip-flop 1 RS
フリップフロップであり、マイクロコンピュータからのストップ信号102によりセットされ、ハイアクティブのリセット信号101によりリセットされて、当該フリップフロップ1より出力される信号103は発振回路2 A flip-flop, is set by the stop signal 102 from the microcomputer, it is reset by the high-active reset signal 101, the signal 103 output from the flip-flop 1 oscillation circuit 2
に送られて、発振回路2に対する動作制御が行われる。 Sent to the operation control for the oscillation circuit 2 is performed.
この場合に、フリップフロップ1より出力される信号1 In this case, the signal 1 output from the flip-flop 1
03は、当該フリップフロップ1がリセットされている間においては“0”の信号として出力され、またセットされている間においては“1”の信号として出力される。 03, between the flip-flop 1 is reset is output as a signal "0", and in between is set is output as a signal of "1". これを受けて発振回路2においては、フリップフロップ1がリセット(信号103が“0”)されている間においては発振状態となって発振信号104が出力され、フリップフロップ1がセット(信号103が“1”)されている間においてはロウレベルの信号が出力される。 In the oscillation circuit 2 receives this, the oscillation signal 104 becomes the oscillation state is output during the flip-flop 1 is reset (signal 103 is "0"), the flip-flop 1 is set (signal 103 low-level signal is output during the "1") it is.

【0030】計数クロック生成回路3は、シュミットトリガインバータ31、ヒステリシス特性を持たないノーマルタイプのインバータ32および2入力のEXORゲート33により形成されており、発振回路2より出力される発振信号104が十分な振幅レベルのクロックの場合においては、シュミットトリガインバータ31を介して完全クロック信号105が出力され、また発振回路2 The counting clock generating circuit 3, the Schmitt trigger inverter 31 is formed by normal type of inverter 32 and a two-input EXOR gate 33 having no hysteresis characteristic, the oscillation signal 104 outputted from the oscillation circuit 2 is sufficiently such in the case of the amplitude level of the clock is completely clock signal 105 through a Schmitt trigger inverter 31 is outputted, also the oscillation circuit 2
より出力される発振信号104が不十分な振幅レベルのクロックの場合には、シュミットトリガインバータ31 When the oscillation signal 104 is insufficient amplitude level clock more output Schmitt trigger inverter 31
とノーマルタイプのインバータ32との出力が、EXO And the output of the normal type of inverter 32, EXO
Rゲート33を介して不完全クロック106として出力される。 Through R gate 33 is output as an incomplete clock 106.

【0031】カウンタ4は、計数クロック生成回路3より出力される完全クロック105によりデクリメント動作し、また不完全クロック106によりインクリメント動作するアップ/ダウンカウンタであり、所定の計数値に対応してUDF信号107が生成されて出力される。 The counter 4 is to decrement the complete clock 105 output from the count clock generating circuit 3, also an up / down counter operating incremented by the incomplete clock 106, UDF signal in response to a predetermined count value 107 is generated and output.
また、フリップフロップ5はセット優先のRSフリップフロップであり、フリップフロップ1より出力される信号103と、カウンタ4より出力されるUDF信号10 The flip-flop 5 is RS flip-flop of the set priority, and the signal 103 output from the flip-flop 1, UDF signal 10 outputted from the counter 4
7の入力を受けて、信号108が出力されてORゲート7を介してカウンタ4に入力されるとともに、インバータ10を介してフリップフロップ9に入力され、内部リセット信号の制御用として機能する。 Receiving 7 input a, with the signal 108 is input is output to the counter 4 via the OR gate 7, it is input to the flip-flop 9 through the inverter 10, and functions as a control of the internal reset signal. また、クロック発生回路8においては、発振回路2より出力される発振信号104が入力されて、当該発振信号104にもどづいて所定のクロック信号109および110が生成されて出力され、半導体集積回路の内部回路に送出される。 In the clock generating circuit 8, the oscillation signal 104 is input to be output from the oscillation circuit 2, a predetermined clock signal 109 and 110 also etc. Zui to the oscillation signal 104 is generated and output, the semiconductor integrated circuit It is sent to the internal circuit. そして、新たに付加されたフリップフロップ9は、セット優先のRSフリップフロップであり、フリップフロップ5より出力される信号108がインバータ10により反転された信号と、リセット信号101との入力を受けて、リセット信号114が生成されて出力され、半導体集積回路の内部回路に送出される。 Then, the flip-flop 9 that is newly added is a RS flip-flop of the set priority, signal 108 outputted from the flip-flop 5 receives the signal inverted by the inverter 10, the input of the reset signal 101, reset signal 114 is generated and output, is sent to the internal circuit of the semiconductor integrated circuit.

【0032】本実施例と前述の第1の実施例との相違点は、第1の実施例においては、クロック発生回路6の動作が、フリップフロップ5より出力される信号108により制御されているのに対して、本実施例におけるクロック発生回路8においては、発振回路2より出力される発振信号104の入力に対応して、即クロック信号10 The difference between this embodiment and the first embodiment described above, in the first embodiment, the operation of the clock generation circuit 6 are controlled by a signal 108 outputted from the flip-flop 5 whereas, in the clock generating circuit 8 in the present embodiment, in response to the input of the oscillation signal 104 outputted from the oscillation circuit 2, Save the clock signal 10
9および110が出力されるように構成されており、当該発振信号104が入力されている限りにおいては、必らずクロック信号109および110が、クロック発生回路8より内部回路に対して出力されるということである。 9 and 110 are configured to be output, as long as the oscillation signal 104 is input, 必Razu clock signals 109 and 110 is output to the internal circuit from the clock generating circuit 8 That's what it means.

【0033】また、本実施例の第1の実施例との他の相違点は、第1の実施例における半導体集積回路の内部回路に対するリセット信号として、リセット信号101 [0033] Another difference from the first embodiment of the present embodiment, as a reset signal for the internal circuit of the semiconductor integrated circuit in the first embodiment, the reset signal 101
が、そのまま直接当該内部回路に送出されているのに対して、本実施例においては、半導体集積回路の内部回路に対するリセット信号114は、リセット信号101の入力を受けてセットされるフリップフロップ5の出力1 But with respect to what is delivered as it is directly to the internal circuit, in the present embodiment, the reset signal 114 to the internal circuit of the semiconductor integrated circuit, the flip-flop 5 is set by receiving the input of the reset signal 101 output 1
08の反転信号を介して、フリップフロップ9より出力される信号を、当該リセット信号114として用いていることである。 Through 08 of the inverted signal, a signal output from the flip-flop 9 is that it is used as the reset signal 114.

【0034】従って、前述した第1の実施例においては、発振安定時間が確保された後にクロック信号109 [0034] Thus, in the first embodiment described above, the clock signal 109 after the oscillation stabilization time is secured
および110が出力され、半導体集積回路の内部回路における動作が開始されるのに対比して、本実施例においては、発振回路2が動作するのに対応して、始めからクロック信号109および110が発生されており、発振安定時間が確保された後に内部リセット信号が解除されて、半導体集積回路の内部回路における動作が開始される。 And 110 is output, in contrast to operation in the internal circuit of the semiconductor integrated circuit is started, in the present embodiment, in response to the oscillation circuit 2 is operated, the clock signal 109 and 110 from the beginning are generated, the internal reset signal after the oscillation stabilization time is secured is released, the operation in the internal circuit of the semiconductor integrated circuit is started. 但し、上記の第1および第2の実施例の何れの場合においても、発振安定時間の経過後において、内部回路の動作が開始される点については同様である。 However, in any of the first and second embodiments described above, after the lapse of the oscillation stabilization time is the same for that operation of the internal circuit is started.

【0035】また、共振子を用いずに外部からのクロックにより動作する場合においても、前述の第1の実施例の場合と同様に発振安定時間がない状態において、本実施例の場合には、内部リセット信号が解除されて、直ちに半導体集積回路の内部回路の動作が開始されることは云うまでもない。 Further, in the case of operation by the clock from the outside without using a resonator even in the absence of similarly oscillation stabilization time as in the first embodiment described above, in the case of this embodiment, internal reset signal is canceled, it is needless to say immediately that the operation of the internal circuit of the semiconductor integrated circuit is started.

【0036】次に、本発明の第3の実施例について説明する。 Next, a description will be given of a third embodiment of the present invention. 図5は、本実施例の構成を示すブロック図である。 Figure 5 is a block diagram showing the configuration of the present embodiment. 図5に示されるように、本実施例は、フリップフロップ1、5および12と、発振回路2と、シュミットトリガインバータ31およびノーマルタイプのインバータ32を含む計数クロック生成回路11と、カウンタ13 As shown in FIG. 5, this embodiment includes a flip-flop 1, 5 and 12, the oscillation circuit 2, a counting clock generation circuit 11 comprising a Schmitt trigger inverter 31 and normal type of inverter 32, the counter 13
と、クロック発生回路6と、ORゲート7とを備えて構成されている。 When a clock generating circuit 6 is configured by an OR gate 7. 本実施例の第1の実施例との構成上の相違点は、計数クロック生成回路11、フリップフロップ12およびカウンタ13を含む構成内容にある。 Differences in construction with the first embodiment of the present embodiment, the count clock generating circuit 11, in the configuration content including a flip-flop 12 and the counter 13.

【0037】図5において、フリップフロップ1は、第1および第2の実施例の場合と同様に、セット優先のR [0037] In FIG. 5, the flip-flop 1, as in the case of the first and second embodiments, the set priority R
Sフリップフロップであり、マイクロコンピュータからのストップ信号102によりセットされ、ハイアクティブのリセット信号101によりリセットされて、当該フリップフロップ1より出力される信号103は発振回路2に送られて、発振回路2に対する動作制御が行われる。 Is S flip-flop, is set by the stop signal 102 from the microcomputer, is reset by the high-active reset signal 101, the signal 103 output from the flip-flop 1 is fed to the oscillation circuit 2, the oscillation circuit 2 operation control for is carried out. この場合に、フリップフロップ1より出力される信号103が、当該フリップフロップ1がリセットされている間においては“0”の信号として出力され、またセットされている間においては“1”の信号として出力される点、ならびに、これを受けて発振回路2において、 In this case, the signal 103 output from the flip-flop 1, a signal of the in between the flip-flop 1 is reset is output as a signal "0", and in between is set to "1" points to be outputted, and, in the oscillation circuit 2 receives this,
フリップフロップ1がリセット(信号103が“0”) Flip-flop 1 is reset (signal 103 is "0")
されている間においては発振状態となって発振信号10 Oscillating signal 10 at the while being in a oscillating state
4が出力され、フリップフロップ1がセット(信号10 4 is outputted, the flip-flop 1 is set (signal 10
3が“1”)されている間においてはロウレベルの信号が出力されることは、前述の第1および第2の実施例の場合と同様である。 3 is "1") in between which is the low-level signal is outputted are the same as those of the first and second embodiments described above.

【0038】計数クロック生成回路11は、シュミットトリガインバータ31と、ヒステリシス特性を持たないノーマルタイプのインバータ32により形成されており、発振回路2より出力される発振信号104が十分な振幅レベルのクロックの場合においては、シュミットトリガインバータ31を介して完全クロック信号105が出力され、また発振回路2より出力される発振信号10 The counting clock generation circuit 11 includes a Schmitt trigger inverter 31 is formed by a normal type of inverter 32 having no hysteresis characteristic, the oscillation signal 104 is sufficient amplitude level of the clock output from the oscillator circuit 2 in case, the oscillation signal 10 completely clock signal 105 through a Schmitt trigger inverter 31 is outputted, also output from the oscillation circuit 2
4の振幅レベルの如何に関せず、ノーマルインバータ3 How Kanse not four amplitude levels, the normal inverter 3
2を介しては不完全クロック111が出力される。 Via a 2 incomplete clock 111 is output. カウンタ4は、計数クロック生成回路11より出力される不完全クロック111によりカウンタ動作し、フリップフロップ12より出力される信号を受けてインクリメントまたはデクリメントの何れかに切替えて動作するアップ/ダウンカウンタでであり、所定の計数値に対応してU Counter 4, the incomplete clock 111 output from the count clock generating circuit 11 the counter operates, in an up / down counter which operates by switching to either increment or decrement in response to a signal output from flip-flop 12 There, U in response to a predetermined count value
DF信号107が生成されて出力される。 DF signal 107 is generated and output. また、フリップフロップ5はセット優先のRSフリップフロップであり、フリップフロップ1より出力される信号103と、 The flip-flop 5 is RS flip-flop of the set priority, and the signal 103 output from the flip-flop 1,
カウンタ4より出力されるUDF信号107の入力を受けて、信号108が出力されてクロック発生回路6およびORゲート7に入力される。 In response to input of the UDF signal 107 output from the counter 4, the signal 108 is input is output to the clock generation circuit 6 and the OR gate 7. この信号108を介してクロック発生回路6の動作が制御されるとともに、OR Together with the operation of the clock generating circuit 6 is controlled via the signal 108, OR
ゲート7を介してカウンタ4のリセットが制御される。 Reset the counter 4 is controlled through the gate 7.
クロック発生回路6においては、発振回路2より出力される発振信号104が入力され、当該発振信号にもとづいて所定のクロック信号109および110が生成されて出力される。 In the clock generation circuit 6, an oscillation signal 104 outputted from the oscillation circuit 2 is input, a predetermined clock signal 109 and 110 on the basis of the oscillation signal is generated and output.

【0039】前述した第1の実施例においては、発振回路2より出力される発振信号104の振幅レベルが小さい場合に発生する不完全クロック106によりカウンタ4をインクリメントし、また振幅レベルが十分なレベルの場合に発生する完全クロック105によりカウンタ4 [0039] In the first embodiment described above, increments the counter 4 by incomplete clock 106 which occurs when the amplitude level of the oscillation signal 104 outputted from the oscillation circuit 2 is small, also the amplitude level is a sufficient level counter 4 fully clock 105 which occurs when the
をデクリメントしてアンダーフローを検出している。 And it detects the underflow is decremented a. これに対比して、本実施例においては、発振信号104の振幅レベルの如何に関せず発生する不完全クロック11 In contrast, in the present embodiment, incomplete clock 11 for generating not Kanse to whether the amplitude level of the oscillation signal 104
1を、直接カウンタ13に対する計数クロックとして用いて、カウンタ13におけるインクリメントが行われている。 1, used as a count clock to directly counter 13 is incremented in the counter 13 is performed. そして、その後において、クロックの振幅レベルが十分に大きくなった時点において、動作を開始する完全クロック105の立ち上がりにおいて、カウンタ13 Then, in a subsequent, at the time the amplitude level of the clock is sufficiently large, the rise of the full clock 105 to start the operation, the counter 13
における動作モードをインクリメントからデクリメントに切替えて、アンダーフローを検出している。 Switch to decrement the increment operation mode in, it detects the underflow. 本実施例の場合においても、第1の実施例の場合と同様に、外部クロックの供給により動作する場合には、完全クロック105が直ちに動作するために、カウンタ13においては、インクリメント動作を行うことなくデクリメント動作に入るため、発振安定時間が削除される。 Also in the case of this embodiment, as in the case of the first embodiment, when operating by the supply of the external clock, in order to complete the clock 105 operates immediately in the counter 13, to perform the increment operation to enter the no decrement operation, the oscillation stabilization time is deleted.

【0040】 [0040]

【発明の効果】以上説明したように、本発明は、共振子を用いた場合における発振回路の立ち上がり時の安定時間が確保されるとともに、外部からのクロック供給により動作する場合には、発振安定のための無駄な待ち時間を排除して応答性を向上させることができるという効果がある。 As described above, according to the present invention, together with stabilization time when the rise of the oscillation circuit in the case of using the resonator is secured, when operating by the clock supplied from the outside, the oscillation stabilization there is an effect that it is possible to improve the response by eliminating wasteful waiting time for.

【0041】また、スタンバイ回路自身が共振子を用いた動作であるか、または外部クロック供給による動作であるかを認識することにより、ユーザーとしては、クロック供給の方法を意識することなくプログラムならびにシステムを構築することができるという効果がある。 Further, by the standby circuit itself recognizes whether the operation by the operation in which, or an external clock supply using a resonator, program and system without a user, to be aware of the method of clock supply there is an effect that it is possible to build.

【0042】更に、本発明においては、立ち上がりが速い程自動的に安定時間が短縮され、また立ち上がりが遅い程自動的に安定時間が長く設定されるために、共振子の温度等による周囲条件により変化する立ち上がり時間に適応した安定時間が確保されるという効果がある。 [0042] Further, in the present invention, is reduced automatically stabilization time the faster rise and to automatically stabilization time as slow rise is set to be longer, the ambient conditions of temperature or the like of the resonator stabilization time adapted to the rise time of varying the effect of being secured.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を示すブロック図である。 1 is a block diagram showing a first embodiment of the present invention.

【図2】第1の実施例における共振子動作時の動作タイミング図である。 2 is a timing diagram of the operation resonator in the first embodiment.

【図3】第1の実施例における外部クロック供給動作時の動作タイミング図である。 3 is a timing diagram of the external clock supply operation in the first embodiment.

【図4】本発明の第2の実施例を示すブロック図である。 4 is a block diagram showing a second embodiment of the present invention.

【図5】本発明の第3の実施例を示すブロック図である。 5 is a block diagram showing a third embodiment of the present invention.

【図6】従来例を示すブロック図である。 6 is a block diagram showing a conventional example.

【図7】他の従来例示すブロック図である。 7 is a block diagram showing another conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1、5、9、12、14、18、22、23、28 1,5,9,12,14,18,22,23,28
フリップフロップ 2、19 発振回路 3、11 計数クロック生成回路 4、13、17、26 カウンタ 6、8 クロック発生回路 7、25、27 ORゲート 10、16、21、32 インバータ 15 NORゲート 20、31 シュミットトリガインバータ 24 発振器 29 クロック信号発生回路 33 EXORゲート Flip flop 2,19 oscillator 3,11 counting clock generation circuit 4,13,17,26 counter 6,8 clock generating circuit 7,25,27 OR gate 10,16,21,32 inverter 15 NOR gates 20 and 31 Schmitt trigger inverter 24 oscillator 29 clock signal generating circuit 33 EXOR gates

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、 外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1 1. A oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, a clock generation circuit for generating the clock signal based on the oscillation output signal of the oscillator circuit in the standby control circuit including bets, it is controlled by a control signal and a reset signal supplied from outside, first to control the operation of the oscillation circuit 1
    の制御信号を出力する第1の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、 A first control circuit for outputting a control signal, by detecting the amplitude level of the oscillation output signal of said oscillation circuit,
    当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、 前記完全クロック信号ならびに不完全クロック信号を入力して、前記完全クロック信号によりデクリメント動作を行い、前記不完全クロック信号によりインクリメント動作を行うとともに、所定の計数値に対応してアンダーフロー信号を出力する計数回路と、 前記第1の制御回路より出力される第1の制御信号と、 A complete clock signal and an incomplete clock signal corresponding to the amplitude level, and counting the clock generation circuit that generates and outputs separated respectively, and enter the full clock signal and incomplete clock signal, the complete clock signal It performs decrement operation by said performs increment operation by incomplete clock signal, a counting circuit which outputs an underflow signal in response to a predetermined count value, a first control output from said first control circuit and the signal,
    前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記クロック発生回路の動作を制御するための第2の制御信号を出力する第2の制御回路と、 を少なくとも備えて構成されることを特徴とするスタンバイ制御回路。 Enter the underflow signal outputted from the counting circuit controls the initialization of the counter circuit, the second control for outputting a second control signal for controlling the operation of the clock generating circuit standby control circuit, characterized in that it is configured with a circuit, at least.
  2. 【請求項2】 前記第1の制御回路が、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、前記第1の制御信号がQ端子より出力されるフリップフロップにより形成され、前記計数クロック生成回路が、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して反転して出力するインバータと、これらのシュミットトリガインバータおよびインバータの出力を入力して前記不完全クロックを出力するEXORゲートとにより形成されるとともに、前記第2の制御回路が、前記第1 Wherein said first control circuit, the control signal and the reset signal is supplied from the outside is input to the S terminal and the R terminal, respectively, by the flip-flop to which the first control signal is output from the Q terminal is formed, the counting clock generating circuit, to a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal, inverts and enter the oscillation output signal of the oscillation circuit output of the oscillation circuit inverter If, while being formed by an EXOR gate for outputting the incomplete clock inputs the output of the Schmitt trigger inverter and an inverter, said second control circuit, said first
    の制御信号がS端子に入力され、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成される請求項1記載のスタンバイ制御回路。 Control signal is input to the S terminal, the underflow signal is input to the R terminal, the second control signal is the standby control circuit according to claim 1, wherein is formed by flip-flop output from the Q terminal.
  3. 【請求項3】 半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、 外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1 Wherein an oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, a clock generation circuit for generating the clock signal based on the oscillation output signal of the oscillator circuit in the standby control circuit including bets, it is controlled by a control signal and a reset signal supplied from outside, first to control the operation of the oscillation circuit 1
    の制御信号を出力する第1の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、 A first control circuit for outputting a control signal, by detecting the amplitude level of the oscillation output signal of said oscillation circuit,
    当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、 前記完全クロック信号ならびに不完全クロック信号を入力して、前記完全クロック信号によりデクリメント動作を行い、前記不完全クロック信号によりインクリメント動作を行うとともに、所定の計数値に対応してアンダーフロー信号を出力する計数回路と、 前記第1の制御回路より出力される第1の制御信号と、 A complete clock signal and an incomplete clock signal corresponding to the amplitude level, and counting the clock generation circuit that generates and outputs separated respectively, and enter the full clock signal and incomplete clock signal, the complete clock signal It performs decrement operation by said performs increment operation by incomplete clock signal, a counting circuit which outputs an underflow signal in response to a predetermined count value, a first control output from said first control circuit and the signal,
    前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記半導体集積回路の内部回路のリセット動作を制御するための第2の制御信号を出力する第2の制御回路と、 前記第2の制御信号の反転信号と、前記外部から供給されるリセット信号とを入力して、前記内部回路に対する内部リセット信号を生成して出力する第3の制御回路と、 を少なくとも備えて構成されることを特徴とするスタンバイ制御回路。 Enter the underflow signal outputted from the counting circuit controls the initialization of the counter circuit, and outputs a second control signal for controlling a reset operation of an internal circuit of the semiconductor integrated circuit a second control circuit, the inverted signal of the second control signal, wherein by inputting a reset signal supplied from outside, a third control circuit for generating and outputting an internal reset signal for the internal circuit standby control circuit, characterized in that it is configured with the at least.
  4. 【請求項4】 前記第1の制御回路が、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、前記第1の制御信号がQ端子より出力されるフリップフロップにより形成され、前記計数クロック生成回路が、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して反転して出力するインバータと、これらのシュミットトリガインバータおよびインバータの出力を入力して前記不完全クロックを出力するEXORゲートとにより形成されるとともに、前記第2の制御回路が、前記第1 Wherein said first control circuit, the control signal and the reset signal is supplied from the outside is input to the S terminal and the R terminal, respectively, by the flip-flop to which the first control signal is output from the Q terminal is formed, the counting clock generating circuit, to a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal, inverts and enter the oscillation output signal of the oscillation circuit output of the oscillation circuit inverter If, while being formed by an EXOR gate for outputting the incomplete clock inputs the output of the Schmitt trigger inverter and an inverter, said second control circuit, said first
    の制御信号がS端子に入力され、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成されるとともに、前記第3の制御回路が、前記外部から供給されるリセット信号がS端子に入力され、前記第2の制御信号の反転信号がR端子に入力されて、前記第3の制御信号がQ端子より出力されるフリップフロップにより形成される請求項3記載のスタンバイ制御回路。 Control signal is input to the S terminal, the underflow signal is input to the R terminal, while being formed by the flip-flop to which the second control signal is outputted from the Q terminal, the third control circuit , a reset signal supplied from the outside is input to the S terminal, formed by the inverted signal of the second control signal is input to the R terminal, the flip-flop in which the third control signal is output from the Q terminal standby control circuit according to claim 3, wherein the.
  5. 【請求項5】 半導体集積回路内の内部回路に供給されるクロック信号を生成するための共振子を用いる発振回路と、当該発振回路の発振出力信号にもとづいて前記クロック信号を発生するクロック発生回路とを含むスタンバイ制御回路において、 外部から供給される制御信号ならびにリセット信号により制御され、前記発振回路の動作を制御するための第1 5. an oscillation circuit using a resonator for generating a clock signal to be supplied to the internal circuits in the semiconductor integrated circuit, a clock generation circuit for generating the clock signal based on the oscillation output signal of the oscillator circuit in the standby control circuit including bets, it is controlled by a control signal and a reset signal supplied from outside, first to control the operation of the oscillation circuit 1
    の制御信号を出力する第1の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、 A first control circuit for outputting a control signal, by detecting the amplitude level of the oscillation output signal of said oscillation circuit,
    当該振幅レベルに対応する完全クロック信号と不完全クロック信号とを、それぞれ分離して生成して出力する計数クロック生成回路と、 前記完全クロック信号ならびに前記外部から供給されるリセット信号により制御され、第2の制御信号を出力する第2の制御回路と、 前記第2の制御信号により制御されてインクリメントまたはデクリメントを切替えて動作し、前記不完全クロック信号を入力して計数動作を行うとともに、所定の計数値に対応してアンダーフロー信号を出力する計数回路と、 前記第1の制御回路より出力される第1の制御信号と、 A complete clock signal and an incomplete clock signal corresponding to the amplitude level, and counting the clock generation circuit that generates and outputs separated respectively, said controlled by complete clock signal and a reset signal supplied from the outside, first a second control circuit for outputting a second control signal, the controlled operating switch the increment or decrement by a second control signal, performs counting operation by inputting the incomplete clock signal, a predetermined a counting circuit for outputting an underflow signal in response to the count value, a first control signal output from said first control circuit,
    前記計数回路より出力されるアンダーフロー信号とを入力して、前記計数回路の初期化を制御するとともに、前記クロック発生回路の動作を制御するための第3の制御信号を出力する第3の制御回路と、 を少なくとも備えて構成されることを特徴とするスタンバイ制御回路。 The inputs an underflow signal outputted from the counting circuit, wherein to control the initialization of the counter circuit, the third control for outputting a third control signal for controlling the operation of the clock generating circuit standby control circuit, characterized in that it is configured with a circuit, at least.
  6. 【請求項6】 前記第1の制御回路が、外部から供給される制御信号ならびにリセット信号がそれぞれS端子およびR端子に入力され、前記第1の制御信号がQ端子より出力されるフリップフロップにより形成され、前記第2の制御回路が、前記外部から供給されるリセット信号がR端子に入力され、前記完全クロック信号がS端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成されて、前記計数クロック生成回路が、前記発振回路の発振出力信号を入力して前記完全クロック信号を出力するシュミットトリガインバータと、前記発振回路の発振出力信号を入力して前記不完全クロックを出力するインバータとにより形成されるとともに、前記第3の制御回路が、前記第1の制御信号がS端子に入力さ Wherein said first control circuit, the control signal and the reset signal is supplied from the outside is input to the S terminal and the R terminal, respectively, by the flip-flop to which the first control signal is output from the Q terminal is formed, the second control circuit, a reset signal supplied from the outside is input to the R terminal, the complete clock signal is input to the S terminal, the second control signal is output from the Q terminal that is formed by the flip-flop, the counter clock generating circuit includes a Schmitt trigger inverter for outputting the full clock signal by inputting an oscillation output signal of said oscillation circuit, said enter the oscillation output signal of the oscillator circuit together is formed by an inverter for outputting an incomplete clock, is input the third control circuit, the first control signal S terminal れ、前記アンダーフロー信号がR端子に入力されて、前記第2の制御信号がQ端子より出力されるフリップフロップにより形成される請求項5記載のスタンバイ制御回路。 Is, the underflow signal is input to the R terminal, the standby control circuit of claim 5, wherein the second control signal is formed by the flip-flop output from the Q terminal.
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