JPH0732198B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0732198B2 JPH0732198B2 JP61037373A JP3737386A JPH0732198B2 JP H0732198 B2 JPH0732198 B2 JP H0732198B2 JP 61037373 A JP61037373 A JP 61037373A JP 3737386 A JP3737386 A JP 3737386A JP H0732198 B2 JPH0732198 B2 JP H0732198B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- insulating film
- film
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特にスイッチングトラ
ンジスタのゲート部を基板に垂直に形成し、キャパシタ
部をスイッチングトランジスタ上部に形成し、高集積化
を可能にした半導体記憶装置に関する。
ンジスタのゲート部を基板に垂直に形成し、キャパシタ
部をスイッチングトランジスタ上部に形成し、高集積化
を可能にした半導体記憶装置に関する。
ダイナミック型のメモリセルはメモリキャパシタとスイ
ッチングトランジスタからなり高集積化に適しているた
め広くメモリ素子として用られている。しかし高集積化
が進み１つのセル当りの面積が減少するとメモリキャパ
シタのみならずスイッチングトランジスタの占める面積
も減少させなければならない。
ッチングトランジスタからなり高集積化に適しているた
め広くメモリ素子として用られている。しかし高集積化
が進み１つのセル当りの面積が減少するとメモリキャパ
シタのみならずスイッチングトランジスタの占める面積
も減少させなければならない。
第３図は従来のダイナミックセルの１例の２ビット分が
示されている。第３図（ａ）は平面図、（ｂ）はＡ−
Ａ′に沿った断面図である。図において31は例えばＰ型
シリコン基板であり、32は素子分離用絶縁膜であり、即
ちメモリ，キャパシタは素子分離領域に絶縁膜34を介し
て多結晶シリコン33が埋め込まれて形成されている。35
はスイッチングトランジスタのゲート電極であり、37は
基板の不純物層と導通している導電膜である。このダイ
ナミック型のメモリセル構造をさらに集積化するために
はキャパシタ部の面積及びゲート電極部の面積を減少さ
せる必要がある。
示されている。第３図（ａ）は平面図、（ｂ）はＡ−
Ａ′に沿った断面図である。図において31は例えばＰ型
シリコン基板であり、32は素子分離用絶縁膜であり、即
ちメモリ，キャパシタは素子分離領域に絶縁膜34を介し
て多結晶シリコン33が埋め込まれて形成されている。35
はスイッチングトランジスタのゲート電極であり、37は
基板の不純物層と導通している導電膜である。このダイ
ナミック型のメモリセル構造をさらに集積化するために
はキャパシタ部の面積及びゲート電極部の面積を減少さ
せる必要がある。
しかし従来のフォトリソグラフィーの技術では、微細な
トランジスタのゲート長を短かくすることは、困難であ
り、制御性もよくない。またキャパシタの容量も比較的
大きくないとソフトエラーに対して弱くまた回路動作上
も問題があり集積化の妨げとなっていた。
トランジスタのゲート長を短かくすることは、困難であ
り、制御性もよくない。またキャパシタの容量も比較的
大きくないとソフトエラーに対して弱くまた回路動作上
も問題があり集積化の妨げとなっていた。
本発明は上記従来の問題に鑑みてなされたものであり微
細化、高集積化に適した半導体記憶装置を提供するもの
である。
細化、高集積化に適した半導体記憶装置を提供するもの
である。
本発明は半導体基板上に基板と反対導電型の第１の不純
物層を形成し、bit線とし、次いでドライエッチング法
により上記不純物層を貫ぬく穴を形成し、穴の側壁部に
スイッチングトランジスタのゲート絶縁膜を形成し穴側
壁に導電膜を形成することにより基板に対し縦方向のチ
ャネルをもつスイッチングTrを形成する。さらに穴の側
壁に堆積した導電膜上に絶縁膜を形成したのち穴底部に
基板と反対導電型の第２の不純物層を形成しスイッチン
グトランジスタのソースまたはドレインとする。次に第
２の不純物層と導通した導電膜を穴にうめこみキャパシ
タ部とし所望の形成に加工する。次にキャパシタ部に絶
縁膜を形成したのちキャパシタ対抗電極としてさらに導
電膜を形成する。
物層を形成し、bit線とし、次いでドライエッチング法
により上記不純物層を貫ぬく穴を形成し、穴の側壁部に
スイッチングトランジスタのゲート絶縁膜を形成し穴側
壁に導電膜を形成することにより基板に対し縦方向のチ
ャネルをもつスイッチングTrを形成する。さらに穴の側
壁に堆積した導電膜上に絶縁膜を形成したのち穴底部に
基板と反対導電型の第２の不純物層を形成しスイッチン
グトランジスタのソースまたはドレインとする。次に第
２の不純物層と導通した導電膜を穴にうめこみキャパシ
タ部とし所望の形成に加工する。次にキャパシタ部に絶
縁膜を形成したのちキャパシタ対抗電極としてさらに導
電膜を形成する。
本発明によれば１セル当りの占有面積が従来例に較べ大
幅に減少し高集積化可能となる。また、穴の深さにより
ゲート長を自由にコントロールすることが可能であり、
穴を深くすることでショートチャネル効果の低減ができ
る。さらに穴の側壁全体がチャネル部になるためトラン
ジスタが比較的大きな電流で動作し、メモリ動作のスピ
ードが早くなる。またキャパシタ部が基板と対向してい
ないためソフトエラーに対し耐性がよい。
幅に減少し高集積化可能となる。また、穴の深さにより
ゲート長を自由にコントロールすることが可能であり、
穴を深くすることでショートチャネル効果の低減ができ
る。さらに穴の側壁全体がチャネル部になるためトラン
ジスタが比較的大きな電流で動作し、メモリ動作のスピ
ードが早くなる。またキャパシタ部が基板と対向してい
ないためソフトエラーに対し耐性がよい。
本発明の実施例を第１図に示した断面図により説明す
る。まず、Ｐ型シリコン基板11上にビット線となるＮ型
の第１の不純物層12をイオン注入等によりストライプ状
に形成する。次いで、例えば比較的厚いSiO2膜13を形成
しこれを所定の形状にパターニングし、SiO2膜を耐エッ
チングマスクとして用いてリアクティブイオンエッチン
グ（RIE）により基板をエッチングし１つのメモリセル
に対して１個の穴14を形成する。次いで穴14の底部に例
えばイオン注入法を用いて基板と反対導電型の不純物層
15を形成する。（第１図ａ） ここで形成する膜13は上記材料に限る必要はなく、シリ
コン基板のエッチングに際しマスクになればよい。次に
穴14の側壁及び底部に第１の絶縁膜16例えばSiO2膜を形
成し導電膜17例えばリンを含んだ多結晶シリコン膜をビ
ット線と直交する方向にストライプ状に形成する。スト
ライプ状に加工する時、穴14底部にも開口を設ける。
（第１図ｂ）ここで絶縁膜16はスイッチングトランジス
タのゲート絶縁膜として用い、導電膜17はゲート電極材
料、すなわちメモリセルのワード線として用いる。次に
導電膜17上に第２の絶縁膜18例えばSiO2膜を形成したの
ち穴の底部19の絶縁膜18を選択除去し、導電膜20たとえ
ばリンを含んだ多結晶シリコンをビット線とワード線の
交叉部に形成しキャパシタ下部電極とする。（第１図
ｃ）第２の絶縁膜18を熱酸化膜で形成すれば、シリコン
基板より多結晶シリコンの方が酸化速度が早いので、こ
の後、全面をウエツトエッチング等で穴底部の酸化膜原
分エッチングすれば、穴の底部の絶縁膜はセルフアライ
ンで除去する事が可能である。この後、さらに導電膜20
上に第３の絶縁膜21例えばSiO2膜を形成したのち、キャ
パシタ対向電極として導電膜例えばリンを含んだ多結晶
シリコン22を全面に形成する。（第１図ｄ） 尚、導電膜17,20,22は多結晶シリコンに限らずシリサイ
ド膜やメタル、あるいは多結晶シリコン，シリサイド，
メタル等の何れかの組み合せでもよい。
る。まず、Ｐ型シリコン基板11上にビット線となるＮ型
の第１の不純物層12をイオン注入等によりストライプ状
に形成する。次いで、例えば比較的厚いSiO2膜13を形成
しこれを所定の形状にパターニングし、SiO2膜を耐エッ
チングマスクとして用いてリアクティブイオンエッチン
グ（RIE）により基板をエッチングし１つのメモリセル
に対して１個の穴14を形成する。次いで穴14の底部に例
えばイオン注入法を用いて基板と反対導電型の不純物層
15を形成する。（第１図ａ） ここで形成する膜13は上記材料に限る必要はなく、シリ
コン基板のエッチングに際しマスクになればよい。次に
穴14の側壁及び底部に第１の絶縁膜16例えばSiO2膜を形
成し導電膜17例えばリンを含んだ多結晶シリコン膜をビ
ット線と直交する方向にストライプ状に形成する。スト
ライプ状に加工する時、穴14底部にも開口を設ける。
（第１図ｂ）ここで絶縁膜16はスイッチングトランジス
タのゲート絶縁膜として用い、導電膜17はゲート電極材
料、すなわちメモリセルのワード線として用いる。次に
導電膜17上に第２の絶縁膜18例えばSiO2膜を形成したの
ち穴の底部19の絶縁膜18を選択除去し、導電膜20たとえ
ばリンを含んだ多結晶シリコンをビット線とワード線の
交叉部に形成しキャパシタ下部電極とする。（第１図
ｃ）第２の絶縁膜18を熱酸化膜で形成すれば、シリコン
基板より多結晶シリコンの方が酸化速度が早いので、こ
の後、全面をウエツトエッチング等で穴底部の酸化膜原
分エッチングすれば、穴の底部の絶縁膜はセルフアライ
ンで除去する事が可能である。この後、さらに導電膜20
上に第３の絶縁膜21例えばSiO2膜を形成したのち、キャ
パシタ対向電極として導電膜例えばリンを含んだ多結晶
シリコン22を全面に形成する。（第１図ｄ） 尚、導電膜17,20,22は多結晶シリコンに限らずシリサイ
ド膜やメタル、あるいは多結晶シリコン，シリサイド，
メタル等の何れかの組み合せでもよい。
本実施例によるとスイッチングトランジスタのチャネル
は基板に対し垂直に形成され、さらにその上部にキャパ
シタ部が形成できるため、高集積化に適している。ま
た、キャパシタ部が基板と対向していないためソフトエ
ラーに対する耐性もよい。さらにスイッチングトランジ
スタのゲート長は穴の深さで制御でき、溝を深くするこ
とでショートチャネル効果が低減できる。また穴の側壁
全体がチャネル部となるため大きな電流で動作できスピ
ードが早くなる。
は基板に対し垂直に形成され、さらにその上部にキャパ
シタ部が形成できるため、高集積化に適している。ま
た、キャパシタ部が基板と対向していないためソフトエ
ラーに対する耐性もよい。さらにスイッチングトランジ
スタのゲート長は穴の深さで制御でき、溝を深くするこ
とでショートチャネル効果が低減できる。また穴の側壁
全体がチャネル部となるため大きな電流で動作できスピ
ードが早くなる。
なお、上面図を第１図（ａ）〜（ｄ）に対応して第２図
（ａ）〜（ｄ）に示す。さらに、本実施例では穴底部の
不純物層（第１図（ａ）の15）を例えばイオン注入法に
より形成したが、例えば、第１図（ｃ）の工程で、第２
の導電膜20からの不純物の拡散（この場合リンである）
によってこの不純物層を形成しても良い。
（ａ）〜（ｄ）に示す。さらに、本実施例では穴底部の
不純物層（第１図（ａ）の15）を例えばイオン注入法に
より形成したが、例えば、第１図（ｃ）の工程で、第２
の導電膜20からの不純物の拡散（この場合リンである）
によってこの不純物層を形成しても良い。
第１図は本発明の実施例を示す工程断面図、第２図は本
発明の実施例を示す第１図の各工程に対応する平面図、
第３図は従来のメモリセルを示す図である。 11,31…Ｐ型シリコン基板、12,34…n+層、13,32,36…Si
O2膜、14…穴部、15,39…n+層16,40…SiO2膜（ゲート絶
縁膜）、17,20,22,33,35…多結晶シリコン、18,21…SiO
2膜、19…穴底部、37…Al配線、38…P+層41…コンタク
ト部。
発明の実施例を示す第１図の各工程に対応する平面図、
第３図は従来のメモリセルを示す図である。 11,31…Ｐ型シリコン基板、12,34…n+層、13,32,36…Si
O2膜、14…穴部、15,39…n+層16,40…SiO2膜（ゲート絶
縁膜）、17,20,22,33,35…多結晶シリコン、18,21…SiO
2膜、19…穴底部、37…Al配線、38…P+層41…コンタク
ト部。
Claims (1)
- 【請求項１】一導電型半導体基板表面に設けられたビッ
ト線となる逆導電型層と、この逆導電型層を通過して前
記基板に設けられた穴部と、この穴部の底に設けられた
逆導電型の不純物層と、絶縁膜を介して前記穴部を覆っ
て設けられたワード線となる電極層と、穴部の底の前記
電極層に設けられた開口にて前記不純物層とコンタクト
し、絶縁膜を介して前記電極層上に設けられた電極層
と、この電極層上に絶縁膜を介して設けられたキャパシ
タ電極とを具備した事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037373A JPH0732198B2 (ja) | 1986-02-24 | 1986-02-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037373A JPH0732198B2 (ja) | 1986-02-24 | 1986-02-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62196867A JPS62196867A (ja) | 1987-08-31 |
| JPH0732198B2 true JPH0732198B2 (ja) | 1995-04-10 |
Family
ID=12495711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037373A Expired - Lifetime JPH0732198B2 (ja) | 1986-02-24 | 1986-02-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732198B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015068312A1 (ja) | 2013-11-06 | 2015-05-14 | 協和化学工業株式会社 | 樹脂組成物および農業用フィルム |
-
1986
- 1986-02-24 JP JP61037373A patent/JPH0732198B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015068312A1 (ja) | 2013-11-06 | 2015-05-14 | 協和化学工業株式会社 | 樹脂組成物および農業用フィルム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62196867A (ja) | 1987-08-31 |
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