JPH0731501B2 - Touch data generator - Google Patents

Touch data generator

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JPH0731501B2
JPH0731501B2 JP61185225A JP18522586A JPH0731501B2 JP H0731501 B2 JPH0731501 B2 JP H0731501B2 JP 61185225 A JP61185225 A JP 61185225A JP 18522586 A JP18522586 A JP 18522586A JP H0731501 B2 JPH0731501 B2 JP H0731501B2
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key
clock
touch data
counter
circuit
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卓也 砂田
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Description

【発明の詳細な説明】 [発明の技術分野] 本発明は電子楽器等に用いられるタッチデータ生成装置
に関する。
TECHNICAL FIELD OF THE INVENTION The present invention relates to a touch data generation device used in an electronic musical instrument or the like.

[従来技術とその問題点] 鍵の押鍵速度(タッチ速度)ないし押鍵力を楽音に反映
させる機能、いわゆるタッチレスポンス機能をもった電
子楽器が知られている。このようなタッチレスポンス機
能を実現するには、何らかの方法で演奏入力操作子であ
る鍵に対する押鍵速度ないし押鍵力を検出してタッチデ
ータを生成し、それを楽音発生装置側に引き渡すタッチ
データ生成装置が必要となる。
[Prior Art and its Problems] An electronic musical instrument having a function of reflecting a key pressing speed (touch speed) or a key pressing force on a musical sound, that is, a so-called touch response function is known. In order to realize such a touch response function, touch data is generated by detecting the key pressing speed or the key pressing force with respect to the key which is the performance input operator by some method, and the touch data is passed to the musical tone generator side. A generator is required.

この種のタッチデータ生成装置の一例として、特公昭53
−4418号、特公昭53−5545号の各公報に示されるものが
ある。
As an example of this type of touch data generation device,
-4418 and Japanese Patent Publication No. 53-5545.

第11図はこれらの特許公報より引出した図である。この
方式は、鍵盤上の鍵と連動して動作する有接点スイッチ
1を設け、押鍵速度に反比例するこのスイッチ1の移動
時間だけ、カウンタ6においてクロック2を計数し、計
数したものをデコーダ7とメモリ9を介してタッチデー
タに変換する、というものである。
FIG. 11 is a drawing extracted from these patent publications. In this system, a contact switch 1 that operates in conjunction with the keys on the keyboard is provided, the clock 2 is counted by the counter 6 for the moving time of the switch 1 which is inversely proportional to the key pressing speed, and the counted value is decoded by the decoder 7 And converting into touch data via the memory 9.

図示のものは、説明の便宜上、カウンタ6を4ビットと
いう非常に限られた長さにしている。
In the illustrated example, the counter 6 has a very limited length of 4 bits for convenience of explanation.

スイッチ1の移動時間の分解能の実用値としては例えば
50マイクロ秒、最長計時時間の実際的な値として例えば
200ミリ秒を選んだとすると、この場合、カウンタは400
0の状態を取る能力を必要し、したがって、12ビットで
構成する必要がある。
As a practical value of the resolution of the movement time of the switch 1, for example,
50 microseconds, as a practical value for the longest measuring time
If you choose 200 ms, the counter will be 400 in this case.
It requires the ability to take on the 0 state and therefore must be configured with 12 bits.

これが各鍵に配置されると、例えば76鍵の鍵盤に対して
は合計76×12=912ビット相当のカウンタが必要とな
り、さらにその出力を変換するためのデコーダ7、メモ
リ9の容量もこれに従って大きくなり、回路全体の規模
が非常に大きくなってしまう。これをもたらす主因は、
時間分解能(クロック2の速度)が一定であり鍵タッチ
とは無関係になっていることにあると考えられる。
When this is arranged in each key, for example, for a 76-key keyboard, a counter corresponding to a total of 76 × 12 = 912 bits is required, and the capacity of the decoder 7 and the memory 9 for converting the output is also in accordance with this. The size of the entire circuit becomes very large. The main reason for this is
It is considered that the time resolution (speed of clock 2) is constant and is independent of the key touch.

人間の感覚と鍵タッチとの関係を調べると、速く鍵をた
たくときと、普通にたたくとき、遅くたたくときとでは
有効と考えられる時間分解能に差があり、従来の例はこ
のことを全く無視しており、これが回路の無駄を招いて
いると思われる。
Examining the relationship between human sensation and key touch, there is a difference in the time resolution that is considered effective when the key is tapped quickly, normally and when it is tapped slowly, and conventional examples ignore this completely. It seems that this leads to the waste of the circuit.

[発明の目的] 本発明はこのような回路の無駄をはぶいて回路規模を簡
素化し、しかも同程度の品質のタッチデータを生成する
ことのできるタッチデータ生成装置を提供することを目
的とする。
[Object of the Invention] An object of the present invention is to provide a touch data generation device capable of eliminating the waste of such a circuit, simplifying the circuit scale, and generating touch data of the same quality.

[発明の要点] 本発明は上記目的を達成するために、 操作子の操作に連動して動作するスイッチ手段と、 周期の異なる複数種のクロックを発生するクロック発生
手段と、 上記スイッチ手段の動作開始時点と動作終了時点までの
間の時間を、このクロック発生手段から発生するクロッ
クのいずれかひとつに基づいて計数する計数手段と、 この計数手段の計数内容に基づいて上記クロック発生手
段から上記計数手段に供給されるクロックを切換える切
換え手段と、 この計数手段の計数値に基づいてタッチデータを生成す
るタッチデータ生成手段と、 を有することを特徴とする。
SUMMARY OF THE INVENTION In order to achieve the above object, the present invention has a switch means that operates in conjunction with the operation of an operator, a clock generating means that generates a plurality of types of clocks having different cycles, and an operation of the switch means. Counting means for counting the time between the start time and the operation end time based on any one of the clocks generated by the clock generation means, and the counting means for counting the time from the clock generation means based on the counting contents of the counting means. It is characterized in that it comprises: switching means for switching the clock supplied to the means, and touch data generating means for generating touch data based on the count value of the counting means.

[実施例] 以下この発明の実施例について説明する。[Examples] Examples of the present invention will be described below.

〈第1実施例〉 まず、第1実施例から説明する。<First Embodiment> First, the first embodiment will be described.

第1図は第1実施例の要部、すなわち鍵盤電子楽器にお
けるタッチレスポンス検出装置(タッチデータ生成装
置)の回路構成を示したものである。1で代表して示す
鍵スイッチは鍵盤の各種の下に配されており、通常は図
示のようにその可動アームが端子1aに接続される位置に
あり、押鍵に連動して端子1aから離れて、端子1bの方へ
移動する構造となっている。端子1aと1bは共に電源+V
にプルアップされており、鍵スイッチ1の可動アームと
非接触のときはハイレベル(論理“1")となり、接触時
には接地された可動アームを介してロウレベル(論理
“0")になる。したがって、押鍵のない通常状態では端
子1aが“0"、端子1bが“1"を保ち、押鍵に伴って一旦、
共に“1"となり、鍵スイッチ1が押しきられた状態で端
子1bが“0"に変化する。本実施例では、スイッチ1の可
動アームが端子1aから離れ端子1bに達するまでの時間、
つまり鍵の押鍵速度にほぼ反比例する時間を表わす信号
をタッチデータの生成源として使用、測定する。
FIG. 1 shows a main part of the first embodiment, that is, a circuit configuration of a touch response detection device (touch data generation device) in a keyboard electronic musical instrument. The key switch represented by 1 is arranged under various kinds of keyboards, and normally its movable arm is connected to the terminal 1a as shown in the figure, and is separated from the terminal 1a by interlocking with the key depression. The structure is such that it moves toward the terminal 1b. Both terminals 1a and 1b are power supply + V
When it is not in contact with the movable arm of the key switch 1, it becomes a high level (logic "1"), and when in contact, it becomes a low level (logic "0") via the grounded movable arm. Therefore, in the normal state where no key is pressed, the terminal 1a keeps "0" and the terminal 1b keeps "1".
Both become "1", and the terminal 1b changes to "0" when the key switch 1 is pressed all the way down. In this embodiment, the time until the movable arm of the switch 1 separates from the terminal 1a and reaches the terminal 1b,
That is, a signal representing a time substantially inversely proportional to the key pressing speed is used and measured as a touch data generation source.

第1図の残りの回路構成は、上記鍵スイッチ1の動作開
始時点から動作終了時点までの間の時間を本発明に従
い、可変のクロックで計数する計数手段と、計数手段に
与えるクロックの速度、周期を計数手段の出力に従って
可変に制御する制御手段の構成例である。
In the remaining circuit configuration of FIG. 1, according to the present invention, the counting means for counting the time from the operation start time to the operation end time of the key switch 1 by a variable clock, and the speed of the clock given to the counting means, It is a structural example of the control means for variably controlling the cycle according to the output of the counting means.

まず、2は基本クロックφ(例えば周期50μsec)より
複数の分周クロックを発生するクロック発生器であり、
その出力例を第2図に示す。
First, 2 is a clock generator that generates a plurality of divided clocks from a basic clock φ (for example, a cycle of 50 μsec),
An example of the output is shown in FIG.

3は基本クロック及びクロック発生器2から出力された
各分周出力のうちのひとつをカウンタ6からの出力、こ
こでは上位3ビットのデータによって選択するクロック
セレクタであり、その選択論理の一例を第3図に示す。
Reference numeral 3 is a clock selector that selects one of the divided outputs output from the basic clock and the clock generator 2 from the output from the counter 6, here, the upper 3 bits of data. It is shown in FIG.

6は可変のクロックを計数するカウンタであり、ここで
は8ビット構成となっていて、鍵スイッチ1からの時間
信号をクロックセレクタ3の選択した可変クロックで計
測するダウンカウンタとして使用される。カウンタ6の
測定値はタッチデータとして図示しない楽音生成回路に
おいて利用される。
Reference numeral 6 is a counter for counting a variable clock, which has an 8-bit configuration here and is used as a down counter for measuring the time signal from the key switch 1 with the variable clock selected by the clock selector 3. The measured value of the counter 6 is used as touch data in a tone generation circuit (not shown).

ゲート回路4、5、7、8は上記カウンタ6の動作を制
御する回路である。
The gate circuits 4, 5, 7, and 8 are circuits that control the operation of the counter 6.

以上のように構成した第1実施例の動作を説明すると、
鍵スイッチ1が端子1aに接触しているとき、すなわち通
常状態である無押鍵時には、端子1aは論理“0"のレベル
にある。したがってインバータ7の出力は“1"であり、
カウンタ6を初期状態のオール1にセットする。
The operation of the first embodiment configured as above will be described below.
When the key switch 1 is in contact with the terminal 1a, that is, when no key is pressed in the normal state, the terminal 1a is at the logic "0" level. Therefore, the output of the inverter 7 is "1",
The counter 6 is set to the initial state of all 1.

押鍵開始に伴って、両端子1a、1bとも“1"となり、アン
ド回路4はクロックセレクタ3からのクロックを通過さ
せる。また、端子1aが論理“1"に変化すると同時に、イ
ンバータ7の出力も“0"となり、カウンタ6のセット入
力は“0"となってカウンタ6はダウンカウンタとして計
数可能な状態になる。なお、この段階ではアンド回路8
の出力は“0"であるため、アンド回路5はイネーブル状
態に置かれている。したがってクロックセレクタ3の選
択したクロックがアンド回路4、5を経てカウンタ6の
クロック入力に供給されることになる。
With the start of key depression, both terminals 1a and 1b become "1", and the AND circuit 4 passes the clock from the clock selector 3. At the same time when the terminal 1a changes to logic "1", the output of the inverter 7 also becomes "0", the set input of the counter 6 becomes "0", and the counter 6 becomes a countable state as a down counter. At this stage, the AND circuit 8
Since the output of is "0", the AND circuit 5 is placed in the enabled state. Therefore, the clock selected by the clock selector 3 is supplied to the clock input of the counter 6 via the AND circuits 4 and 5.

この段階でカウンタ6に入力されるクロックは基本クロ
ックφすなわち最高速のクロックであり、本例ではクロ
ックセレクタ3により、カウンタ6の上位3ビットが11
1、110、101の間は、いいかえればカウンタ6に25×3
=96個のクロックが入力されるまでの間はこの最高速の
クロックφが選択される。続いて、半分の速度のクロッ
ク1/2が選択され、カウンタ6は2×25=64φの間、前
の2倍(2φ)の時間間隔でデクリメント動作をする。
以降、第3図の選択論理に従って順次クロックが切り換
えられていく。
The clock input to the counter 6 at this stage is the basic clock φ, that is, the fastest clock, and in this example, the upper 3 bits of the counter 6 are set to 11 by the clock selector 3.
Between 1, 110 and 101, in other words, the counter 6 has 2 5 × 3
This highest speed clock φ is selected until 96 clocks are input. Subsequently, the clock 1/2 having the half speed is selected, and the counter 6 decrements at a time interval twice as long as the previous time (2φ) while 2 × 2 5 = 64φ.
After that, the clocks are sequentially switched according to the selection logic of FIG.

第4図は押鍵時間、すなわち鍵スイッチ1が端子1aより
離れて端子1bに移動していく時間に対するカウンタ6の
出力特性を示したものである。この図から明らかなよう
に、カウンタ6の出力は押鍵時間に対しほぼ反比例して
減少する特性を持たしている。
FIG. 4 shows the output characteristic of the counter 6 with respect to the key depression time, that is, the time when the key switch 1 moves away from the terminal 1a and moves to the terminal 1b. As is clear from this figure, the output of the counter 6 has a characteristic of decreasing in inverse proportion to the key pressing time.

鍵スイッチ1が端子1bに接した時点で、アンド回路4は
禁止され、カウンタ6へのクロック供給を遮断する。こ
れによりカウンタ6は計数停止となり、押鍵時間の計測
が完了する。上記の端子1bの“0"レベルへの変化は図示
しない楽音発生回路へのKey on信号であるため、楽音
発生回路側ではこの時点におけるカウンタ6の出力をタ
ッチデータとして読み込んで対応する楽音を発生させる
ことができる。
When the key switch 1 contacts the terminal 1b, the AND circuit 4 is prohibited and the clock supply to the counter 6 is cut off. As a result, the counter 6 stops counting, and the key pressing time measurement is completed. Since the above-mentioned change of the terminal 1b to the "0" level is a Key on signal to the musical tone generating circuit (not shown), the musical tone generating circuit side reads the output of the counter 6 at this time as touch data and generates a corresponding musical tone. Can be made.

なお、アンド回路8は通常は“0"を出力するが、カウン
タの出力がオール“0"まで進んだときには“1"を出力す
るように構成されており、押鍵時に鍵スイッチ1が端子
1aから1bへ移動するのに極端に長い時間がかかってしま
った場合に、つまり、余りにゆっくりと押鍵された場合
に、カウンタ6が再びオール“1"に戻って計数を続行し
ないよう、最低レベルのオール“0"のところでカウンタ
6の計測を強制的に停止、完了させる役目を担ってい
る。
The AND circuit 8 normally outputs "0", but is configured so as to output "1" when the counter outputs all reach "0".
If it takes an extremely long time to move from 1a to 1b, that is, if the key is pressed too slowly, the counter 6 should return to all "1" again and not continue counting. It has the role of forcibly stopping and completing the measurement of the counter 6 when all the levels are “0”.

〈第2実施例〉 次に、第2実施例について説明する。第5図は第2実施
例の要部、すなわち鍵盤電子楽器におけるタッチレスポ
ンス装置(タッチデータ生成操作)の全体構成を示した
ものである。9は合計76鍵分の鍵信号発生装置であり、
第6図に1鍵分の回路構成を示す。鍵スイッチ1からの
信号を基本クロックφに同期して演算回路10がサンプル
できるようにしたもので、端子1aに基本クロックφ同期
のディレイフリップフロップDFFを介して第1の信号S1
を発生させ、端子1b側には2個のディレイフリッップフ
ロップDFFとアンド回路Gで構成した基本クロックφ同
期のワンショット回路OSを介して第2の信号S2を発生さ
せている。このワンショット回路OSは、端子1bの信号レ
ベルが“1"から“0"に変化したとき、基本クロックφの
一周期分の正パルスを発生するように構成されている。
したがって、鍵スイッチ1が図示のように、通常の無押
鍵状態にあるときは信号S1は“0"、信号S2も“0"であ
る。押鍵に伴い、鍵スイッチが端子1aから離れ端子1bへ
と移動して行く間は信号S1は“1"となり、信号S2は変化
することなく“0"の状態を保つ。鍵スイッチ1が端子1b
にまで押しきられるとそこで信号S2は基本クロックφの
一周期の間で“1"となり、信号S1の方は“1"を保つ。な
お、図示の便宜上、各ディレイフリップフロップDFFへ
のクロックラインは省略してある。
Second Example Next, a second example will be described. FIG. 5 shows a main part of the second embodiment, that is, an overall configuration of a touch response device (touch data generation operation) in a keyboard electronic musical instrument. 9 is a key signal generator for a total of 76 keys,
FIG. 6 shows a circuit configuration for one key. A signal from the key switch 1 is sampled by the arithmetic circuit 10 in synchronization with the basic clock φ, and the first signal S1 is supplied to the terminal 1a via a delay flip-flop DFF synchronized with the basic clock φ.
And a second signal S2 is generated on the terminal 1b side via a one-shot circuit OS synchronized with the basic clock φ composed of two delay flip-flops DFF and an AND circuit G. The one-shot circuit OS is configured to generate a positive pulse for one cycle of the basic clock φ when the signal level of the terminal 1b changes from "1" to "0".
Therefore, as shown in the figure, when the key switch 1 is in the normal keyless state, the signal S1 is "0" and the signal S2 is also "0". While the key switch moves away from the terminal 1a and moves to the terminal 1b in response to the key depression, the signal S1 remains "1" and the signal S2 remains unchanged at "0". Key switch 1 is terminal 1b
When the signal S2 is pushed all the way to, the signal S2 becomes "1" during one cycle of the basic clock φ, and the signal S1 maintains "1". For convenience of illustration, the clock line to each delay flip-flop DFF is omitted.

クロック発生回路11は第1実施例におけるクロック発生
器2に相当するもので、例えば第7図に示すような5種
類の分周クロックを出力する。
The clock generation circuit 11 corresponds to the clock generator 2 in the first embodiment and outputs, for example, five types of divided clocks as shown in FIG.

記憶回路12は鍵盤の各鍵に対応するタッチデータ等を記
憶するもので、1鍵当り9ビットの構成で、第8図に示
すように、データ転送処理済フラグMFに1ビット、カウ
ントのモードMMに3ビット、カウントのデータMDに5ビ
ットが割り当てられている。
The memory circuit 12 stores touch data or the like corresponding to each key on the keyboard, and has a configuration of 9 bits per key. As shown in FIG. 8, the data transfer processed flag MF has 1 bit and a count mode. 3 bits are assigned to MM and 5 bits are assigned to count data MD.

演算回路10はこのMMとMDの8ビットエリアを、第1実施
例の8ビットダウンカウンタ6に相当するカウンタとし
て使用し、またデータ転送処理済フラグMFに対しては、
関連する鍵の押鍵時にKEY ON(発音情報)とタッチデ
ータを図示しない楽音発生回路に転送する際に“0"から
“1"に書き換え、関連する鍵の離鍵時にKEY OFF(発音
停止情報)を楽音発生回路に転送する際に“1"から“0"
に戻す処理を行う。第9図に演算回路10の動作モードを
示す。
The arithmetic circuit 10 uses this 8-bit area of MM and MD as a counter corresponding to the 8-bit down counter 6 of the first embodiment, and for the data transfer processed flag MF,
KEY ON (pronunciation information) when touching the related key and rewriting from 0 to 1 when transferring touch data to the tone generation circuit (not shown), and KEY OFF (pronunciation information when releasing the related key) ) To “1” to “0”
Perform processing to return to. FIG. 9 shows the operation mode of the arithmetic circuit 10.

次に以上のように構成した第2実施例の動作を第10図を
参照して説明する。まずステップS1で、演算回路10は鍵
番号を示すアドレスカウンタnを先頭値に、記憶回路12
内の76鍵分すべてのデータ転送処理済フラグMFを0に、
モードレジスタMMを7に、5ビットレジスタMDを0に初
期化する。
Next, the operation of the second embodiment configured as described above will be described with reference to FIG. First, in step S1, the arithmetic circuit 10 sets the address counter n indicating the key number as the leading value, and the storage circuit 12
Set the data transfer processed flag MF for all 76 keys in
The mode register MM is initialized to 7, and the 5-bit register MD is initialized to 0.

以降、演算回路10は、ステップS2で基本クロックφの立
上りを検出するたびに、ステップS3で現在のアドレスを
用意し、ステップS4以下でそのアドレスで指定される鍵
信号S1、S2、モードレジスタMM、5ビットレジスタMD、
フラグMF、クロック発生回路11の各分周出力(1/2、1/
3、1/8、1/10、1/75CNT)等の状態をフローに従って検
査、処理し、ステップS8で次のアドレスに進めてステッ
プS3へ戻り、76鍵分処理したら、ステップS9よりステッ
プS10へ進み、アドレスを初期値に戻し、ステップS2へ
戻って次の基本クロックの立上りを待機する。このよう
に演算回路10は、基本クロックφが立上るごとに、合計
76鍵分の情報を処理していくものであるが、説明の便宜
上、ひとつの鍵を代表させて説明することにする。
Thereafter, the arithmetic circuit 10 prepares the current address in step S3 each time the rising edge of the basic clock φ is detected in step S2, and the key signals S1, S2 and the mode register MM designated by the address in step S4 and thereafter. 5-bit register MD,
Flag MF, each divided output of clock generator 11 (1/2, 1 /
(3, 1/8, 1/10, 1/75 CNT) etc. are inspected and processed according to the flow, proceed to the next address in step S8 and return to step S3, and after processing 76 keys, proceed from step S9 to step S10. Then, the address is returned to the initial value and the process returns to step S2 to wait for the next rise of the basic clock. In this way, the arithmetic circuit 10 sums up every time the basic clock φ rises.
The information for 76 keys is processed, but for convenience of explanation, one key will be described as a representative.

まず、鍵が押されていない通常の状態では、その鍵に対
応するMF=0、MM=7、MD=0になっており(初期値の
状態)、一方S1=1、S2=0である。したがって、この
ような通常状態では、処理は、ステップS4よりステップ
S5、S6、S7を抜けてステップS8へ至る。すなわち、単
に、S1、MM、MD、MFの状態の確認だけであり、何ら、デ
ータの変更は行なわれない。
First, in a normal state in which no key is pressed, MF = 0, MM = 7, MD = 0 corresponding to the key (initial value state), while S1 = 1 and S2 = 0. . Therefore, in such a normal state, the process starts from step S4.
It goes through steps S5, S6, and S7 to reach step S8. That is, it is merely confirmation of the states of S1, MM, MD, and MF, and no data change is performed.

次に、鍵を押したとすると、鍵スイッチ1は接点1aより
離れS1=1に変化する。なお、このときS2=0である。
したがって、処理はステップS4よりステップS11へ進み
ここでS2=0が確認されるためステップS12へ進む。無
鍵時ではMM=7になっているため、押鍵の開始時点で
は、このステップS12でMM=7が確認される。そこでス
テップS13へ進めてMMを6に、MDを31にセットする。
Next, when the key is pressed, the key switch 1 is separated from the contact 1a and changes to S1 = 1. At this time, S2 = 0.
Therefore, the process proceeds from step S4 to step S11, and since S2 = 0 is confirmed here, the process proceeds to step S12. Since MM = 7 when there is no key, MM = 7 is confirmed at step S12 at the start of key depression. Therefore, in step S13, MM is set to 6 and MD is set to 31.

以降、この鍵の状態がサンプルされるごとに、ステップ
S12においてそのMM値が判定され、最初はMM=6である
ため(先のステップS13での処理により)、ステップS14
へ進み、MDが0でないなら、その都度MDを−1し(ステ
ップS15)、MDが0になったら、MMを−1し(この場
合、MM=5になる)、MDを31に戻す(ステップS16)、
という処理をくり返し、MMが5を経て、4になったら、
ステップS17で、クロック発生回路11からの第1のビッ
ト線上に乗っている基本クロックφの1/2の分周出力(1
/2CNT)の信号レベルを検査し、“1"の場合にのみ、す
なわち、鍵状態の2回のサンプルにつき1回だけ、基の
ステップS14、S15、S16の方へ分岐し、MDの減算を行
う。さらにMD=0を経てMMが3になったらステップS18
へ進み、クロック発生回路11の第2ビット線上に乗って
いる基本クロックφの1/3の分周出力(1/3CNT)を検査
し、“1"の場合にのみ、前と同様にしてMDを減算してゆ
き、31回目の減算でMDが0になったらMMを2にし、次の
サンプル時にステップS19に進んで、1/8CNTが“1"の場
合にのみ、MDを減算し、さらにMMが1になったらステッ
プS20に進んで1/10CNTが“1"の場合にのみ、MDを減算
し、最後にMMが“0"なったら1/75CNTを検査し“1"の場
合にのみ、MDを減算し、(ステップS22、S15)、この減
算によりMDも0に達したら、減算を打ち切り、以降はS4
→S11→S12→S21→S22→S6を回り続け、MMとMDの値はオ
ール0の2進値に固定、維持される。
From then on, each time the state of this key is sampled, step
The MM value is determined in S12, and initially MM = 6 (due to the processing in the previous step S13), the step S14
If MD is not 0, MD is decremented by 1 each time (step S15). When MD becomes 0, MM is decremented by 1 (MM = 5 in this case) and MD is returned to 31 ( Step S16),
The above process is repeated, and when the MM becomes 5 and becomes 4,
In step S17, the frequency-divided output (1/2 of the basic clock φ on the first bit line from the clock generation circuit 11 (1
/ 2CNT) signal level is checked, and only in the case of "1", that is, only once in every two samples of the key state, branch to the original steps S14, S15, S16, and subtract the MD. To do. Further, if MM becomes 3 through MD = 0, step S18
Proceed to and check the 1/3 frequency-divided output (1 / 3CNT) of the basic clock φ on the second bit line of the clock generation circuit 11, and in the case of "1", perform MD as before. When MD becomes 0 in the 31st subtraction, MM is set to 2 and the process proceeds to step S19 at the next sample, and MD is subtracted only when 1 / 8CNT is “1”, and When MM becomes 1, proceed to step S20 and subtract MD only when 1/10 CNT is "1", and when MM finally becomes "0", inspect 1/75 CNT and only when it is "1" , MD is subtracted (steps S22 and S15). If MD also reaches 0 by this subtraction, the subtraction is aborted, and thereafter, S4.
->S11->S12->S21->S22-> S6 continue to rotate, and the values of MM and MD are fixed and maintained at binary values of all zeros.

実際の押鍵操作においては、その押鍵速度に従って、上
述のMD、MFでの減算処理のどこかの時点で、鍵スイッチ
1の可動アームは端子1bに当接する。これが起きると、
第6図のワンショット回路の動作により信号S2が一時的
に“1"に変化する(S2=1、S1=1)。
In the actual key-depressing operation, the movable arm of the key switch 1 comes into contact with the terminal 1b at some point in the above-described MD and MF subtraction processing according to the key-depressing speed. When this happens,
The signal S2 temporarily changes to "1" by the operation of the one-shot circuit of FIG. 6 (S2 = 1, S1 = 1).

したがって、演算回路10はこのサンプリング時に、ステ
ップS4、S11を経てステップ23へ進み、そこでMF=0を
確認し、ステップS24でその鍵に対応するKEY ON(n)
(発音情報)、及びこの時点におけるMDとMFの値をタッ
チデータとして図示しない楽音発生回路に渡して、この
情報に基づく楽音を発生させるとともに、データ転送完
了(発音支持完了)のしるしとしてデータ転送処理済フ
ラグMFを1にセットする。
Therefore, during this sampling, the arithmetic operation circuit 10 proceeds to step 23 through steps S4 and S11, confirms that MF = 0, and then in step S24, KEY ON (n) corresponding to the key.
(Pronunciation information) and MD and MF values at this point are passed as touch data to a musical tone generation circuit (not shown) to generate a musical tone based on this information, and data transfer is performed as an indication of completion of data transfer (completion of pronunciation support). The processed flag MF is set to 1.

以降、鍵スイッチが端子1bに接触している限りは、ステ
ップS4→S11→S23→S8のフローをまわり続け、続いて、
鍵スイッチ1が端子1bから離れて元の端子1aの方へと移
動する際にはステップS4、S11を経てステップS12より始
まるルーチンへ分岐していく(ただし、次の説明から明
らかなように、この段階でのMM、MDの減算結果はタッチ
データとしては利用されない)。
After that, as long as the key switch is in contact with the terminal 1b, the flow of steps S4 → S11 → S23 → S8 continues, and then,
When the key switch 1 separates from the terminal 1b and moves toward the original terminal 1a, it branches to the routine starting from step S12 via steps S4 and S11 (however, as is clear from the following explanation, MM, MD subtraction result at this stage is not used as touch data).

さて、鍵スイッチ1が端子1aに復帰する際は、その可動
アームがいったん端子1aに当たっては離れる、というい
わゆるチャタリングを大なり小なり引き起こす。そし
て、演算回路10側では、可動アームが端子1aに当たった
ことを示すS1=0を検出するごとに、ステップS5へ進
み、そのときのMMの値が7でなければステップS25でMM
を7、MDを31にセットし、続いて、MM=7を確認したと
きはMDが0になるまで減算し(ステップS6、S15)、MD
=0になった次のサンプリング時点において、ステップ
S7でMF=1を確認し、ステップS26で離鍵処理、すなわ
ち、KEY OFF(n)(発音オフの情報)を図示しない楽
音発生回路に送ってリリース等の発音オフの処理を行な
わせるとともに、MFの値を元の“0"に戻す。
Now, when the key switch 1 returns to the terminal 1a, so-called chattering that the movable arm hits the terminal 1a once and then separates is caused to a greater or lesser extent. Then, on the arithmetic circuit 10 side, every time S1 = 0 indicating that the movable arm hits the terminal 1a is detected, the process proceeds to step S5, and if the MM value at that time is not 7, then MM is obtained in step S25.
Is set to 7 and MD is set to 31, and when MM = 7 is confirmed, subtraction is performed until MD becomes 0 (steps S6 and S15).
At the next sampling point when = 0
In S7, MF = 1 is confirmed, and in step S26, key release processing, that is, KEY OFF (n) (sound off information) is sent to a tone generation circuit (not shown) to perform release off processing such as release. Return the MF value to the original "0".

鍵スイッチ1が端子1aに静止した後は、最初述べた無押
鍵の確認フロー(ステップS4→S5→S6→S7→S8)をまわ
り続ける。
After the key switch 1 stands still at the terminal 1a, the keyless key confirmation flow (steps S4 → S5 → S6 → S7 → S8) described above is continued.

以上の説明から明らかなように、第2実施例では演算回
路10(制御部)により、押鍵の時間信号をモニターし、
サンプリングごとに、その経過時間(正確には、その鍵
に対応するMMの値)に従ってクロック発生回路11からの
所定のビット線(分周出力)を選択して検査し、それが
アクティブの場合のみ、MDとMMに対する減算処理を施す
ことにより、記憶回路12における(MD+MM)の8ビット
エリアを、可変クロックで減算される8ビットダウンカ
ウンタとして使用し、その測定値すなわちタッチデータ
を楽音発生回路の生成する楽音波形のソースパラメータ
として与えている。したがって、回路規模が小さくてす
むという利点が得られるとともに、チャタリングの問題
もソフト的に確実に解消している。
As is apparent from the above description, in the second embodiment, the arithmetic circuit 10 (control unit) monitors the time signal of key depression,
For each sampling, a predetermined bit line (divided output) from the clock generation circuit 11 is selected and inspected according to its elapsed time (more precisely, the value of the MM corresponding to the key), and only when it is active , MD and MM are subtracted, the 8-bit area of (MD + MM) in the memory circuit 12 is used as an 8-bit down counter that is subtracted by a variable clock, and the measured value, that is, touch data, is stored in the tone generation circuit. It is given as the source parameter of the generated tone waveform. Therefore, the advantage that the circuit scale is small can be obtained, and the problem of chattering is surely solved by software.

[変形例] 以上、第1、第2の実施例を通じて本発明を説明したが
本発明はこれに限られるものでなくその趣旨を逸脱しな
い限りにおいて種々の変形、変更が可能である。
[Modification] The present invention has been described above through the first and second embodiments, but the present invention is not limited to this, and various modifications and changes can be made without departing from the spirit thereof.

例えば上記実施例では、タッチデータ計測用のカウンタ
6、12をダウンカウンタとして用いているが、アップカ
ウンタであっても一向に差しつかえない。
For example, in the above-described embodiment, the touch data measuring counters 6 and 12 are used as down counters, but even up counters can be used.

また、第4図に示す、押鍵時間対カウンタ出力の特性も
好適な特性のひとつの例示にすぎない。例えば、人間の
感覚にマッチするタッチデータを取り出せるような任意
の特性を選定し得る。
Further, the characteristic of the key pressing time versus the counter output shown in FIG. 4 is only one example of the preferable characteristic. For example, an arbitrary characteristic may be selected so that touch data that matches the human sense can be retrieved.

また、カウンタの長さについても、実施例のものは、8
ビット長であるが、これも例示にすぎず、適用する電子
楽器の楽音生成機能のレベル、範囲に従って決めること
ができる。この意味からすれば、本発明においては、同
程度の楽音生成機能の条件下で、従来に比べビット数の
少ない最適長のカウンタを構成、使用することができ
る。
Also, regarding the length of the counter, in the embodiment, it is 8
Although it is a bit length, this is also only an example, and can be determined according to the level and range of the musical sound generation function of the electronic musical instrument to be applied. From this point of view, in the present invention, it is possible to configure and use an optimal-length counter having a smaller number of bits than the conventional one under the condition of a similar tone generation function.

同様に、カウンタ出力よりカウンタへのクロックを選択
する手段も、実施例のものはその選択論理の入力条件と
して、カウンタ出力の上位3ビットを採用しているが、
これも好適な例示にすぎない。
Similarly, the means for selecting the clock to the counter from the counter output adopts the upper 3 bits of the counter output as the input condition of the selection logic in the embodiment.
This is also just a suitable example.

また、第2実施例では記憶回路12の構成として、鍵盤の
夫々の鍵と1対1の対応で鍵の総数分用意しているが、
演奏者が一度に操作する鍵数は限られているから、使用
鍵数分のみ用意するようにしてもよい。例えば、同時押
鍵の最大数を10鍵とすれば、10鍵分(10チャンネル分)
の記憶容量を確保し、演算回路(制御部)の制御の下
に、ある鍵の押鍵開始時に開いているチャンネルをその
鍵のタッチデータ生成チャンネルとして割り当てるよう
にする。
Further, in the second embodiment, as the configuration of the memory circuit 12, the number of keys is prepared in a one-to-one correspondence with each key of the keyboard.
Since the number of keys operated by the performer at one time is limited, only the number of keys to be used may be prepared. For example, if the maximum number of simultaneous key presses is 10, 10 keys (10 channels)
Is secured, and the channel opened at the start of key depression of a certain key is assigned as the touch data generation channel of the key under the control of the arithmetic circuit (control unit).

より具体的には、例えば、テーブル1として、各鍵がタ
ッチデータの処理中か否かを示すbusyフラグと、タッチ
データの処理中における処理先を指し示すポインタを用
意し、タッチデータの処理テーブル(テーブル2)とし
て例えば10鍵分のタッチデータ格納番地を用意し、初期
時には、これらのタッチデータ格納番地の内容を不使用
コードにセットしておく。そして、動作に際しては、各
鍵のキーサンプル時点において、 (I)押鍵を検出したなら、テーブル1のその鍵に対応
するbusyフラグを参照し、 (a)立ってないなら、テーブル2を先頭からサーチ
し、不使用コードを見つけたら、そのアドレスにタッチ
データの初期値を入れ、テーブル1のbusyフラグを立
て、対応するポインタエリアに、タッチデータの初期値
を入れた相対アドレス(ポインタ)を入れる(押鍵開始
時)。(なお不使用コードが見つからなかったときはな
にもしない。あるいはテーブル2を延長してもよい) (b)立っていれば、ポインタを使ってテーブル2をア
クセスし、そこのタッチデータを例えば第10図に示すよ
うな仕方で更新する(押鍵中)。
More specifically, for example, as Table 1, a busy flag indicating whether or not each key is processing touch data and a pointer indicating a processing destination during processing of touch data are prepared, and a touch data processing table ( As the table 2), for example, touch data storage addresses for 10 keys are prepared, and in the initial stage, the contents of these touch data storage addresses are set to unused codes. Then, in the operation, at the time of key sampling of each key, (I) if a key press is detected, the busy flag corresponding to that key in table 1 is referred to, and (a) if it is not standing, table 2 is headed. When the unused code is found by searching from, the initial value of touch data is put in that address, the busy flag of Table 1 is set, and the relative address (pointer) in which the initial value of touch data is put in the corresponding pointer area. Insert (at the start of key depression). (If the unused code is not found, nothing is done. Or, the table 2 may be extended.) (B) If it is standing, the table 2 is accessed by using the pointer, and the touch data there is Update as shown in Fig. 10 (during key depression).

(II)無押鍵を検出したなら、テーブル1上のその鍵に
対応するbusyフラグを参照し、 (c)立っていれば、busyフラグをおろし、ポインタを
使ってテーブル2のその場所に不使用コードを書き込む
(離鍵時)。
(II) If no key-depression is detected, refer to the busy flag corresponding to that key on table 1, (c) If it is standing, clear the busy flag and use the pointer to locate the location in table 2 Write the usage code (when releasing the key).

(d)立っていなければなにもしない(次のキーサンプ
ルへ進む)。
(D) If nothing is done, do nothing (go to the next key sample).

この例の場合、タッチデータの生成の行なわれる記憶容
量は(押鍵状態にある鍵数)×(タッチデータ/鍵)と
なるので一層小さくなる。
In the case of this example, the storage capacity for generating touch data is (number of keys in a key-depressed state) × (touch data / key), and thus becomes smaller.

[発明の効果] 以上詳述したように、本発明では操作子の操作に連動し
て動作するスイッチ手段の動作開始時点から動作終了時
点までの間の時間をクロックで計数(計測)し、その計
測値に基づいてタッチデータを生成するタッチデータ生
成装置において、上記のクロックとして周期の異なる複
数種のクロックを予め用意しておき、このクロックのい
ずれかを上記計数出力に基づいて選択供給しているの
で、従来より小さな回路規模で、特にビット数の少ない
計数手段で感覚にマッチしたタッチデータを幅広く取り
出せるという利点があり、タッチレスポンス回路の節減
をもたらすものであり、ひいては電子楽器全体の最適構
成にも寄与し得るものである。
[Effects of the Invention] As described in detail above, in the present invention, the time from the operation start time to the operation end time of the switch means that operates in conjunction with the operation of the operator is counted (measured) by the clock, and In a touch data generation device that generates touch data based on a measurement value, a plurality of types of clocks having different periods are prepared in advance as the clock, and one of the clocks is selectively supplied based on the count output. Since it has a smaller circuit scale than before, it has the advantage that touch data that matches the sense can be widely extracted with a counting means with a small number of bits, which leads to a reduction in the touch response circuit, and by extension, the optimum configuration of the entire electronic musical instrument. Can also contribute to.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の第1実施例の要部の回路構成図、第2
図は第1図のクロック発生器2の各分周出力のタイミン
グチャート、第3図はタッチデータ計測用のカウンタに
供給する可変クロックの選択論理を例示する図、第4図
は第3図の選択論理に対応する押鍵時間対カウンタ出力
の特性のグラフ、第5図は第2実施例の要部の全体構成
図、第6図は第5図の鍵信号発生装置における1鍵分の
回路構成図、第7図は第5図のカウンタ11の各分周出力
のタイミングチャート、第8図は第5図の記憶回路12の
中の1鍵分の記憶内容のフォーマット、第9図は第5図
の演算回路10の動作モードマップ、第10図は第2実施例
の動作のフローチャート、第11図は従来例の構成図であ
る。 1……鍵スイッチ、2……クロック発生器、3……クロ
ックセレクタ、6……8ビットダウンカウンタ、4、
5、7、8……ゲート回路、9……鍵信号発生装置、10
……演算回路、11……クロック発生回路、12……記憶回
路、MM……カウントのモード、MD……カウントのデー
タ。
FIG. 1 is a circuit configuration diagram of a main part of a first embodiment of the present invention, and FIG.
FIG. 4 is a timing chart of each divided output of the clock generator 2 of FIG. 1, FIG. 3 is a diagram illustrating a selection logic of a variable clock supplied to a counter for measuring touch data, and FIG. 4 is a diagram of FIG. A graph of the characteristic of key press time versus counter output corresponding to the selection logic, FIG. 5 is an overall configuration diagram of the essential parts of the second embodiment, and FIG. 6 is a circuit for one key in the key signal generator of FIG. FIG. 7 is a configuration diagram, FIG. 7 is a timing chart of each frequency-divided output of the counter 11 in FIG. 5, FIG. 8 is a format of stored contents for one key in the storage circuit 12 in FIG. 5, and FIG. 5 is an operation mode map of the arithmetic circuit 10 of FIG. 5, FIG. 10 is a flowchart of the operation of the second embodiment, and FIG. 11 is a configuration diagram of a conventional example. 1 ... Key switch, 2 ... Clock generator, 3 ... Clock selector, 6 ... 8-bit down counter, 4,
5, 7, 8 ... Gate circuit, 9 ... Key signal generator, 10
...... Arithmetic circuit, 11 …… Clock generator circuit, 12 …… Memory circuit, MM …… Count mode, MD …… Count data.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】操作子の操作に連動して動作するスイッチ
手段と、 周期の異なる複数種のクロックを発生するクロック発生
手段と、 上記スイッチ手段の動作開始時点と動作終了時点までの
間の時間を、このクロック発生手段から発生するクロッ
クのいずれかひとつに基づいて計数する計数手段と、 この計数手段の計数内容に基づいて上記クロック発生手
段から上記計数手段に供給されるクロックを切換える切
換え手段と、 この計数手段の計数値に基づいてタッチデータを生成す
るタッチデータ生成手段と、 を有することを特徴とするタッチデータ生成装置。
1. A switch means operating in conjunction with the operation of an operator, a clock generating means for generating a plurality of types of clocks having different cycles, and a time between the operation start time and the operation end time of the switch means. Counting means for counting the clocks based on any one of the clocks generated by the clock generating means, and switching means for switching the clock supplied from the clock generating means to the counting means based on the count content of the counting means. A touch data generation unit that generates touch data based on the count value of the counting unit.
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