JPH07312557A - Variable length data link circuit - Google Patents
Variable length data link circuitInfo
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- JPH07312557A JPH07312557A JP10251394A JP10251394A JPH07312557A JP H07312557 A JPH07312557 A JP H07312557A JP 10251394 A JP10251394 A JP 10251394A JP 10251394 A JP10251394 A JP 10251394A JP H07312557 A JPH07312557 A JP H07312557A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は可変長データ連結回路に
関し、特に次々に与えられる可変長入力データを順次連
結して所定ビットの固定長データとして順次出力する構
成の可変長データ連結回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable-length data concatenation circuit, and more particularly to a variable-length data concatenation circuit configured to sequentially concatenate successively input variable-length input data and sequentially output as fixed-length data of a predetermined bit.
【０００２】[0002]
【従来の技術】画像用データの符号化等においては、次
々に与えられる最大ｍビットの可変長入力データを順次
連結し、ｎビット固定の固定長データとして出力する可
変長データ連結回路が用いられる。2. Description of the Related Art In encoding image data, etc., a variable-length data concatenation circuit is used which concatenates successively provided variable-length input data of maximum m bits and outputs as fixed-length data of fixed n bits. .
【０００３】この可変長データ連結回路としては、ｍビ
ットパラレルの可変長入力データの構成ビットを対応す
る段に受けて順次シフトするｍ段のシフトレジスタと、
このシフトレジスタのシフト出力を順次受けてｎ段が全
て埋ったところでｎビットパラレルに出力するｎ段のシ
フトレジスタとを備えた構成のものがよく知られてい
る。しかし、この構成では、ｍ段のシフトレジスタのデ
ータをシリアルデータに変換してｎ段のシフトレジスタ
に引き渡すため、処理時間がかかり過ぎ、動作速度が遅
いという問題点があった。そこでその問題点を解決する
ために、パラレルに与えられる可変長入力データをパラ
レルのまま高速に処理しようとする可変長データ連結回
路が提案されている（例えば、特開昭６３−２４６４号
公報参照）。The variable-length data concatenation circuit includes an m-stage shift register for receiving constituent bits of m-bit parallel variable-length input data in corresponding stages and sequentially shifting the bits.
A well-known structure is provided with an n-stage shift register that sequentially receives shift outputs of the shift register and outputs n-bits in parallel when all n stages are filled. However, in this configuration, since the data in the m-stage shift register is converted into serial data and passed to the n-stage shift register, there is a problem that the processing time is too long and the operation speed is slow. Therefore, in order to solve the problem, there has been proposed a variable length data connection circuit for processing variable length input data given in parallel at a high speed as it is in parallel (for example, see JP-A-63-2464). ).
【０００４】図１１は従来のこの種の可変長データ連結
回路の一例を示すブロック図である。FIG. 11 is a block diagram showing an example of a conventional variable length data connection circuit of this type.
【０００５】この例は、最大ｍ＝１３ビットの可変長入
力データＤＩを次々と受けて順次連結し、ｎ＝８ビット
固定の固定長出力データＤＯとして出力する可変長デー
タ連結回路を示し、供給された２０（ｍ＋ｎ−１）ビッ
トのデータを保持し下位側８ビットを固定長出力データ
ＤＯ、上位側１２ビットを上位側出力データＤＯＨとし
て出力する出力レジスタ３と、レディ信号ＲＤＹがイン
アクティブレベルのときは可変長入力データＤＩ（入力
端子Ａ側）を、アクティブレベルのときは上位側出力デ
ータＤＯＨ（入力端子Ｂ側）をそれぞれ選択し出力する
セレクタ２５、このセレクタ２５の出力データの構成ビ
ットそれぞれを、図１２に示すように、連結・分断デー
タ長ＸＤＬの値がｎ＝８未満のときはそのビット数分だ
け上位側へシフトすると共にシフトされて空き状態とな
った下位側ビットそれぞれを“０”とし、ｎ＝８以上の
ときはそのまま出力するバレルシフト回路２６、図１３
に示すように、連結・分断データ長ＸＤＬの値が８未満
のときはこの連結・分断データ長ＸＤＬ分の固定長出力
データＤＯの下位側ビットと“０”値の上位側ビットで
構成された８ビットのマスクデータＭＤ、８以上のとき
は８ビット全て“０”値のマスクデータＭＤを出力する
マスク回路２７、及びマスクデータＭＤとバレルシフト
回路２６の出力データのうちの下位側８ビットのデータ
（ＢＳＤＬ）との論理和演算結果のデータ（ＯＲＤ）を
出力する論理和回路２８を備え、この論理和回路２８の
出力データＯＲＤを下位側、バレルシフト回路２６の出
力データのうちの上位側１２ビットのデータ（ＢＳＤ
Ｈ）を上位側として出力レジスタ３に供給するデータ連
結部２ｘと、固定値“−８”を保持し出力する固定値レ
ジスタ４３、レディ信号ＲＤＹがインアクティブレベル
のときは入力端子Ａの入力データ長ＤＩＬ、アクティブ
レベルのときは入力端子Ｂの固定値“−８”をそれぞれ
選択して出力するセレクタ４４、連結・分断データ長Ｘ
ＤＬとセレクタ４４の出力データの値とを加算して出力
する加算器４５、及びこの加算器４５の出力データＸＤ
Ｌｒを保持し連結・分断データ長ＸＤＬとして出力する
データ長レジスタ４６を備えた連結・分断データ長発生
部４ｘと、固定値“８”を保持し出力する固定値レジス
タ５１、及び連結・分断データ長ＸＤＬの値が８未満な
らインアクティブレベル、８以上ならアクティブレベル
のレディ信号ＲＤＹを出力する比較器５２を備えたレデ
ィ信号発生部５ｘとを有している。This example shows a variable length data concatenation circuit for receiving variable length input data DI of maximum m = 13 bits one after another, sequentially concatenating them, and outputting as fixed length output data DO of n = 8 bits fixed, and supplying. The output register 3 that retains the 20 (m + n-1) -bit data that has been stored and outputs the lower 8 bits as fixed length output data DO and the upper 12 bits as the upper output data DOH, and the ready signal RDY are inactive level. , A selector 25 for selecting and outputting the variable-length input data DI (on the input terminal A side) and an active-side output data DOH (on the input terminal B side) for the active level, respectively. As shown in FIG. 12, when the value of concatenated / disconnected data length XDL is less than n = 8, each is shifted to the upper side by the number of bits. Rutotomoni is shifted by the respective lower bits vacant state "0", the barrel shift circuit 26 when the above n = 8 for output as, 13
As shown in, when the value of the concatenated / disconnected data length XDL is less than 8, it is composed of the lower bits of the concatenated / disconnected data length XDL of the fixed length output data DO and the upper bits of the "0" value. The mask data MD of 8 bits, the mask circuit 27 which outputs the mask data MD of all "0" values when 8 or more, and the lower 8 bits of the mask data MD and the output data of the barrel shift circuit 26. A logical sum circuit 28 for outputting the data (ORD) of the logical sum operation result with the data (BSDL) is provided. The output data ORD of this logical sum circuit 28 is the lower side and the output data of the barrel shift circuit 26 is the upper side. 12-bit data (BSD
H) as a higher order side to the data register 2x which is supplied to the output register 3, the fixed value register 43 which holds and outputs the fixed value "-8", and the input data of the input terminal A when the ready signal RDY is at the inactive level. Long DIL, selector 44 for selecting and outputting fixed value "-8" of input terminal B when active level, concatenated / disconnected data length X
Adder 45 for adding and outputting DL and the value of the output data of selector 44, and output data XD of this adder 45
Concatenated / disconnected data length generator 4x having a data length register 46 for holding Lr and outputting it as concatenated / disconnected data length XDL, a fixed value register 51 for retaining and outputting a fixed value "8", and concatenated / disconnected data It has a ready signal generator 5x equipped with a comparator 52 that outputs a ready signal RDY having an inactive level when the value of the long XDL is less than 8 and an active level when the value is 8 or more.
【０００６】次に、この可変長データ連結回路の動作に
ついて、図１４に示された動作状態図を参照して説明す
る。Next, the operation of the variable length data concatenation circuit will be described with reference to the operation state diagram shown in FIG.
【０００７】まず、初期状態では、連結・分断データ長
ＸＤＬは“０”、レディ信号ＲＤＹはインアクティブレ
ベル（“０”）となっている。First, in the initial state, the concatenated / disconnected data length XDL is "0" and the ready signal RDY is at the inactive level ("0").
【０００８】可変長入力データＤＩとして３ビットの
“０１０”、その入力データ長ＤＩＬとして“３”が入
力されると、このときのレディ信号ＲＤＹはインアクテ
ィブレベルであるので、セレクタ２５で、下位３ビット
が“０１０”でその上位側は不定の１３ビットの可変長
入力データＤＩが選択され、連結・分断データ長は
“０”であるので、バレルシフト回路２６ではセレクタ
２５の出力データＳＬＤをそのまま（シフトなしに）出
力する。また、マスク回路２７は、８ビット全て“０”
のマスクデータＭＤを出力する。論理和回路２８は、全
ビット“０”のマスクデータＭＤとバレルシフト回路２
６の出力データのうちの下位側８ビット（“０１０−−
−−−，−は不定、図１４では…で示されている）との
論理和をとり、出力レジスタ３に下位側データとして供
給する。また、バレルシフト回路２６の出力データのう
ちの上位側１２ビットのデータ（ＢＳＤＨ）が上位側デ
ータとして出力レジスタ３に供給される。出力レジスタ
３は、この供給されたデータを保持し固定出力データＤ
Ｏ及び上位側出力データＤＯＨとして出力する。When 3-bit "010" is input as the variable length input data DI and "3" is input as the input data length DIL, the ready signal RDY at this time is an inactive level. Since the variable bit input data DI of 3 bits is “010” and the upper side thereof is indefinite and 13 bits of variable length input data DI is selected and the concatenated / disconnected data length is “0”, the barrel shift circuit 26 outputs the output data SLD of the selector 25. Output as is (without shifting). Further, the mask circuit 27 has all 8 bits “0”.
The mask data MD of is output. The OR circuit 28 uses the mask data MD of all bits “0” and the barrel shift circuit 2
The lower 8 bits (“010 ---
---,-is indefinite, which is indicated by ... in FIG. 14), and is supplied to the output register 3 as lower data. Also, of the output data of the barrel shift circuit 26, the upper 12-bit data (BSDH) is supplied to the output register 3 as the upper data. The output register 3 holds the supplied data and holds the fixed output data D
It is output as O and upper output data DOH.
【０００９】一方、連結・分断データ長発生部４ｘで
は、セレクタ４４で選択された入力データ長ＤＩＬと
“０”値の連結・分断データ長とが加算器４５で加算さ
れ、その加算結果（ＸＤＬｒ＝３）が所定のタイミング
（例えば出力レジスタ３のデータ保持完了直後）でデー
タ長レジスタ４６に保持され、連結・分断データ長ＸＤ
Ｌとして出力される。この連結・分断データ長ＸＤＬ
（＝３）は比較器５２で固定値“８”と比較され、固定
値“８”未満であるのでインアクティブレベル
（“０”）のレディ信号ＲＤＹが出力され、次の可変長
入力データＤＩ及びその入力データＤＩＬの待ち状態と
なる。On the other hand, in the concatenated / divided data length generation unit 4x, the input data length DIL selected by the selector 44 and the concatenated / divided data length of "0" value are added by the adder 45, and the addition result (XDLr = 3) is held in the data length register 46 at a predetermined timing (for example, immediately after the data holding of the output register 3 is completed), and the concatenated / divided data length XD
It is output as L. This concatenated / divided data length XDL
(= 3) is compared with the fixed value "8" by the comparator 52. Since it is less than the fixed value "8", the ready signal RDY of the inactive level ("0") is output and the next variable length input data DI And the input data DIL is in a waiting state.
【００１０】２番目の可変長入力データＤＩ（“１
１”）及びその入力データ長ＤＩＬ（＝２）が入力さえ
れると、レディ信号ＲＤＹは“０”（インアクティブレ
ベル）で連結・分断データ長ＸＤＬは“３”であるの
で、セレクタ２５で選択された可変長入力データＤＩ
は、バレルシフト回路２６で３ビットずつ上位側へシフ
トされて“０００１１−〜−”となり、その下位側（左
側、以下同じ）８ビットの“０００１１−−−”が論理
和回路２８に入力される。また、論理和回路２８のもう
一方の入力のマスクデータＭＤは、“０１０００００
０”（下位側３ビットは固定長出力データＤＯの下位側
３ビット、他は“０”）となっており、これらが論理和
処理されて“０１０１１−−−”となり出力レジスタ３
の下位側に供給され保持される（上位側は不定値の
み）。The second variable length input data DI ("1
1 ") and its input data length DIL (= 2) are input, the ready signal RDY is" 0 "(inactive level) and the concatenated / disconnected data length XDL is" 3 ". Variable length input data DI
Is shifted by 3 bits to the upper side by the barrel shift circuit 26 and becomes "00011 ----", and the lower side (left side, the same applies hereinafter) of 8 bits "00011 ---" is input to the logical sum circuit 28. It Further, the mask data MD of the other input of the OR circuit 28 is "0100000.
0 "(the lower 3 bits are the lower 3 bits of the fixed length output data DO, and the others are" 0 "), and these are logically ORed to become" 01011 --- "and output register 3
Is supplied to the lower side of and is held (upper side only undefined value).
【００１１】一方、連結・分断データ長発生部４ｘで
は、セレクタ４４で選択された入力データ長ＤＩＬ（＝
２）と連結・分断データ長ＸＤＬ（＝３）とが加算器４
５で加算され、その結果（＝５）がデータ長レジスタ４
６に保持され、更新された連結・分断データ長ＸＬＤと
して出力される。On the other hand, in the concatenated / segmented data length generation unit 4x, the input data length DIL (=
2) and concatenated / divided data length XDL (= 3) adder 4
5 is added, and the result (= 5) is the data length register 4
It is held in 6 and output as the updated concatenated / disconnected data length XLD.
【００１２】この更新された連結・分断データ長ＸＤＬ
も“８”未満であるので、レディ信号発生部５ｘはイン
アクティブレベル（“０”）のレディ信号ＲＤＹを出力
する。This updated concatenated / disconnected data length XDL
Is also less than “8”, the ready signal generator 5x outputs the ready signal RDY of the inactive level (“0”).
【００１３】３番目の可変長入力データＤＩ（“００１
０１”）及び入力データ長ＤＩＬ（＝５）が入力される
と、レディ信号ＲＤＹは“０”、連結・分断データ長Ｘ
ＤＬは“５”となっているので、セレクタ２５で選択さ
れた可変長入力データＤＩ（“００１０１”）は、バレ
ルシフト回路２６で５ビットずつ上位側へシフトされて
“０００００００１０１−〜−”となり、その下位側８
ビットの“０００００００１”が論理和回路２８に入力
される。また、論理和回路２８のもう一方の入力のマス
クデータＭＤは、“０１０１１０００”（下位側５ビッ
トは固定長出力データＤＯの下位側５ビット、他は
“０”）となっており、これらが論理和処理されて“０
１０１１００１”となり、出力レジスタ３の下位側に供
給され保持される。また、バレルシフト回路２６の上位
側（ＢＳＤＨ）の上位側１２ビット“０１−〜−”はそ
のまま出力レジスタ３に供給され保持される。The third variable length input data DI ("001
01 ") and the input data length DIL (= 5) are input, the ready signal RDY is" 0 ", the concatenated / disconnected data length X
Since DL is "5", the variable length input data DI ("00101") selected by the selector 25 is shifted to the upper side by 5 bits by the barrel shift circuit 26 and becomes "0000000101--". , The lower side 8
The bit “00000001” is input to the logical sum circuit 28. The mask data MD of the other input of the OR circuit 28 is "01011000" (the lower 5 bits are the lower 5 bits of the fixed length output data DO, and the other are "0"). Logically processed to "0
1011001 ", which is supplied to and held in the lower side of the output register 3. The upper 12 bits" 01 --- "of the upper side (BSDH) of the barrel shift circuit 26 is directly supplied and held in the output register 3. It
【００１４】一方、セレクタ４４で選択された入力デー
タ長ＤＩＬ（＝５）は、加算器４５で連結・分断データ
長ＸＤＬ（＝５）と加算され、その結果の“１０”が更
新された連結・分断データ長ＸＤＬとしてデータ長レジ
スタ４６に保持され出力される。更新された連結・分断
データ長ＸＤＬは８以上であるので、レディ信号発生部
５ｘは、アクティブレベル（“１”）のレディ信号ＲＤ
Ｙを出力する。On the other hand, the input data length DIL (= 5) selected by the selector 44 is added to the concatenated / divided data length XDL (= 5) by the adder 45, and the resultant "10" is renewed concatenated. -It is held in the data length register 46 and output as the divided data length XDL. Since the updated concatenated / divided data length XDL is 8 or more, the ready signal generation unit 5x determines that the ready signal RD of the active level (“1”).
Y is output.
【００１５】レディ信号ＲＤＹがアクティブレベルにな
ると、このレディ信号ＲＤＹを受ける相手方のシステム
は、この可変長データ連結回路の固定長出力データＤＯ
の出力準備ができたことを知り、出力レジスタ３からの
固定長出力データＤＯの“０１０１１００１”を受け取
る。When the ready signal RDY becomes the active level, the other system receiving the ready signal RDY receives the fixed length output data DO of the variable length data connection circuit.
Of the fixed length output data DO is received from the output register 3 after knowing that the output is ready for output.
【００１６】この後、この可変長データ連結回路では、
次の動作が行なわれる。レディ信号ＲＤＹは“１”、連
結・分断データ長ＸＤＬは“１０”となっているので、
セレクタ２５は出力レジスタ３の出力データのうちの上
位側１２ビット（ＤＯＨ）の“０１−〜−”を選択し、
バレルシフト回路２６はこれをそのまま（シフトしない
で）出力する。この下位側８ビット（ＢＳＤＬ）の“０
１…”が論理和回路２８に入力され、マスク回路２７か
ら出力される全ビット“０”のマスクデータＭＤと論理
和処理されて出力レジスタ３の下位側８ビットとして保
持され出力される（上位側１２ビットは全て不定）。Thereafter, in this variable length data connection circuit,
The following operations are performed. Since the ready signal RDY is "1" and the concatenated / divided data length XDL is "10",
The selector 25 selects the upper 12 bits (DOH) “01 −−−” of the output data of the output register 3,
The barrel shift circuit 26 outputs this as it is (without shifting). The lower 8 bits (BSDL) of "0"
"1 ..." Is input to the logical sum circuit 28, is logically summed with the mask data MD of all bits "0" output from the mask circuit 27, and is held and output as the lower 8 bits of the output register 3 (upper). All 12 bits on the side are undefined).
【００１７】一方、連結・分断データ長発生部４ｘで
は、セレクタ４４により固定値“−８”が選択されて加
算器４５で連結・分断データ長ＸＤＬ（＝１０）と加算
され、その結果の“２”がデータ長レジスタ４６に保持
されて更新された連結・分断データ長ＸＤＬとして出力
される。レディ信号発生部５ｘはこの更新された連結・
分断データ長ＸＤＬ（＝２）を受け、これが８未満であ
るので、インアクティブレベル（“０”）のレディ信号
ＲＤＹを出力し、次の可変入力データＤＩ及びその入力
データ長ＤＩＬの待ち状態となる。On the other hand, in the concatenated / segmented data length generation unit 4x, the fixed value "-8" is selected by the selector 44 and added by the adder 45 to the concatenated / segmented data length XDL (= 10). 2 ″ is held in the data length register 46 and output as the updated concatenated / disconnected data length XDL. The ready signal generator 5x uses this updated connection
The divided data length XDL (= 2) is received, and since this is less than 8, the ready signal RDY of the inactive level (“0”) is output, and the next variable input data DI and its input data length DIL are waited. Become.
【００１８】こうして、可変長入力データＤＩを順次受
け取ってこれらを連結し、８ビットずつの固定長出力デ
ータＤＯとして順次出力する。In this way, the variable length input data DI is sequentially received, they are connected, and they are sequentially output as fixed length output data DO of 8 bits each.
【００１９】[0019]
【発明が解決しようとする課題】この従来の可変長デー
タ連結回路は、連結・分断データ長ＸＤＬが固定長出力
データＤＯの固定長以上になり、レディ信号ＲＤＹがア
クティブレベルになると、出力レジスタ３の下位側８ビ
ットを固定長出力データＤＯとして出力した後、出力レ
ジスタ３の残りの上位側１２ビットをデータ連結部２ｘ
に戻して出力レジスタ３の下位側に再配置し、かつ連結
・分断データ長ＸＤＬ及びレディ信号ＲＤＹを更新して
次の可変長入力データＤＩ及びその入力データ長ＤＩＬ
を待つ構成となっているので、固定長出力データＤＯの
出力サイクルと残りの上位側１２ビットの再配置のサイ
クルとが時間的にシリアルとなり、処理時間が長くなる
ため、高速リアルタイム処理が要求されるシステムには
適用できないという欠点がある。This conventional variable-length data concatenation circuit outputs the output register 3 when the concatenated / divided data length XDL exceeds the fixed length of the fixed-length output data DO and the ready signal RDY becomes the active level. After outputting the lower 8 bits of the above as fixed length output data DO, the remaining upper 12 bits of the output register 3 are connected to the data concatenation unit 2x.
Back to the output register 3 and rearranged to the lower side of the output register 3 and updating the concatenated / divided data length XDL and the ready signal RDY to update the next variable length input data DI and its input data length DIL.
Since the output cycle of the fixed length output data DO and the remaining upper 12-bit rearrangement cycle are time-serialized and the processing time becomes long, high-speed real-time processing is required. However, it has the drawback that it cannot be applied to other systems.
【００２０】例えば、ＩＳＯのＭＰＥＧ１（Ｍｏｖｉｎ
ｇ Ｐｉｃｔｕｒｅ ＩｍａｇｅＣｏｄｉｎｇ Ｅｘｐ
ｅｒｔ Ｇｒｏｕｐ）に対応したカラー動画圧縮等のリ
アルタイム処理システムで可変長データの連結処理を行
う場合、上述のように２サイクル必要となると、次々に
与えられる可変長データを連結できなくなり、正常に画
像圧縮処理ができなくなるという問題がある。For example, ISO MPEG1 (Movin
g Picture Image Coding Exp
When performing concatenation processing of variable-length data in a real-time processing system such as color moving image compression that supports ert group), if two cycles are required as described above, the variable-length data that is given one after another cannot be concatenated, and the image is normally displayed. There is a problem that compression processing cannot be performed.
【００２１】本発明の目的は、処理時間を短縮すること
ができて高速リアルタイム処理が要求されるシステムに
も適用でき、適用範囲を拡大することができる可変長デ
ータ連結回路を提供することにある。It is an object of the present invention to provide a variable length data concatenation circuit which can be applied to a system which can reduce the processing time and requires high-speed real-time processing, and which can expand the applicable range. .
【００２２】[0022]
【課題を解決するための手段】本発明の可変長データ連
結回路は、最大ｍビットの可変長入力データを順次連結
してｎビットごとにｎビット固定の固定長出力データと
して出力する可変長データ連結回路であって、前記可変
長入力データの構成ビットそれぞれを連結・分断データ
長分のビット数だけ順次上位側へシフトすると共にシフ
トされて空き状態となった下位側ビットそれぞれを
“０”とし少なくとも（ｍ＋ｎ−１）ビットとして出力
するバレルシフト回路と、供給された少なくとも（ｍ＋
ｎ−１）ビットの連結データを保持し出力すると共に出
力データのうちの下位側ｎビットを前記固定長出力デー
タとして出力する出力レジスタと、レディ信号がインア
クティブレベルのときは前記出力レジスタの出力データ
のうちの前記連結・分断データ長分の下位側ビット、及
び前記バレルシフト回路の出力データのうちの最下位か
ら前記連結・分断データ長と同一番＋１番目以上の上位
側ビットをそれぞれ選択してこれらを対応する構成ビッ
トとする前記連結データとして前記出力レジスタに供給
し、前記レディ信号がアクティブレベルのときは前記出
力レジスタの出力データのうちの最下位から（ｎ＋１）
番目以上の上位側ビットのうちの前記連結・分断データ
長分の下位側ビット、及び前記バレルシフト回路の出力
データのうち最下位から前記連結・分断データ長と同一
番＋１番目以上の上位側ビットをそれぞれ選択してこれ
らを対応する構成ビットとする前記連結データとして前
記出力レジスタに供給するデータ連結部と、前記連結・
分断データ長を保持し出力するデータ長レジスタを備え
前記可変長入力データと同時に入力される入力データ長
と前記連結・分断データ長とを加算してその加算値が前
記ｎビット未満のときはこの加算値に、前記ｎビット以
上のときはこの加算値に前記ｎを減算した値に前記デー
タ長レジスタの保持内容を所定のタイミングで更新する
連結・分断データ長発生部と、前記レディ信号を保持し
出力するレディ信号レジスタを備えこのレディ信号レジ
スタの保持信号のレベルを前記加算値が前記ｎビット未
満のときはインアクティブレベル、前記ｎビット以上の
ときはアクティブレベルに所定のタイミングで更新する
レディ信号発生部とを有している。SUMMARY OF THE INVENTION A variable length data concatenation circuit according to the present invention sequentially concatenates variable length input data of maximum m bits and outputs variable length data every n bits as fixed length output data fixed at n bits. In the concatenation circuit, each of the constituent bits of the variable-length input data is sequentially shifted to the upper side by the number of bits corresponding to the concatenated / divided data length, and each of the lower bits that have been shifted to an empty state are set to "0". A barrel shift circuit outputting at least (m + n-1) bits, and at least (m + n) supplied
an output register for holding and outputting the (n-1) -bit concatenated data and outputting the lower n bits of the output data as the fixed-length output data; and an output of the output register when the ready signal is at the inactive level. Select the lower bits of the concatenated / disconnected data length of the data and the least significant bit of the output data of the barrel shift circuit, which is the same number as the concatenated / disconnected data length + the first upper bit or more. Are supplied to the output register as the concatenated data having the corresponding constituent bits, and when the ready signal is at the active level, the output data of the output register from the lowest order (n + 1)
Lower bits of the concatenated / disconnected data length out of the second or higher upper bits, and the same number as the concatenated / disconnected data length from the lowest of the output data of the barrel shift circuit + the first or higher upper bits And a data concatenation unit which supplies the output register as the concatenation data having the corresponding configuration bits as the concatenation data.
A data length register for holding and outputting the divided data length is provided, and the input data length input at the same time as the variable length input data and the concatenated / divided data length are added, and when the added value is less than n bits, this When the added value is n bits or more, a concatenated / divided data length generation unit that updates the held content of the data length register to a value obtained by subtracting n from the added value and the ready signal are held A ready signal register for outputting the signal is output to the inactive level when the added value is less than the n bits and to the active level when the added value is n bits or more at a predetermined timing. And a signal generator.
【００２３】また、データ連結部を、レディ信号がイン
アクティブレベルのときは出力レジスタの出力データ全
ビットを選択しアクティブレベルのときは前記出力レジ
スタの出力データのうちの最下位から（ｎ＋１）番目以
上の上位側ビットを選択しこれら選択されたデータの最
下位ビットをそれぞれ出力最下位ビットに合わせて出力
するセレクタと、前記連結・分断データ長の値をデコー
ドしてこの連結・分断データ長分の下位側ビットを第１
のレベル、残りの上位側ビットを第２のレベルとした少
なくとも（ｍ＋ｎ−１）ビットのデコード信号を出力す
るデコーダと、前記デコード信号の各ビットごとに、こ
れらビットが第１のレベルのときは前記セレクタの出力
データのうちの対応ビットを、第２のレベルのときはバ
レルシフト回路の出力データのうちの対応ビットをそれ
ぞれ選択して前記出力レジスタに供給するビット毎セレ
クタとを含む回路とし、連結・分断データ長発生部を、
入力データ長と連結・分断データ長とを加算し出力する
第１の加算器と、データ長比較結果信号がインアクティ
ブレベルのときは固定値“０”を、アクティブレベルの
ときは固定値“−ｎ”をそれぞれ選択して出力するセレ
クタと、このセレクタの出力値と前記第１の加算器の出
力値とを加算し出力する第２の加算器と、保持内容を所
定のタイミングで前記第２の加算器の出力データに更新
するデータ長レジスタとを含む回路とし、レディ信号発
生部を、前記第１の加算器の出力値が固定値“ｎ”未満
のときはインアクティブレベル、固定値“ｎ”以上のと
きはアクティブレベルとなる前記データ長比較結果信号
を出力する比較器と、保持信号のレベルを所定のタイミ
ングで前記データ長比較結果信号のレベルに更新するレ
ディ信号レジスタとを含む回路として構成される。When the ready signal is at the inactive level, all the bits of the output data of the output register are selected in the data connection unit, and when the ready signal is at the active level, the (n + 1) th from the lowest of the output data of the output register is selected. A selector that selects the above high-order bits and outputs the least significant bit of these selected data according to the output least significant bit respectively, and decodes the value of the concatenated / disaggregated data length to determine the concatenated / disaggregated data length. Lower-order bit of the first
, A decoder for outputting a decoded signal of at least (m + n−1) bits in which the remaining upper bits are set to the second level, and for each bit of the decoded signal, when these bits are at the first level, A circuit including a bit-by-bit selector that selects corresponding bits of the output data of the selector and supplies the corresponding bits of the output data of the barrel shift circuit to the output register at the second level; Connected / disconnected data length generation part
A first adder that adds and outputs the input data length and the concatenated / divided data length, and a fixed value “0” when the data length comparison result signal is at the inactive level, and a fixed value “−” when the data is at the active level. n ", each of which selects and outputs n", a second adder that adds and outputs the output value of the selector and the output value of the first adder, and the content held by the second adder at a predetermined timing. And a data length register for updating the output data of the adder of the first adder, and the ready signal generating section uses an inactive level and a fixed value "when the output value of the first adder is less than the fixed value" n ". A comparator that outputs the data length comparison result signal that becomes an active level when n "or more, and a ready signal register that updates the level of the holding signal to the level of the data length comparison result signal at a predetermined timing. Configured as a circuit including.
【００２４】また、固定長出力データのビット数ｎを２
N （Ｎは正の整数）とし、連結・分断データ長発生部及
びレディ信号発生部を、入力データ長と連結・分断デー
タ長とを加算し出力する加算器と、保持内容を所定のタ
イミングで前記加算器の出力データに更新し下位側Ｎビ
ットを前記連結・分断データ長とし最下位から（Ｎ＋
１）ビット目をレディ信号として出力するデータ長・レ
ディ信号レジスタとを含む回路とするか、固定長出力デ
ータのビット数ｎを２N （Ｎは正の整数）、連結・分断
データ長のビット数をＮビットとし、連結・分断データ
長発生部及びレディ信号発生部を、入力データ長と前記
連結・分断データ長とを加算してその加算結果をＮビッ
トの加算出力及び桁上げ信号として出力する加算器と、
保持内容を所定のタイミングで前記加算器の加算出力に
更新するデータ長レジスタと、保持信号のレベルを所定
のタイミングで前記加算器の桁上げ信号のレベルに更新
するレディ信号レジスタとを含む回路として構成され
る。Further, the bit number n of the fixed length output data is set to 2
N (where N is a positive integer), the concatenated / disconnected data length generation unit and the ready signal generation unit add the input data length and the concatenated / disconnected data length and output, and the held contents at a predetermined timing. The output data of the adder is updated, and the lower N bits are set as the concatenated / disconnected data length, and the least significant bit is (N +
1) Use a circuit that includes a data length / ready signal register that outputs the 1st bit as a ready signal, or set the number of bits n of fixed-length output data to 2 N (N is a positive integer), bits with concatenated and divided data length. When the number is N bits, the concatenated / divided data length generation unit and the ready signal generation unit add the input data length and the concatenated / divided data length, and the addition result is output as an N-bit addition output and carry signal. An adder to
As a circuit including a data length register for updating the held content to the addition output of the adder at a predetermined timing, and a ready signal register for updating the level of the holding signal to the level of the carry signal of the adder at a predetermined timing Composed.
【００２５】[0025]
【実施例】次に本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００２６】図１は本発明の第１の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【００２７】この実施例は、最大ｍ＝１３ビットの可変
長入力データＤＩを順次連結してｎ＝８ビットごとに８
ビット固定の固定長出力データＤＯとして出力する可変
長データ連結回路であって、図２に示すように、可変長
入力データＤＩの構成ビットそれぞれを連結・分断デー
タ長ＸＤＬ分のビット数だけ順次上位側へシフトすると
共にシフトされて空き状態となった下位側ビットそれぞ
れを“０”とし２０（ｍ＋ｎ−１）ビットとして出力す
るバレルシフト回路１と、供給された２０ビットの連結
データＸＤを保持し出力すると共に出力データＸＤＯの
うちの下位側８ビットを固定長出力データＤＯとして出
力する出力レジスタ３と、図３に示すように、レディ信
号ＲＤＹがインアクティブレベルのときは出力レジスタ
３の出力データＸＤＯのうちの連結・分断データ長ＸＤ
Ｌ分の下位側ビット、及びバレルシフト回路１の出力デ
ータＢＳＤＩのうちの最下位から連結・分断データ長Ｘ
ＤＬと同一番＋１番目以上の上位側ビットをそれぞれ選
択してこれらを対応する構成ビットとする連結データＸ
Ｄとして出力レジスタ３に供給し、レディ信号ＲＤＹが
アクティブレベルのときは出力レジスタ３の出力データ
ＸＤＯのうちの最下位から（８＋１）番目以上の上位側
ビットのうちの連結・分断データ長ＸＤＬ分の下位側ビ
ット、及びバレルシフト回路１の出力データＢＳＤＩの
うち最下位から連結・分断データ長ＸＤＬと同一番＋１
番目以上の上位側ビットをそれぞれ選択してこれらを対
応する構成ビットとする連結データＸＤとして出力レジ
スタ３に供給するデータ連結部２と、連結・分断データ
長ＸＤＬを保持し出力するデータ長レジスタ４６を備え
可変長入力データＤＩと同時に入力される入力データ長
ＤＩＬと連結・分断データ長ＸＤＬとを加算してその加
算値が８未満のときはこの加算値に、８以上のときはこ
の加算値に８を減算した値にデータ長レジスタ４６の保
持内容を所定のタイミングで更新する連結・分断データ
長発生部４と、レディ信号ＲＤＹを保持し出力するレデ
ィ信号レジスタ５３を備えこのレディ信号レジスタ５３
の保持信号のレベルを前記加算値が８未満のときはイン
アクティブレベル、８以上のときはアクティブレベルに
所定のタイミングで更新するレディ信号発生部５とを有
する構成となっている。In this embodiment, variable length input data DI having a maximum of m = 13 bits are sequentially connected, and n = 8 bits for every 8 bits.
A variable-length data concatenation circuit that outputs fixed-length output data DO having a fixed bit, and as shown in FIG. 2, each of the constituent bits of the variable-length input data DI is sequentially high-ordered by the number of bits corresponding to the concatenated / divided data length XDL. The barrel shift circuit 1 that shifts to the side and shifts the lower bits that have become vacant to "0" and outputs as 20 (m + n-1) bits, and holds the supplied 20-bit concatenated data XD. The output register 3 that outputs the lower 8 bits of the output data XDO as the fixed length output data DO, and the output data of the output register 3 when the ready signal RDY is at the inactive level as shown in FIG. Concatenated / disconnected data length XD of XDO
The concatenated / disconnected data length X from the least significant bit of the L lower bits and the output data BSDI of the barrel shift circuit 1.
Concatenated data X having the same number as DL + the 1st or more higher-order bits respectively selected as the corresponding constituent bits
It is supplied to the output register 3 as D, and when the ready signal RDY is at the active level, the concatenated / disconnected data length XDL of the (8 + 1) th or more high-order bits from the least significant bit of the output data XDO of the output register 3 Same as the concatenated / segmented data length XDL from the least significant bit of the output data BSDI of the barrel shift circuit 1 and the lower bit of +1
The data concatenation unit 2 that supplies the output register 3 with concatenation data XD that selects the upper bits of the second or higher and concatenates these bits as corresponding constituent bits, and the data length register 46 that holds and outputs the concatenation / division data length XDL. The input data length DIL, which is input simultaneously with the variable length input data DI, and the concatenated / disconnected data length XDL are added, and when the added value is less than 8, this added value is added. When the added value is 8 or more, this added value is added. The ready signal register 53 is provided with a concatenated / divided data length generation unit 4 for updating the content held in the data length register 46 to a value obtained by subtracting 8 at a predetermined timing, and a ready signal register 53 for holding and outputting the ready signal RDY.
When the added value is less than 8, the level of the hold signal is updated to the inactive level, and when the added value is 8 or more, the ready signal generating section 5 is updated to the active level at a predetermined timing.
【００２８】なお、データ連結部２は、レディ信号ＲＤ
Ｙがインアクティブレベルのときは出力レジスタ３の出
力データＸＤＯ全ビットを選択しアクティブレベルのと
きは出力レジスタ３の出力データＸＤＯのうちの最下位
から（８＋１）番目以上の上位側ビットを選択しこれら
選択されたデータの最下位ビットをそれぞれ出力側の最
下位ビットに合わせて出力するセレクタ２１と、図４に
示すように、連結・分断データ長ＸＤＬの値をデコード
してこの連結・分断データ長分の下位側ビットを第１の
レベル（“０”レベル）、残りの上位側ビットを第２の
レベル（“１”レベル）とした２０（ｍ＋ｎ−１）ビッ
トのデコード信号ＤＣＯを出力するデコーダ２２と、図
５に示すように、デコード信号ＤＣＯの各ビットごと
に、これらビットが第１のレベルのときはセレクタ２１
の出力データＳＸＤＯのうちの対応ビットを、第２のレ
ベルのときはバレルシフト回路１の出力データＢＳＤＩ
のうち対応の対応ビットをそれぞれ選択して出力レジス
タ３に供給するビット毎セレクタ２３とを含んで構成さ
れ、連結・分断データ長発生部４は、入力データ長ＤＩ
Ｌと連結・分断データ長ＸＤＬとを加算し出力する第１
の加算器４１と、固定値“０”及び“−８”をそれぞれ
保持し出力する固定値レジスタ４２，４３と、データ長
比較結果信号ＤＬＣＲがインアクティブレベルのときは
固定値“０”を、アクティブレベルのときは固定値“−
８”をそれぞれ選択して出力するセレクタ４４と、この
セレクタ４４の出力値と第１の加算器４１の出力値とを
加算し出力する第２の加算器４５と、保持内容を所定の
タイミングで前記第２の加算器の出力データＸＤＬｒに
更新するデータ長レジスタ４６とを含んで構成され、レ
ディ信号発生部５は、固定値“８”を保持し出力する固
定値レジスタ５１と、第１の加算器４１の出力値（ＡＤ
Ｌ）が固定値“８”未満のときはインアクティブレベ
ル、固定値“８”以上のときはアクティブレベルとなる
データ長比較結果信号ＤＬＣＲを出力する比較器５２
と、保持信号のレベルを所定のタイミングでデータ長比
較結果信号ＤＬＣＲのレベルに更新するレディ信号レジ
スタ５３とを含んで構成される。The data connection unit 2 uses the ready signal RD.
When Y is an inactive level, all the output data XDO bits of the output register 3 are selected, and when Y is an active level, the (8 + 1) th or more upper bits from the least significant of the output data XDO of the output register 3 are selected. A selector 21 that outputs the least significant bit of the selected data in accordance with the least significant bit on the output side, and, as shown in FIG. 4, decodes the value of the concatenated / disaggregated data length XDL to generate the concatenated / disaggregated data. A 20 (m + n-1) -bit decode signal DCO is output with the lower bits for the length being the first level ("0" level) and the remaining upper bits being the second level ("1" level). The decoder 22 and, as shown in FIG. 5, for each bit of the decode signal DCO, the selector 21 when these bits are at the first level.
Of the output data SXDO of the barrel shift circuit 1 at the second level.
The bit-by-bit selector 23 which selects the corresponding bit from among the selected bits and supplies the selected bit to the output register 3 is provided.
First to add and output L and concatenated / divided data length XDL
41, fixed value registers 42 and 43 for holding and outputting fixed values "0" and "-8", respectively, and a fixed value "0" when the data length comparison result signal DLCR is at the inactive level, Fixed value "-" at active level
The selector 44 that selects and outputs 8 ", the second adder 45 that adds and outputs the output value of the selector 44 and the output value of the first adder 41, and the held content at a predetermined timing. The ready signal generator 5 is configured to include a data length register 46 that updates the output data XDLr of the second adder, and the ready signal generator 5 holds a fixed value “8” and outputs the fixed value register 51, and a first fixed value register 51. Output value of adder 41 (AD
A comparator 52 which outputs a data length comparison result signal DLCR which becomes an inactive level when L) is less than a fixed value "8" and an active level when L) is a fixed value "8" or more.
And a ready signal register 53 for updating the level of the hold signal to the level of the data length comparison result signal DLCR at a predetermined timing.
【００２９】次にこの実施例の動作について、図６に示
された動作状態図を参照しながら説明する。Next, the operation of this embodiment will be described with reference to the operation state diagram shown in FIG.
【００３０】まず、初期状態では、連結・分断データ長
ＸＯＬは“０”、レディ信号ＲＤＹ及びデータ長比較結
果信号ＤＬＣＲはインアクティブレベル（“０”）とな
っている。First, in the initial state, the concatenated / disconnected data length XOL is "0", and the ready signal RDY and the data length comparison result signal DLCR are inactive level ("0").
【００３１】可変長入力データＤＩとして３ビットの
“０１０”、その入力データ長ＤＩＬとして“３”が入
力されると、このとき連結・分断データ長ＸＤＬは
“０”であるので、バレルシフト回路１は可変長入力デ
ータＤＩをそのまま（シフトしないで）出力する。When 3-bit "010" is input as the variable length input data DI and "3" is input as the input data length DIL, the concatenated / disconnected data length XDL is "0" at this time, so the barrel shift circuit. 1 outputs the variable length input data DI as it is (without shifting).
【００３２】データ連結部２では、レディ信号ＲＤＹが
インアクティブレベルであるので、セレクタ２１で出力
レジスタ３の出力データＸＤＯが選択されるが、出力レ
ジスタ３は全ビット空き状態の不定値（−，図６では・
で示されている）となっているのでその出力（ＳＸＤ
Ｏ）も全ビット不定値となっている。デコーダ２２は連
結・分断データ長ＸＤＬの値“０”をデコードし、全ビ
ット“１”のデコード信号ＤＣＯを出力する。ビット毎
セレクタ２３は、デコード信号ＤＣＯが全ビット“１”
であるので、全ビット、バレルシフト回路１の出力デー
タＢＳＤＩ（“０１０−〜−”）を選択し出力レジスタ
３に供給し、出力レジスタ３はこれを保持し、出力す
る。In the data connection unit 2, since the ready signal RDY is at the inactive level, the output data XDO of the output register 3 is selected by the selector 21, but the output register 3 has an undefined value (-, In Figure 6,
Is displayed), so its output (SXD
O) is also an undefined value for all bits. The decoder 22 decodes the value "0" of the concatenated / divided data length XDL and outputs the decode signal DCO of all bits "1". In the bit-by-bit selector 23, all the bits of the decode signal DCO are “1”.
Therefore, all bits, the output data BSDI (“010 −−−”) of the barrel shift circuit 1 is selected and supplied to the output register 3, which holds and outputs it.
【００３３】一方、連結・分断データ長発生部４及びレ
ディ信号発生部５では、加算器４１で入力データ長ＤＩ
Ｌ（＝３）と連結・分断データ長ＸＤＬとが加算されて
その加算値ＡＤＬが“３”となり、これはｎ＝８未満で
あるので、比較器５２からインアクティブレベル
（“０”）のデータ長比較結果信号ＤＬＣＲが出力され
る。この結果、セレクタ４４は固定値“０”を選択して
加算器４５に供給し、加算器４５はこの固定値“０”と
加算値ＡＤＬの“３”とを加算してその加算結果“３”
を出力する。そして、データ長レジスタ４６及びレディ
信号レジスタ５３は、所定のタイミング（例えば、出力
レジスタ３の連結データＸＤ保持完了直後）でそれぞれ
加算器４５の加算結果ＸＤＬｒ（＝３）及び比較器５２
のデータ長比較結果信号ＤＬＣＲのレベルにその保持内
容を更新し、次の可変長入力データＤＩ及び入力データ
長ＤＩＬの待ち状態となる。On the other hand, in the concatenated / divided data length generator 4 and the ready signal generator 5, the adder 41 inputs the input data length DI.
L (= 3) and the concatenated / divided data length XDL are added, and the added value ADL becomes “3”, which is less than n = 8. Therefore, the comparator 52 outputs the inactive level (“0”). The data length comparison result signal DLCR is output. As a result, the selector 44 selects the fixed value "0" and supplies it to the adder 45. The adder 45 adds the fixed value "0" and the addition value ADL "3", and the addition result "3". ”
Is output. Then, the data length register 46 and the ready signal register 53 respectively add the addition result XDLr (= 3) of the adder 45 and the comparator 52 at a predetermined timing (for example, immediately after completion of holding the concatenated data XD of the output register 3).
The contents held therein are updated to the level of the data length comparison result signal DLCR, and the next variable length input data DI and the input data length DIL are waited for.
【００３４】２番目の可変長入力データＤＩ（“１
１”）及びその入力データ長ＤＩＬ（＝２）が入力され
ると、レディ信号ＲＤＹはインアクティブレベル、連結
・分断データ長ＸＤＬは“３”であるので、可変長入力
データＤＩの各ビットは、バレルシフト回路１で３ビッ
トずつ上位側へシフトされると共に、シフトされて空き
状態となった下位側３ビットには“０”が与えられ、
“０００１１−〜−”となり出力される。またセレクタ
２１では出力レジスタ３の出力データＸＤＯ全ビットが
選択される。デコーダ２２は連結・分断データ長ＸＤＬ
の値“３”をデコードして下位側３ビットが“０”、そ
の他の上位ビットは“１”のデコード信号ＤＣＯを出力
する。そして、ビット毎セレクタ２３は、デコード信号
ＤＣＯに従って、その値が“０”の下位側３ビットとし
てセレクタ２１の出力データＳＸＤＯの対応するビット
“０１０”を選択し、その値が“１”の上位側１７ビッ
トとしてバレルシフト回路１の出力データＢＳＤＩの
（３＋１）番目以上の上位側ビット“１１−〜−”）を
選択して連結データＸＤ（“０１０１１−〜−”）とし
て出力レジスタ３に供給し、出力レジスタ３はこれを保
持し出力する。The second variable length input data DI ("1
1 ") and its input data length DIL (= 2) are input, the ready signal RDY is an inactive level and the concatenated / disconnected data length XDL is" 3 ", so that each bit of the variable length input data DI is The barrel shift circuit 1 shifts to the upper side by 3 bits, and "0" is given to the lower 3 bits which are shifted and become empty.
It is output as "00011--". The selector 21 selects all bits of the output data XDO of the output register 3. Decoder 22 is a concatenated / divided data length XDL
Value "3" is decoded to output a decode signal DCO in which the lower 3 bits are "0" and the other upper bits are "1". Then, the bit-by-bit selector 23 selects the corresponding bit “010” of the output data SXDO of the selector 21 as the lower 3 bits of which the value is “0” according to the decode signal DCO, and the value is higher than “1”. The (3 + 1) th or more high-order side bits “11 −−−”) of the output data BSDI of the barrel shift circuit 1 are selected as 17 bits on the side and supplied to the output register 3 as concatenated data XD (“01011 −−−”). Then, the output register 3 holds this and outputs it.
【００３５】一方、連結・分断データ長発生部４及びレ
ディ信号発生部５では、加算器４１で入力データ長ＤＩ
Ｌ（＝２）と連結・分断データ長ＸＤＬ（＝３）とが加
算されてその加算値ＡＤＬが“５”となり、これもｎ＝
８未満であるのでデータ長比較結果信号ＤＬＣＲはイン
アクティブレベルに、従って加算器４５の加算結果も
“５”となる。そして所定のタイミングでデータ長レジ
スタ４６の保持内容は“５”に更新され、レディ信号レ
ジスタ５３の保持信号のレベルも更新されるものの引き
続きインアクティブレベルを維持し、次の可変長入力デ
ータＤＩ及びその入力データ長ＤＩＬの待ち状態とな
る。On the other hand, in the concatenated / divided data length generator 4 and the ready signal generator 5, the adder 41 inputs the input data length DI.
L (= 2) and the concatenated / divided data length XDL (= 3) are added, and the added value ADL becomes "5", which is also n =
Since it is less than 8, the data length comparison result signal DLCR is at the inactive level, and the addition result of the adder 45 is also "5". Then, the content held in the data length register 46 is updated to "5" at a predetermined timing and the level of the hold signal in the ready signal register 53 is also updated, but the inactive level is continuously maintained, and the next variable length input data DI and A waiting state for the input data length DIL is entered.
【００３６】３番目の可変長入力データＤＩ（“００１
０１”）及びその入力データ長ＤＩＬ（＝５）が入力さ
れると、レディ信号ＲＤＹはインアクティブレベル、連
結・分断データ長ＸＤＬは“５”であるので、可変長入
力データＤＩの各ビットはバレルシフト回路１で５ビッ
トずつ上位側へシフトされると共に、シフトされて空き
状態となった下位側５ビットには“０”が与えられ“０
００００００１０１−〜−”となり出力される。また、
セレクタ２１では出力レジスタ３の出力データＸＤＯ全
ビットが選択される。デコーダ２２は、連結・分断デー
タ長ＸＤＬの値“５”をデコードして下位側５ビットが
“０”、その他の上位ビットは“１”のデコード信号Ｄ
ＣＯを出力する。そしてビット毎セレクタ２３は、デコ
ード信号ＤＣＯに従って、その値が“０”の下位側５ビ
ットとしてセレクタ２１の出力データＳＸＤＯの対応す
るビット“０１０１１”を選択し、その値が“１”の上
位側ビットとしてバレルシフト回路１の出力データＢＳ
ＤＩの（５＋１）番目以上の上位側ビット“００１０１
−〜−”を選択して連結データＸＤ（“０１０１１００
１０１−〜−”）として出力レジスタ３に供給し、出力
レジスタ３はこれを保持し出力する。The third variable-length input data DI ("001
01 ") and its input data length DIL (= 5) are input, the ready signal RDY is at the inactive level and the concatenated / disconnected data length XDL is" 5 ", so that each bit of the variable length input data DI is In the barrel shift circuit 1, 5 bits are shifted to the upper side by 5 bits, and "5" is given to the lower 5 bits which are shifted and become empty.
00000001- to-"and is output.
The selector 21 selects all bits of the output data XDO of the output register 3. The decoder 22 decodes the value "5" of the concatenated / segmented data length XDL and decodes the decoded signal D in which the lower 5 bits are "0" and the other upper bits are "1".
Output CO. Then, the bit-by-bit selector 23 selects the corresponding bit “01011” of the output data SXDO of the selector 21 as the lower 5 bits of the value “0” according to the decode signal DCO, and the value thereof is the upper side of “1”. Output data BS of barrel shift circuit 1 as a bit
(5 + 1) th or more high-order bit “00101” of DI
Select "---" to select linked data XD ("0101100
101- ~-") is supplied to the output register 3, and the output register 3 holds and outputs it.
【００３７】一方、連結・分断データ長発生部４及びレ
ディ信号発生部５では、加算器４１で入力データ長ＤＩ
Ｌ（＝５）と連結・分断データ長ＸＤＬ（＝５）とが加
算されてその加算値ＡＤＬが“１０”となり、これはｎ
＝８以上であるのでデータ比較結果信号ＤＬＣＲはアク
ティブレベル（“１”）となる。従って、セレクタ４４
では固定値“−８”が選択されて加算器４５に供給さ
れ、加算器４５ではこの“−８”と加算値ＡＤＬの“１
０”とが加算されてその加算結果（ＸＤＬｒ）が“２”
となる。そして、所定のタイミング（例えば、出力レジ
スタ３の連結データＸＤ保持完了直後）で、データ長レ
ジスタ４６の保持内容は加算結果ＸＤＬｒの“２”に、
レディ信号レジスタ５３の保持信号のレベルはデータ長
比較結果信号ＤＬのアクティブレベルにそれぞれ更新さ
れ、次の可変長入力データＤＩ及びその入力データ長Ｄ
ＩＬの待ち状態となる。On the other hand, in the concatenated / divided data length generation unit 4 and the ready signal generation unit 5, the adder 41 inputs the input data length DI.
L (= 5) and the concatenated / divided data length XDL (= 5) are added, and the added value ADL becomes “10”, which is n
= 8 or more, the data comparison result signal DLCR becomes an active level (“1”). Therefore, the selector 44
, A fixed value "-8" is selected and supplied to the adder 45. In the adder 45, the fixed value "-8" and the addition value ADL of "1" are selected.
0 "is added and the addition result (XDLr) is" 2 ".
Becomes Then, at a predetermined timing (for example, immediately after completion of holding the concatenated data XD of the output register 3), the held content of the data length register 46 becomes “2” of the addition result XDLr,
The level of the holding signal of the ready signal register 53 is updated to the active level of the data length comparison result signal DL, and the next variable length input data DI and its input data length D are updated.
Waiting for IL.
【００３８】このとき、レディ信号ＲＤＹはアクティブ
レベルとなっているので、このレディ信号ＲＤＹを受け
る相手側のシステムは、この可変長データ連結回路の固
定長出力データＤＯの出力準備ができたことを知り、出
力レジスタ３からの回路長出力データＤＯの“０１０１
１００１”を受け取る。At this time, since the ready signal RDY is at the active level, the counterpart system receiving this ready signal RDY indicates that the fixed length output data DO of this variable length data connection circuit is ready for output. Knowing that the circuit length output data DO from the output register 3 is "0101".
Receive 1001 ".
【００３９】４番目の可変長入力データＤＩ（“１１１
１”）及びその入力データ長ＤＩＬ（＝４）が入力され
ると、レディ信号ＲＤＹはアクティブレベル、連結・分
断データ長ＸＤＬは“２”であるので、可変長入力デー
タＤＩの各ビットはバレルシフト回路１で２ビットずつ
上位側へシフトされると共に空き状態となった下位側２
ビットには“０”が与えられ、“００１１１１−〜−”
となり出力される。また、セレクタ２１は、出力レジス
タ３の出力データＸＤＯの最下位から９（ｎ＋１）ビッ
ト目以上の上位側１２ビット“０１−〜−”を選択して
その最下位ビットを出力最下位ビットに合わせて出力
（ＳＸＤＯ）し、デコーダ２２は、連結・分断データ長
ＸＤＬの値“２”をデコードして下位側２ビットを
“０”、その他の上位側１８ビットを“１”としたデコ
ード信号ＤＣＯを出力する。そしてビット毎セレクタ２
３は、デコード信号ＤＣＯに従って、その値が“０”の
下位側２ビットとしてセレクタ２１の出力データＳＸＤ
Ｏの“０１”を選択し、その値が“１”の上位側ビット
としてバレルシフト回路１の出力データＢＳＤＩの（２
＋１）番目以上の上位側ビット“１１１１−〜−”を選
択して連結データＸＤ（“０１１１１１−〜−”）とし
て出力レジスタ３に供給し、出力レジスタ３はこれを保
持し出力する。The fourth variable length input data DI ("111
1 ") and its input data length DIL (= 4) are input, the ready signal RDY is at the active level and the concatenated / disconnected data length XDL is" 2 ", so that each bit of the variable length input data DI is a barrel. The shift circuit 1 shifts to the upper side by 2 bits, and the lower side becomes empty 2
"0" is given to the bit and "001111 ---"
Is output next. Also, the selector 21 selects the upper 12 bits “01 −−−” of the 9 (n + 1) th bit or more from the least significant bit of the output data XDO of the output register 3 and sets the least significant bit to the output least significant bit. Then, the decoder 22 decodes the value "2" of the concatenated / disconnected data length XDL and sets the lower 2 bits to "0" and the other upper 18 bits to "1". Is output. And bit-by-bit selector 2
3 is the output data SXD of the selector 21 as the lower 2 bits of the value “0” according to the decode signal DCO.
When "01" of O is selected, the value is "1" as the upper bit and the output data BSDI of the barrel shift circuit 1 (2
The +1) th or more higher-order bits "1111 ---" are selected and supplied as concatenated data XD ("011111 ---") to the output register 3, and the output register 3 holds and outputs this.
【００４０】一方、連結・分断データ長発生部４及びレ
ディ信号発生部５では、入力データ長ＤＩＬ（＝４）と
連結・分断データ長ＸＤＬとが加算されてその加算値Ａ
ＤＬの“６”が加算器４５を介して所定のタイミングで
データ長レジスタ４６に保持（更新）され、インアクテ
ィブレベルとなったデータ長比較結果信号ＤＬＣＲによ
り所定のタイミングで、レディ信号レジスタ５３の保持
信号がインアクティブレベルに更新され、次の可変長入
力データＤＩ及びその入力データ長ＤＩＬ待ち状態とな
る。On the other hand, in the concatenated / divided data length generator 4 and the ready signal generator 5, the input data length DIL (= 4) and the concatenated / divided data length XDL are added, and the added value A is obtained.
“6” of DL is held (updated) in the data length register 46 at a predetermined timing via the adder 45, and the ready signal register 53 of the ready signal register 53 is held at a predetermined timing by the data length comparison result signal DLCR which becomes the inactive level. The holding signal is updated to the inactive level, and the next variable length input data DI and its input data length DIL are waited.
【００４１】以下、同様の動作がくり返えされ、次々と
入力される可変長入力データＤＩを連結し、８ビットず
つの固定長出力データＤＯとして順次出力される。Thereafter, the same operation is repeated, the variable length input data DI input one after another is concatenated, and is sequentially output as fixed length output data DO of 8 bits each.
【００４２】このように、本発明では、出力レジスタ３
に固定長出力データＤＯの規定ビット数（８ビット）以
上の有効データ（可変長入力データを連結したデータ）
が保持されると、このタイミングから次の可変長入力デ
ータＤＩの入力タイミングまでの所定のタイミングで、
レディ信号レジスタ５３の保持信号のレベルをアクティ
ブレベルに更新すると共に、連結・分断データ長レジス
タ４６の保持内容を、出力レジスタ３の有効データのデ
ータ長から上記規定ビット数を減算した残りのデータ長
に更新し、これらを次の可変長入力データＤＩが処理さ
れて出力レジスタ３に保持されるまでの期間保持し、こ
の保持されているレディ信号ＲＤＹ及び連結・分断デー
タ長ＸＤＬに従って、入力された可変長入力データＤＩ
及び出力レジスタ３の残りの有効データを選択して出力
レジスタ３へ配置するようになっているので、入力され
た可変長入力データＤＩの出力レジスタ３への配置と、
残りの有効データの出力レジスタ３への再配置とを同時
に同一サイクル（すなわち１サイクル）で処理すること
ができ、処理時間を短縮することができる。すなわち、
高速リアルタイム処理が要求されるシステムにも適用で
きる。As described above, according to the present invention, the output register 3
Valid data with a fixed number of fixed length output data DO or more (8 bits) (variable length input data concatenated)
Is held, at a predetermined timing from this timing to the input timing of the next variable length input data DI,
The level of the signal held in the ready signal register 53 is updated to the active level, and the content held in the concatenated / divided data length register 46 is the remaining data length obtained by subtracting the specified number of bits from the data length of the valid data in the output register 3. Are held for a period until the next variable length input data DI is processed and held in the output register 3, and is input according to the held ready signal RDY and concatenated / disconnected data length XDL. Variable length input data DI
Since the remaining valid data of the output register 3 is selected and placed in the output register 3, the input variable-length input data DI is placed in the output register 3, and
Relocation of the remaining valid data to the output register 3 can be simultaneously processed in the same cycle (that is, one cycle), and the processing time can be shortened. That is,
It can also be applied to systems that require high-speed real-time processing.
【００４３】図７は本発明の第２の実施例を示すブロッ
ク図である。FIG. 7 is a block diagram showing a second embodiment of the present invention.
【００４４】この実施例は、最大１６ビットの可変長入
力データＤＩを順次連結してｎ＝１６（２N ＝２4 ，Ｎ
＝４）ビット固定の固定長出力データＤＯとして出力す
る可変長データ連結回路であって、バレルシフト回路１
ａの機能は図８に、データ連結部２ａの機能は図９に示
されているとおりであるが、これらは第１の実施例と基
本的には同一機能、同一構成である。この実施例が図１
〜図６に示された第１の実施例と構成上相違する点は、
連結・分断データ長発生部とレディ信号発生部とを統合
して連結・分断データ長／レディ信号発生部６とした点
にある。In this embodiment, variable-length input data DI of maximum 16 bits are sequentially connected to n = 16 (2 N = 2 4 , N).
= 4) A variable length data concatenation circuit for outputting fixed length output data DO having a fixed bit, which is a barrel shift circuit 1
The function of a is as shown in FIG. 8 and the function of the data connection unit 2a is as shown in FIG. 9, but these are basically the same function and the same configuration as the first embodiment. This embodiment is shown in FIG.
The difference from the first embodiment shown in FIG.
The point is that the concatenated / divided data length generation unit and the ready signal generation unit are integrated into a concatenated / divided data length / ready signal generation unit 6.
【００４５】この実施例の連結・分断データ長／レディ
信号発生部６は、入力データ長ＤＩＬと連結・分断デー
タ長ＸＤＬとを加算し出力する加算器６１と、保持内容
を所定のタイミングで加算器６１の出力データに更新し
下位側４（Ｎ）ビットを連結・分断データ長ＸＤＬとし
最下位から５（Ｎ＋１）ビット目をレディ信号ＲＤＹと
して出力するデータ長・レディ信号レジスタ６２とを含
んで構成される。The concatenated / divided data length / ready signal generator 6 of this embodiment adds the input data length DIL and the concatenated / divided data length XDL and outputs the addition contents at a predetermined timing. A data length / ready signal register 62 which updates the output data of the device 61 and outputs the lower 4 (N) bits as the concatenated / divided data length XDL and outputs the 5 (N + 1) th bit from the least significant as the ready signal RDY. Composed.
【００４６】この実施例では、出力レジスタ３ａの有効
データが固定長出力データＤＯの規定ビット数１６＝２
4 ビット以上になると、加算器６１の出力データの最下
位から５ビット目は“１”となるので、このビットをレ
ディ信号ＲＤＹとしている。また、５ビット目が“１”
の５ビットのデータの下位側４ビットのみを抽出するこ
とは、５ビットのデータの値から固定長出力データＤＯ
の規定ビット“１６”を減算したことになる。従って、
この下位側４ビットの連結・分断データ長ＸＤＬは、第
１の実施例と同様に、出力レジスタ３ａの有効データが
上記規定ビット数以上となったとき、その規定ビット数
を減算した値となっている。In this embodiment, the valid data of the output register 3a is the specified bit number 16 = 2 of the fixed length output data DO.
When it becomes 4 bits or more, the fifth bit from the least significant bit of the output data of the adder 61 becomes "1", so this bit is used as the ready signal RDY. Also, the 5th bit is "1"
Extracting only the lower 4 bits of the 5-bit data of the fixed-length output data DO from the value of the 5-bit data.
It means that the prescribed bit "16" of the above is subtracted. Therefore,
The concatenated / disconnected data length XDL of the lower 4 bits becomes a value obtained by subtracting the specified number of bits when the valid data of the output register 3a exceeds the specified number of bits, as in the first embodiment. ing.
【００４７】すなわち、第１の実施例より極めて単純な
回路構成により、第１の実施例と同等の機能を得ること
ができる。その他の基本的な動作及び効果は第１の実施
例と同様であるので、その説明は省略する。That is, the function equivalent to that of the first embodiment can be obtained by the circuit configuration which is much simpler than that of the first embodiment. The other basic operations and effects are the same as those in the first embodiment, and the description thereof will be omitted.
【００４８】図１０は本発明の第３の実施例を示すブロ
ック図である。FIG. 10 is a block diagram showing a third embodiment of the present invention.
【００４９】この実施例は、第２の実施例における連結
・分断データ長／レディ信号発生部を変形したものであ
る。This embodiment is a modification of the concatenated / disconnected data length / ready signal generating section in the second embodiment.
【００５０】この実施例の連結・分断データ長／レディ
信号発生部６ａは、入力データ長ＤＩＬと連結・分断デ
ータ長ＸＤＬとを加算してその加算結果を４（Ｎ）ビッ
トの加算出力及び桁上げ信号（ＣＯ）として出力する加
算器４１ａと、保持内容を所定のタイミングで加算器４
１ａの加算出力に更新するデータ長レジスタ４６ａと、
保持信号のレベルを所定のタイミングで加算器４１ａの
桁上げ信号ＣＯのレベルに更新するレディ信号レジスタ
５３とを含んで構成される。The concatenated / divided data length / ready signal generator 6a of this embodiment adds the input data length DIL and the concatenated / divided data length XDL, and outputs the addition result as a 4 (N) -bit addition output and digit. An adder 41a for outputting as a raising signal (CO) and an adder 4a for holding contents at a predetermined timing.
A data length register 46a for updating the addition output of 1a,
And a ready signal register 53 for updating the level of the hold signal to the level of the carry signal CO of the adder 41a at a predetermined timing.
【００５１】出力４ビット（４桁）の加算器４１ａにお
いては、出力の値が“１６”（２4）以上になると桁上
げ信号ＣＯが“１”となるので、これをレディ信号レジ
スタ５３に保持してレディ信号ＲＤＹとすることができ
る。また、このときの４ビットの出力は加算結果から
“１６”を減算した値となり、これをデータ長レジスタ
４６ａに保持して連結・分断データ長ＸＤＬとすること
により、第２の実施例と同一機能の連結・分断データ長
／レディ信号発生部を得ることができる。In the 4-bit (4-digit) output adder 41a, the carry signal CO becomes "1" when the output value becomes "16" (2 4 ) or more. It can be held and used as the ready signal RDY. Further, the 4-bit output at this time is a value obtained by subtracting "16" from the addition result, and this is held in the data length register 46a to be the concatenated / divided data length XDL, which is the same as the second embodiment. It is possible to obtain a function connection / disconnection data length / ready signal generation unit.
【００５２】従ってこの第３の実施例の基本的な動作及
び効果は、第２の実施例と同様である。Therefore, the basic operation and effect of the third embodiment are similar to those of the second embodiment.
【００５３】[0053]
【発明の効果】以上説明したように本発明は、出力レジ
スタに固定長出力データの規定ビット数以上の有効デー
タが保持されると、このタイミングから次の可変長入力
データの入力タイミングまでの所定のタイミングで、レ
ディ信号レジスタの保持信号のレベルをアクティブレベ
ルに更新すると共に、連結・分断データ長レジスタの保
持内容を、出力レジスタの有効データのデータ長から上
記規定ビット数を減算した残りのデータ長に更新し、こ
れらを次の可変長入力データが処理されて出力レジスタ
に保持し、この保持されているレディ信号及び連結・分
断データ長に従って、入力された可変長入力データ及び
出力レジスタの残りの有効データを選択して出力レジス
タへ配置する構成としたので、入力された可変長入力デ
ータの出力レジスタへの配置と、出力レジスタの残りの
有効データの出力レジスタへの再配置とを同時に同一サ
イクルで処理することができるので、処理時間を短縮す
ることができ、従って、高速リアルタイム処理が要求さ
れるシステム等への適用が可能となり、適用範囲を拡大
することができる効果がある。As described above, according to the present invention, when valid data of a fixed length output data or more, which is equal to or more than a specified number of bits, is held in the output register, a predetermined period from this timing to the input timing of the next variable length input data is obtained. At the same time, the level of the hold signal in the ready signal register is updated to the active level, and the content held in the concatenated / disconnected data length register is subtracted from the data length of the valid data in the output register to obtain the remaining data. The length of the input variable length input data and the rest of the output register are changed according to the ready signal and the concatenated / disconnected data length which are stored in the output register after the next variable length input data is processed. The valid register data is selected and placed in the output register, so the output register of the input variable length input data To the output register and the relocation of the remaining valid data of the output register to the output register can be processed in the same cycle at the same time, so that the processing time can be shortened and therefore high-speed real-time processing is required. It can be applied to systems, etc., and has the effect of expanding the range of application.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】図１に示された実施例のバレルシフト回路の機
能を示す機能図である。FIG. 2 is a functional diagram showing a function of the barrel shift circuit of the embodiment shown in FIG.
【図３】図１に示された実施例のデータ連結部の機能を
示す機能図である。FIG. 3 is a functional diagram showing a function of a data connection unit of the embodiment shown in FIG.
【図４】図１に示された実施例のデコーダの機能を示す
機能図である。FIG. 4 is a functional diagram showing functions of the decoder of the embodiment shown in FIG.
【図５】図１に示された実施例のビット毎セレクタの機
能を示す機能図である。5 is a functional diagram showing the function of a bit-by-bit selector of the embodiment shown in FIG. 1. FIG.
【図６】図１に示された実施例の動作を説明するための
動作状態図である。FIG. 6 is an operation state diagram for explaining the operation of the embodiment shown in FIG.
【図７】本発明の第２の実施例を示すブロック図であ
る。FIG. 7 is a block diagram showing a second embodiment of the present invention.
【図８】図７に示された実施例のバレルシフト回路の機
能を示す機能図である。8 is a functional diagram showing functions of the barrel shift circuit of the embodiment shown in FIG. 7. FIG.
【図９】図７に示された実施例のデータ連結部の機能を
示す機能図である。9 is a functional diagram showing a function of a data connection unit of the embodiment shown in FIG. 7. FIG.
【図１０】本発明の第３の実施例を示すブロック図であ
る。FIG. 10 is a block diagram showing a third embodiment of the present invention.
【図１１】従来の可変長データ連結回路の一例を示すブ
ロック図である。FIG. 11 is a block diagram showing an example of a conventional variable length data concatenation circuit.
【図１２】図１１に示された可変長データ連結回路のバ
レルシフト回路の機能を示す機能図である。12 is a functional diagram showing a function of a barrel shift circuit of the variable length data concatenation circuit shown in FIG.
【図１３】図１１に示された可変長データ連結回路のマ
スク回路の機能を示す機能図である。13 is a functional diagram showing the function of a mask circuit of the variable length data concatenation circuit shown in FIG.
【図１４】図１１に示された可変長データ連結回路の動
作を説明するための動作状態図である。14 is an operation state diagram for explaining an operation of the variable length data concatenation circuit shown in FIG. 11. FIG.
１，１ａ バレルシフト回路 ２，２ａ，２ｘ データ連結部 ３，３ａ 出力レジスタ ４，４ｘ 連結・分断データ長発生部 ５，５ｘ レディ信号発生部 ６，６ａ 連結・分断データ長／レディ信号発生部 ２１ セレクタ ２２ デコーダ ２３ ビット毎セレクタ ２５ セレクタ ２６ バレルシフト回路 ２７ マスク回路 ２８ 論理和回路 ４１，４１ａ 加算器 ４２，４３ 固定値レジスタ ４４ セレクタ ４５ 加算器 ４６，４６ａ データ長レジスタ ５１ 固定値レジスタ ５２ 比較器 ６１ 加算器 ６２ データ長・レディ信号レジスタ 1, 1a Barrel shift circuit 2, 2a, 2x Data concatenation unit 3, 3a Output register 4, 4x Concatenation / division data length generation unit 5, 5x Ready signal generation unit 6, 6a Concatenation / division data length / ready signal generation unit 21 Selector 22 Decoder 23 Selector per bit 25 Selector 26 Barrel shift circuit 27 Mask circuit 28 Logical sum circuit 41, 41a Adder 42, 43 Fixed value register 44 Selector 45 Adder 46, 46a Data length register 51 Fixed value register 52 Comparator 61 Adder 62 Data length / ready signal register
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/40 8842−5Ｊ Ｈ０４Ｎ 7/30 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H03M 7/40 8842-5J H04N 7/30
Claims (5)
連結してｎビットごとにｎビット固定の固定長出力デー
タとして出力する可変長データ連結回路であって、前記
可変長入力データの構成ビットそれぞれを連結・分断デ
ータ長分のビット数だけ順次上位側へシフトすると共に
シフトされて空き状態となった下位側ビットそれぞれを
“０”とし少なくとも（ｍ＋ｎ−１）ビットとして出力
するバレルシフト回路と、供給された少なくとも（ｍ＋
ｎ−１）ビットの連結データを保持し出力すると共に出
力データのうちの下位側ｎビットを前記固定長出力デー
タとして出力する出力レジスタと、レディ信号がインア
クティブレベルのときは前記出力レジスタの出力データ
のうちの前記連結・分断データ長分の下位側ビット、及
び前記バレルシフト回路の出力データのうちの最下位か
ら前記連結・分断データ長と同一番＋１番目以上の上位
側ビットをそれぞれ選択してこれらを対応する構成ビッ
トとする前記連結データとして前記出力レジスタに供給
し、前記レディ信号がアクティブレベルのときは前記出
力レジスタの出力データのうちの最下位から（ｎ＋１）
番目以上の上位側ビットのうちの前記連結・分断データ
長分の下位側ビット、及び前記バレルシフト回路の出力
データのうち最下位から前記連結・分断データ長と同一
番＋１番目以上の上位側ビットをそれぞれ選択してこれ
らを対応する構成ビットとする前記連結データとして前
記出力レジスタに供給するデータ連結部と、前記連結・
分断データ長を保持し出力するデータ長レジスタを備え
前記可変長入力データと同時に入力される入力データ長
と前記連結・分断データ長とを加算してその加算値が前
記ｎビット未満のときはこの加算値に、前記ｎビット以
上のときはこの加算値に前記ｎを減算した値に前記デー
タ長レジスタの保持内容を所定のタイミングで更新する
連結・分断データ長発生部と、前記レディ信号を保持し
出力するレディ信号レジスタを備えこのレディ信号レジ
スタの保持信号のレベルを前記加算値が前記ｎビット未
満のときはインアクティブレベル、前記ｎビット以上の
ときはアクティブレベルに所定のタイミングで更新する
レディ信号発生部とを有することを特徴とする可変長デ
ータ連結回路。1. A variable length data concatenation circuit for sequentially concatenating variable length input data of maximum m bits and outputting as fixed length output data of fixed n bits for every n bits, the constituent bits of the variable length input data. A barrel shift circuit that sequentially shifts each bit by the number of bits corresponding to the concatenated / disconnected data length to the upper side, and sets each lower bit that has been shifted to an empty state to "0" and outputs as at least (m + n-1) bits. , Supplied at least (m +
an output register for holding and outputting the (n-1) -bit concatenated data and outputting the lower n bits of the output data as the fixed-length output data; and an output of the output register when the ready signal is at the inactive level. Select the lower bits of the concatenated / disconnected data length of the data and the least significant bit of the output data of the barrel shift circuit, which is the same number as the concatenated / disconnected data length + the first upper bit or more. Are supplied to the output register as the concatenated data having the corresponding constituent bits, and when the ready signal is at the active level, the output data of the output register from the lowest order (n + 1)
Lower bits of the concatenated / disconnected data length out of the second or higher upper bits, and the same number as the concatenated / disconnected data length from the lowest of the output data of the barrel shift circuit + the first or higher upper bits And a data concatenation unit which supplies the output register as the concatenation data having the corresponding configuration bits as the concatenation data.
A data length register for holding and outputting the divided data length is provided, and the input data length input at the same time as the variable length input data and the concatenated / divided data length are added, and when the added value is less than n bits, this When the added value is n bits or more, a concatenated / divided data length generation unit that updates the held content of the data length register to a value obtained by subtracting n from the added value and the ready signal are held A ready signal register for outputting the signal is output to the inactive level when the added value is less than the n bits and to the active level when the added value is n bits or more at a predetermined timing. A variable-length data concatenation circuit having a signal generator.
ティブレベルのときは出力レジスタの出力データ全ビッ
トを選択しアクティブレベルのときは前記出力レジスタ
の出力データのうちの最下位から（ｎ＋１）番目以上の
上位側ビットを選択しこれら選択されたデータの最下位
ビットをそれぞれ出力最下位ビットに合わせて出力する
セレクタと、前記連結・分断データ長の値をデコードし
てこの連結・分断データ長分の下位側ビットを第１のレ
ベル、残りの上位側ビットを第２のレベルとした少なく
とも（ｍ＋ｎ−１）ビットのデコード信号を出力するデ
コーダと、前記デコード信号の各ビットごとに、これら
ビットが第１のレベルのときは前記セレクタの出力デー
タのうちの対応ビットを、第２のレベルのときはバレル
シフト回路の出力データのうちの対応ビットをそれぞれ
選択して前記出力レジスタに供給するビット毎セレクタ
とを含む回路とした請求項１記載の可変長データ連結回
路。2. The data connection unit selects all the output data bits of the output register when the ready signal is at the inactive level and (n + 1) th from the lowest of the output data of the output register when at the active level. A selector that selects the above high-order bits and outputs the least significant bit of these selected data according to the output least significant bit respectively, and decodes the value of the concatenated / disaggregated data length to determine the concatenated / disaggregated data length. A decoder for outputting a decoded signal of at least (m + n-1) bits in which the lower side bits of the first level and the remaining upper side bits of the second level are output, and these bits are set for each bit of the decoded signal. At the first level, the corresponding bit of the output data of the selector is set, and at the second level, the output data of the barrel shift circuit is set. 2. The variable length data concatenation circuit according to claim 1, which is a circuit including a bit-by-bit selector that selects corresponding bits of the data and supplies the selected bits to the output register.
タ長と連結・分断データ長とを加算し出力する第１の加
算器と、データ長比較結果信号がインアクティブレベル
のときは固定値“０”を、アクティブレベルのときは固
定値“−ｎ”をそれぞれ選択して出力するセレクタと、
このセレクタの出力値と前記第１の加算器の出力値とを
加算し出力する第２の加算器と、保持内容を所定のタイ
ミングで前記第２の加算器の出力データに更新するデー
タ長レジスタとを含む回路とし、レディ信号発生部を、
前記第１の加算器の出力値が固定値“ｎ”未満のときは
インアクティブレベル、固定値“ｎ”以上のときはアク
ティブレベルとなる前記データ長比較結果信号を出力す
る比較器と、保持信号のレベルを所定のタイミングで前
記データ長比較結果信号のレベルに更新するレディ信号
レジスタとを含む回路とした請求項１記載の可変長デー
タ連結回路。3. A first adder for adding and outputting an input data length and a concatenated / divided data length to a concatenated / divided data length generation unit, and a fixed value when a data length comparison result signal is at an inactive level. A selector for selecting and outputting "0" and a fixed value "-n" at the active level,
A second adder for adding and outputting the output value of the selector and the output value of the first adder, and a data length register for updating the held content to the output data of the second adder at a predetermined timing. And a ready signal generator,
A comparator for outputting the data length comparison result signal which becomes an inactive level when the output value of the first adder is less than a fixed value "n" and an active level when the output value is more than the fixed value "n"; 2. The variable length data concatenation circuit according to claim 1, which is a circuit including a ready signal register for updating a signal level to a level of the data length comparison result signal at a predetermined timing.
N （Ｎは正の整数）とし、連結・分断データ長発生部及
びレディ信号発生部を、入力データ長と連結・分断デー
タ長とを加算し出力する加算器と、保持内容を所定のタ
イミングで前記加算器の出力データに更新し下位側Ｎビ
ットを前記連結・分断データ長とし最下位から（Ｎ＋
１）ビット目をレディ信号として出力するデータ長・レ
ディ信号レジスタとを含む回路とした請求項１記載の可
変長データ連結回路。4. The number n of bits of fixed length output data is 2
N (where N is a positive integer), the concatenated / disconnected data length generation unit and the ready signal generation unit add the input data length and the concatenated / disconnected data length and output, and the held contents at a predetermined timing. The output data of the adder is updated, and the lower N bits are set as the concatenated / disconnected data length, and the least significant bit is (N +
2. The variable length data concatenation circuit according to claim 1, wherein the circuit includes a data length / ready signal register for outputting the 1st bit as a ready signal.
N （Ｎは正の整数）、連結・分断データ長のビット数を
Ｎビットとし、連結・分断データ長発生部及びレディ信
号発生部を、入力データ長と前記連結・分断データ長と
を加算してその加算結果をＮビットの加算出力及び桁上
げ信号として出力する加算器と、保持内容を所定のタイ
ミングで前記加算器の加算出力に更新するデータ長レジ
スタと、保持信号のレベルを所定のタイミングで前記加
算器の桁上げ信号のレベルに更新するレディ信号レジス
タとを含む回路とした請求項１記載の可変長データ連結
回路。5. The number n of bits of fixed length output data is 2
N (N is a positive integer), the number of bits of the concatenated / disconnected data length is N bits, and the concatenated / disconnected data length generator and the ready signal generator add the input data length and the concatenated / disconnected data length. Adder for outputting the addition result as an N-bit addition output and a carry signal, a data length register for updating the holding content to the addition output of the adder at a predetermined timing, and the level of the holding signal at a predetermined timing. 2. The variable length data concatenation circuit according to claim 1, which is a circuit including a ready signal register for updating to the level of the carry signal of the adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251394A JPH07312557A (en) | 1994-05-17 | 1994-05-17 | Variable length data link circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10251394A JPH07312557A (en) | 1994-05-17 | 1994-05-17 | Variable length data link circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312557A true JPH07312557A (en) | 1995-11-28 |
Family
ID=14329459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10251394A Pending JPH07312557A (en) | 1994-05-17 | 1994-05-17 | Variable length data link circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07312557A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304872B1 (en) * | 1998-04-01 | 2001-09-24 | 구자홍 | Variable length code decoder |
| JP2015032258A (en) * | 2013-08-06 | 2015-02-16 | ラピスセミコンダクタ株式会社 | Data output circuit, pll device, and data detection method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632464A (en) * | 1986-06-20 | 1988-01-07 | Matsushita Graphic Commun Syst Inc | Coupling output circuit for variable length data |
| JPH02277319A (en) * | 1989-04-19 | 1990-11-13 | Fujitsu Ltd | Variable length coding circuit |
-
1994
- 1994-05-17 JP JP10251394A patent/JPH07312557A/en active Pending
Patent Citations (2)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970318 |