JPH07311791A - セルライブラリ作成システム及びそれを用いたセルライブラリ作成方法 - Google Patents
セルライブラリ作成システム及びそれを用いたセルライブラリ作成方法Info
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- JPH07311791A JPH07311791A JP6103006A JP10300694A JPH07311791A JP H07311791 A JPH07311791 A JP H07311791A JP 6103006 A JP6103006 A JP 6103006A JP 10300694 A JP10300694 A JP 10300694A JP H07311791 A JPH07311791 A JP H07311791A
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Abstract
(57)【要約】
【目的】 半導体集積回路の設計時に用いられる所定の
入出力用の遅延時間を算出できるセルライブラリ作成シ
ステム及びそれを用いたセルライブラリ作成方法に関
し、比較的簡単な構成で処理時間を増大させることなく
遅延時間を精度よく抽出できるセルライブラリ作成シス
テム及びそれを用いたセルライブラリ作成方法を提供す
ることを目的とする。 【構成】 多入力複合ゲートをプリミティブゲートに分
割し、遅延時間を得ようとする入出力端子間のパスに含
まれるプリミティブゲートを抽出し、抽出されたプリミ
ティブゲートの動作条件を多入力複合ゲートの入力端子
条件に基づいて設定し、設定された動作条件に応じて抽
出されたプリミティブゲートの回路シミュレーションを
行ない、回路シミュレーションの結果として遅延時間を
求める。
入出力用の遅延時間を算出できるセルライブラリ作成シ
ステム及びそれを用いたセルライブラリ作成方法に関
し、比較的簡単な構成で処理時間を増大させることなく
遅延時間を精度よく抽出できるセルライブラリ作成シス
テム及びそれを用いたセルライブラリ作成方法を提供す
ることを目的とする。 【構成】 多入力複合ゲートをプリミティブゲートに分
割し、遅延時間を得ようとする入出力端子間のパスに含
まれるプリミティブゲートを抽出し、抽出されたプリミ
ティブゲートの動作条件を多入力複合ゲートの入力端子
条件に基づいて設定し、設定された動作条件に応じて抽
出されたプリミティブゲートの回路シミュレーションを
行ない、回路シミュレーションの結果として遅延時間を
求める。
Description
【０００１】
【産業上の利用分野】本発明はセルライブラリ作成シス
テム及びそれを用いたセルライブラリ作成方法に係り、
特に、半導体集積回路の設計時に用いられる所定の入出
力間の遅延時間を算出できるセルライブラリ作成システ
ム及びそれを用いたフルライブラリ作成方法に関する。
テム及びそれを用いたセルライブラリ作成方法に係り、
特に、半導体集積回路の設計時に用いられる所定の入出
力間の遅延時間を算出できるセルライブラリ作成システ
ム及びそれを用いたフルライブラリ作成方法に関する。
【０００２】近年の半導体集積回路のプロセッサ向けな
どハイエンドの領域では一層性能向上の要求が高まり論
理シミュレーションも高い精度が要求される。
どハイエンドの領域では一層性能向上の要求が高まり論
理シミュレーションも高い精度が要求される。
【０００３】セルの遅延時間は注目する入力端子以外の
端子条件により異なる為、精度を要求する場合はその違
いも考慮する必要がある。
端子条件により異なる為、精度を要求する場合はその違
いも考慮する必要がある。
【０００４】
【従来の技術】半導体集積回路を設計する際には実際に
製造する前に設計された回路に対する評価が行なわれて
いる。このような評価を行なうシステムとして論理シミ
ュレータがある。論理シミュレータが使用するセルライ
ブラリ（シミュレーションモデル）に登録するパラメー
タとして所定の入力端子から所定の出力端子までの遅延
時間などがある。
製造する前に設計された回路に対する評価が行なわれて
いる。このような評価を行なうシステムとして論理シミ
ュレータがある。論理シミュレータが使用するセルライ
ブラリ（シミュレーションモデル）に登録するパラメー
タとして所定の入力端子から所定の出力端子までの遅延
時間などがある。
【０００５】従来、所定の入力端子から所定の出力端子
までの遅延時間は設計者が所定の入力端子から所定の出
力端子までのパスの回路から最も遅くなると思われる動
作条件より算出していた。
までの遅延時間は設計者が所定の入力端子から所定の出
力端子までのパスの回路から最も遅くなると思われる動
作条件より算出していた。
【０００６】
【発明が解決しようとする課題】しかるに、従来のセル
ライブラリにおいては注目するパスの遅延時間が最も遅
くなる端子条件における遅延時間として登録しており、
端子条件により遅延時間は最大１０％異なり、実際には
より高速で動作する端子条件でも最も遅いデータを用い
てディレイ計算等を行ない設計が行なわれる。設計時に
この差は一般的には設計マージンとして捉えていたが、
明らかにより高速に動作する条件でも、大きなディレイ
値でシミュレーションを行なうという点で、ハイエンド
のプロセッサなど回路特性を最大限生かすような設計に
おいては、過剰設計となってしまう。
ライブラリにおいては注目するパスの遅延時間が最も遅
くなる端子条件における遅延時間として登録しており、
端子条件により遅延時間は最大１０％異なり、実際には
より高速で動作する端子条件でも最も遅いデータを用い
てディレイ計算等を行ない設計が行なわれる。設計時に
この差は一般的には設計マージンとして捉えていたが、
明らかにより高速に動作する条件でも、大きなディレイ
値でシミュレーションを行なうという点で、ハイエンド
のプロセッサなど回路特性を最大限生かすような設計に
おいては、過剰設計となってしまう。
【０００７】一方で、ハイエンドのＬＳＩ設計環境向け
にこのような端子条件も考慮してライブラリを作成しよ
うとすると、多入力のゲートにおいてはそのデータ量が
膨大になり、セル特性算出の回路シミュレーション、ラ
イブラリデータ量、論理シミュレーション（ディレイ計
算）など処理時間、ハード資源などあらゆる負荷が増大
するという問題を生じていた。
にこのような端子条件も考慮してライブラリを作成しよ
うとすると、多入力のゲートにおいてはそのデータ量が
膨大になり、セル特性算出の回路シミュレーション、ラ
イブラリデータ量、論理シミュレーション（ディレイ計
算）など処理時間、ハード資源などあらゆる負荷が増大
するという問題を生じていた。
【０００８】本発明は上記の点に鑑みてなされたもの
で、比較的簡単な構成で、処理時間を増大させることな
く遅延時間を精度よく抽出できるセルライブラリ作成シ
ステム及びそれを用いたセルライブラリ作成方法を提供
することを目的とする。
で、比較的簡単な構成で、処理時間を増大させることな
く遅延時間を精度よく抽出できるセルライブラリ作成シ
ステム及びそれを用いたセルライブラリ作成方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】図１に本発明の原理図を
示す。
示す。
【００１０】抽出手段１は、前記多入力複合ゲートより
前記所定の入出力端子間のパスに含まれるプリミティブ
ゲートを抽出する。
前記所定の入出力端子間のパスに含まれるプリミティブ
ゲートを抽出する。
【００１１】動作条件抽出手段２は、前記ゲート抽出手
段１で抽出された前記プリミティブゲート夫々の動作条
件を抽出する。
段１で抽出された前記プリミティブゲート夫々の動作条
件を抽出する。
【００１２】遅延時間抽出手段３は、前記ゲート抽出手
段１で抽出された前記複数のプリミティブゲートを前記
動作条件抽出手段２で抽出した条件に従って動作させ、
前記所定の入出力端子間の遅延時間を求める。
段１で抽出された前記複数のプリミティブゲートを前記
動作条件抽出手段２で抽出した条件に従って動作させ、
前記所定の入出力端子間の遅延時間を求める。
【００１３】請求項２においては、前記動作条件抽出手
段２は前記多入力複合ゲートの入力端子の全てを抽出
し、その組み合わせを前記ゲート抽出手段１で抽出した
プリミティブゲート夫々の動作条件としてなる。
段２は前記多入力複合ゲートの入力端子の全てを抽出
し、その組み合わせを前記ゲート抽出手段１で抽出した
プリミティブゲート夫々の動作条件としてなる。
【００１４】請求項３は、前記ゲート抽出手段１により
前記多入力複合ゲートより前記所定の入出力端子間のパ
スに含まれるプリミティブゲートを抽出する抽出手順
と、前記動作条件抽出手段２により前記抽出手順で抽出
された前記プリミティブゲート夫々の動作条件を抽出す
る動作条件抽出手順と、前記遅延時間抽出手段３により
前記抽出手順で抽出された前記プリミティブゲートを前
記動作条件抽出手順で抽出された前記プリミティブゲー
ト夫々の動作条件に従って動作させ、前記所定の入出力
端子間の遅延時間を求める遅延時間抽出手順とによりセ
ルライブラリを作成する方法を示す。
前記多入力複合ゲートより前記所定の入出力端子間のパ
スに含まれるプリミティブゲートを抽出する抽出手順
と、前記動作条件抽出手段２により前記抽出手順で抽出
された前記プリミティブゲート夫々の動作条件を抽出す
る動作条件抽出手順と、前記遅延時間抽出手段３により
前記抽出手順で抽出された前記プリミティブゲートを前
記動作条件抽出手順で抽出された前記プリミティブゲー
ト夫々の動作条件に従って動作させ、前記所定の入出力
端子間の遅延時間を求める遅延時間抽出手順とによりセ
ルライブラリを作成する方法を示す。
【００１５】
【作用】図２に本発明の原理動作説明図を示す。
【００１６】図２（Ａ）は多入力（Ａ１〜Ａｎ）の複合
ゲートでＰ１〜Ｐｎのプリミティブゲート（入力１〜５
端子程度のＮＡＮＤ，ＮＯＲ，ＥＯＲ，ＥＮＯＲなどＣ
ＭＯＳ基本ゲート）から構成されている。
ゲートでＰ１〜Ｐｎのプリミティブゲート（入力１〜５
端子程度のＮＡＮＤ，ＮＯＲ，ＥＯＲ，ＥＮＯＲなどＣ
ＭＯＳ基本ゲート）から構成されている。
【００１７】ここで入力Ａ１→出力Ｘ間での遅延時間を
求める場合、図２（Ｂ）のようにそのパスに含まれるプ
リミティブゲートを抽出する。
求める場合、図２（Ｂ）のようにそのパスに含まれるプ
リミティブゲートを抽出する。
【００１８】ここで抽出したプリミティブゲートの遅延
時間に影響する端子及び内部ノードはＡ１，Ａ２，Ａ
３，Ｎ２，Ｎ４である。この中で外部端子であるＡ１〜
Ａ３の条件は一通りであるが、Ｎ２，Ｎ４の０／１条件
が同一になるＡ４〜Ａｎの端子の０／１条件組み合せに
ついては何通りか考えられる。
時間に影響する端子及び内部ノードはＡ１，Ａ２，Ａ
３，Ｎ２，Ｎ４である。この中で外部端子であるＡ１〜
Ａ３の条件は一通りであるが、Ｎ２，Ｎ４の０／１条件
が同一になるＡ４〜Ａｎの端子の０／１条件組み合せに
ついては何通りか考えられる。
【００１９】しかしこれらの組合せにおける遅延時間の
違いは回路シミュレーション結果で０．１％以下となっ
ている。
違いは回路シミュレーション結果で０．１％以下となっ
ている。
【００２０】よってこれらの端子条件のグループは同一
特性として遅延時間に関するライブラリを作成しても、
０．１％以下の精度で、この端子グループの数の条件圧
縮が可能となる。
特性として遅延時間に関するライブラリを作成しても、
０．１％以下の精度で、この端子グループの数の条件圧
縮が可能となる。
【００２１】例えばＮ２のノードが１又は０となる場合
はその前段のプリミティブゲートＰ３の真理値表を参照
することによりその入力端子（Ｎ５，Ｎ６…）条件がわ
かる。更にＮ５について１又は０となる場合は、その前
段のプリミティブゲートの真理値表により端子条件が抽
出できる。
はその前段のプリミティブゲートＰ３の真理値表を参照
することによりその入力端子（Ｎ５，Ｎ６…）条件がわ
かる。更にＮ５について１又は０となる場合は、その前
段のプリミティブゲートの真理値表により端子条件が抽
出できる。
【００２２】同様にして、図２（Ｂ）の端子、内部ノー
ド条件になる外部端子（Ａ２〜Ａｎ）の条件組み合わせ
を求めることができる。この外部端子の組み合わせの中
から一つの条件で回路シミュレーションを行い、これら
全ての外部端子条件の特性値としてライブラリを作成す
る。
ド条件になる外部端子（Ａ２〜Ａｎ）の条件組み合わせ
を求めることができる。この外部端子の組み合わせの中
から一つの条件で回路シミュレーションを行い、これら
全ての外部端子条件の特性値としてライブラリを作成す
る。
【００２３】このように請求項１に示すセルライブラリ
作成システムを用い請求項３に示すセルライブラリ作成
方法の手順に従ってセルライブラリを作成することによ
り多入力複合ゲートをプリミティブゲートに分解して端
子条件をグルーピングするため、単に図２（Ａ）の入力
端子の条件組み合わせで特性を出すのに比べ、大幅にラ
イブラリのサイズを縮小することが出来る。
作成システムを用い請求項３に示すセルライブラリ作成
方法の手順に従ってセルライブラリを作成することによ
り多入力複合ゲートをプリミティブゲートに分解して端
子条件をグルーピングするため、単に図２（Ａ）の入力
端子の条件組み合わせで特性を出すのに比べ、大幅にラ
イブラリのサイズを縮小することが出来る。
【００２４】請求項２によれば、多入力複合ゲートの全
入力端子の条件を抽出し、それらの組み合わせに応じて
抽出されたプリミティブゲートの動作条件を設定するこ
とができるため、より高精度に遅延時間を求めることが
できる。
入力端子の条件を抽出し、それらの組み合わせに応じて
抽出されたプリミティブゲートの動作条件を設定するこ
とができるため、より高精度に遅延時間を求めることが
できる。
【００２５】
【実施例】図２に本発明の一実施例のブロック構成図を
示す。本実施例のセルライブラリ作成システム１１は制
御装置１２、データベースサーバ１３、回路シミュレー
タ１４、レイアウトパラメータ抽出システム１５、表示
装置１６、入力装置１７より構成される。
示す。本実施例のセルライブラリ作成システム１１は制
御装置１２、データベースサーバ１３、回路シミュレー
タ１４、レイアウトパラメータ抽出システム１５、表示
装置１６、入力装置１７より構成される。
【００２６】制御装置１２はＣＰＵ（中央処理装置）１
２ａ、メインメモリ１２ｂ、ネットワークインタフェー
ス１２ｃより構成されており、データベースサーバ１
３、回路シミュレータ１４、レイアウトパラメータ抽出
システム１５、表示装置１６、入力装置１７と接続され
ている。
２ａ、メインメモリ１２ｂ、ネットワークインタフェー
ス１２ｃより構成されており、データベースサーバ１
３、回路シミュレータ１４、レイアウトパラメータ抽出
システム１５、表示装置１６、入力装置１７と接続され
ている。
【００２７】データベースサーバ１３は各種プリミティ
ブゲートのシンボル及び真理値表等が記憶されたプリミ
ティブゲートライブラリ１３ａ、セルレイアウトパター
ンが記憶されたセルレイアウトパターンライブラリ１３
ｂよりなり、制御装置１２、回路シミュレータ１４、レ
イアウトパラメータ抽出システム１５に必要に応じて各
種プリミティブゲートやセルレイアウトパターンのデー
タを供給する。
ブゲートのシンボル及び真理値表等が記憶されたプリミ
ティブゲートライブラリ１３ａ、セルレイアウトパター
ンが記憶されたセルレイアウトパターンライブラリ１３
ｂよりなり、制御装置１２、回路シミュレータ１４、レ
イアウトパラメータ抽出システム１５に必要に応じて各
種プリミティブゲートやセルレイアウトパターンのデー
タを供給する。
【００２８】回路シミュレータ１４は必要に応じて供給
される回路のシミュレーションを行なう。
される回路のシミュレーションを行なう。
【００２９】レイアウトパラメータ抽出システム１５は
データベースサーバ１３のセルレイアウトパターンライ
ブラリ１３ｂに記憶されたセルレイアウトパターンに応
じた抵抗、付加容量を抽出する。
データベースサーバ１３のセルレイアウトパターンライ
ブラリ１３ｂに記憶されたセルレイアウトパターンに応
じた抵抗、付加容量を抽出する。
【００３０】図３に本発明の一実施例の動作フローチャ
ートを示す。まず、作成者が入力装置１７を用いて制御
装置１２にセルライブラリの作成を指示すると、制御装
置１２はメインメモリ１２ｂに予め記憶されていた多入
力複合ゲートをプリミティブゲートに分割する（ステッ
プＳ１−１）。
ートを示す。まず、作成者が入力装置１７を用いて制御
装置１２にセルライブラリの作成を指示すると、制御装
置１２はメインメモリ１２ｂに予め記憶されていた多入
力複合ゲートをプリミティブゲートに分割する（ステッ
プＳ１−１）。
【００３１】次に遅延時間が抽出されていない入出力端
子間のパスに含まれるプリミティブゲートを選択する
（ステップＳ１−２）。
子間のパスに含まれるプリミティブゲートを選択する
（ステップＳ１−２）。
【００３２】次にステップＳ１−２で選択されたパスに
含まれるプリミティブゲートにおける入力端子条件を抽
出する（ステップＳ１−３）。
含まれるプリミティブゲートにおける入力端子条件を抽
出する（ステップＳ１−３）。
【００３３】次にステップＳ１−３で抽出された入力端
子条件を個々のプリミティブゲートの入力条件に置き換
え、これを同一の特性グループとする（ステップＳ１−
４）。なお、ステップＳ−４での動作については後に詳
細に説明する。
子条件を個々のプリミティブゲートの入力条件に置き換
え、これを同一の特性グループとする（ステップＳ１−
４）。なお、ステップＳ−４での動作については後に詳
細に説明する。
【００３４】次に、ステップＳ１−４で求めた同一の特
性グループの入力条件のうち代表となる入力端子条件を
抽出し、抽出された入力端子条件で回路シミュレータ１
４を駆動して、回路シミュレーションを実行する（ステ
ップＳ１−５）。
性グループの入力条件のうち代表となる入力端子条件を
抽出し、抽出された入力端子条件で回路シミュレータ１
４を駆動して、回路シミュレーションを実行する（ステ
ップＳ１−５）。
【００３５】ステップＳ１−５の回路シミュレーション
により抽出されたプリミティブゲートの遅延時間を算出
する（ステップＳ１−６）。
により抽出されたプリミティブゲートの遅延時間を算出
する（ステップＳ１−６）。
【００３６】次にステップＳ１−５，Ｓ１−６で算出し
た遅延時間等のパラメータを同一特性グループの端子条
件のライブラリとしてメインメモリ１２ｂに記憶する
（ステップＳ１−８）。
た遅延時間等のパラメータを同一特性グループの端子条
件のライブラリとしてメインメモリ１２ｂに記憶する
（ステップＳ１−８）。
【００３７】次にステップＳ１−２で選択したパスに対
して処理済のフラグを立てる（ステップＳ１−８）。
して処理済のフラグを立てる（ステップＳ１−８）。
【００３８】次に未処理のパスの有無を判断し（ステッ
プＳ１−９）、未処理のパスがなければ、処理を終了
し、未処理のパスが存在すれば、上記ステップＳ１−２
〜Ｓ１−８を実行し、遅延時間を算出する。
プＳ１−９）、未処理のパスがなければ、処理を終了
し、未処理のパスが存在すれば、上記ステップＳ１−２
〜Ｓ１−８を実行し、遅延時間を算出する。
【００３９】図５に本発明の一実施例の要部の動作フロ
ーチャートを示す。図５は図４のステップＳ１−４おけ
る詳細な動作を示す。
ーチャートを示す。図５は図４のステップＳ１−４おけ
る詳細な動作を示す。
【００４０】ステップＳ１−３で抽出された入力端子条
件が入力されると、まずノードを１つ選択する（ステッ
プＳ２−１，Ｓ２−２）。
件が入力されると、まずノードを１つ選択する（ステッ
プＳ２−１，Ｓ２−２）。
【００４１】次にステップＳ２−２で選択されたノード
が他のプリミティブゲートの出力になっているか否か
が、判断される（ステップＳ２−３）。ここで、選択さ
れたノードが他のプリミティブゲートの出力になってい
れば、プリミティブゲートライブラリ１３ａの他のプリ
ミティブゲートの真理値表を参照して他のプリミティブ
ゲートの出力条件より、入力条件を求める（ステップＳ
２−４）。
が他のプリミティブゲートの出力になっているか否か
が、判断される（ステップＳ２−３）。ここで、選択さ
れたノードが他のプリミティブゲートの出力になってい
れば、プリミティブゲートライブラリ１３ａの他のプリ
ミティブゲートの真理値表を参照して他のプリミティブ
ゲートの出力条件より、入力条件を求める（ステップＳ
２−４）。
【００４２】また、ステップＳ２−３で選択されたノー
ドが他のプリミティブゲートの出力になっていない場合
には選択されたノード（ゲート入力端子）に対して展開
済のフラグを立てる（ステップＳ２−５）。
ドが他のプリミティブゲートの出力になっていない場合
には選択されたノード（ゲート入力端子）に対して展開
済のフラグを立てる（ステップＳ２−５）。
【００４３】次に未処理ノードの有無が判断される（ス
テップＳ２−６）。ステップＳ２−６で未処理ノードが
まだ存在する場合にはステップＳ２−２〜Ｓ２−５を再
び実施する。また、ステップＳ２−６で未処理ノードが
存在しないと判断されるとステップＳ２−４で置き換え
た入力条件をステップＳ１−５に返えす（ステップＳ２
−７）。
テップＳ２−６）。ステップＳ２−６で未処理ノードが
まだ存在する場合にはステップＳ２−２〜Ｓ２−５を再
び実施する。また、ステップＳ２−６で未処理ノードが
存在しないと判断されるとステップＳ２−４で置き換え
た入力条件をステップＳ１−５に返えす（ステップＳ２
−７）。
【００４４】図６，図７，図８は本発明の一実施例の動
作説明図を示す。
作説明図を示す。
【００４５】図６（Ａ）は８入力のＥＯＲ（不一致回
路）で、２入力ＥＯＲプリミティブが７個（Ｐ１〜Ｐ
７）で構成されている。ここでは図６（Ａ）に示すよう
な８入力ＥＯＲの遅延時間の算出方法について説明す
る。
路）で、２入力ＥＯＲプリミティブが７個（Ｐ１〜Ｐ
７）で構成されている。ここでは図６（Ａ）に示すよう
な８入力ＥＯＲの遅延時間の算出方法について説明す
る。
【００４６】図６（Ａ）の入力Ａ１→出力Ｘの遅延時間
を求める場合、図６（Ｂ）のようにそのパスに含まれる
プリミティブゲートＰ１，Ｐ５，Ｐ７を抽出する。ここ
で遅延時間に影響する端子、内部ノードはＡ２，Ｎ４，
Ｎ２となる。
を求める場合、図６（Ｂ）のようにそのパスに含まれる
プリミティブゲートＰ１，Ｐ５，Ｐ７を抽出する。ここ
で遅延時間に影響する端子、内部ノードはＡ２，Ｎ４，
Ｎ２となる。
【００４７】ここで例としてノード（Ａ２，Ｎ４，Ｎ
２）＝（１，０，１）となる場合の外部端子条件を考え
る。
２）＝（１，０，１）となる場合の外部端子条件を考え
る。
【００４８】Ａ２＝１は固定となるが、Ｎ４，Ｎ２，に
ついては何通りかの入力組合せが考えられる。これは前
段のプリミティブゲートの真理値表を参照することで入
力条件を求めることが出来る。
ついては何通りかの入力組合せが考えられる。これは前
段のプリミティブゲートの真理値表を参照することで入
力条件を求めることが出来る。
【００４９】ここで使われている２入力ＥＯＲの真理値
表を図７に示す。
表を図７に示す。
【００５０】Ｎ４（ＥＯＲプリミティブ出力Ｘ）＝０と
なるのはＡ３，Ａ４（ＥＯＲ プリミティブ入力 Ａ
１，Ａ２）が一致する場合で（Ａ３，Ａ４）＝（０，
０），（１，１）の二通りである。
なるのはＡ３，Ａ４（ＥＯＲ プリミティブ入力 Ａ
１，Ａ２）が一致する場合で（Ａ３，Ａ４）＝（０，
０），（１，１）の二通りである。
【００５１】次にＮ２＝１となる場合を求める。図６
（Ｃ）に示すように中間ノードＮ２はプリミティブゲー
トＰ３，Ｐ４，Ｐ６の出力となっている。図８にプリミ
ティブゲートＰ６の動作説明図を示す。図８（Ａ）はプ
リミティブゲートＰ６のシンボル、図８（Ｂ）は真理値
表を示す。図８（Ｂ）に示す真理値表より、Ｐ６が１を
出力するのは、その入力である前段のノードＮ５，Ｎ６
が不一致の場合で（Ｎ５，Ｎ６）＝（１，０），（０，
１）である。
（Ｃ）に示すように中間ノードＮ２はプリミティブゲー
トＰ３，Ｐ４，Ｐ６の出力となっている。図８にプリミ
ティブゲートＰ６の動作説明図を示す。図８（Ａ）はプ
リミティブゲートＰ６のシンボル、図８（Ｂ）は真理値
表を示す。図８（Ｂ）に示す真理値表より、Ｐ６が１を
出力するのは、その入力である前段のノードＮ５，Ｎ６
が不一致の場合で（Ｎ５，Ｎ６）＝（１，０），（０，
１）である。
【００５２】（Ｎ５，Ｎ６）＝（１，０）の外部端子条
件を求めるとN5=1はP3の入力が不一致で(A5,A6)=(1,0),
(0,1) 、N6=0はP4の入力が一致で (A7,A8)=(0,0),(1,
1) となる。
件を求めるとN5=1はP3の入力が不一致で(A5,A6)=(1,0),
(0,1) 、N6=0はP4の入力が一致で (A7,A8)=(0,0),(1,
1) となる。
【００５３】この場合の全組み合わせは(A5,A6,A7,A8)=
(1,0,0,0),(1,0,1,1),(0,1,0,0),(0,1,1,1),となる。
(1,0,0,0),(1,0,1,1),(0,1,0,0),(0,1,1,1),となる。
【００５４】(N5,N6)=(1,0)の外部端子条件は同様に(A
5,A6,A7,A8)=(0,0,0,1),(0,0,1,0),(1,1,0,1),(1,1,1,
0),となる。
5,A6,A7,A8)=(0,0,0,1),(0,0,1,0),(1,1,0,1),(1,1,1,
0),となる。
【００５５】これらの条件から入力Ａ２〜Ａ８の全端子
条件の組み合わせを考えると(A2,A3,A4,A5,A6,A7,A8)=
(1,0,0,1,0,0,0),(1,0,0,1,0,1,1),(1,0,0,0,1,0,0),
(1,0,0,0,1,1,1),(1,0,0,0,0,0,1),(1,0,0,0,0,1,0),
(1,0,0,1,1,0,1),(1,0,0,1,1,1,0),(1,1,1,1,0,0,0),
(1,1,1,1,0,1,1),(1,1,1,0,1,0,0),(1,1,1,0,1,1,1),
(1,1,1,0,0,0,1),(1,1,1,0,0,1,0),(1,1,1,1,1,0,1),
(1,1,1,1,1,1,0), となる。
条件の組み合わせを考えると(A2,A3,A4,A5,A6,A7,A8)=
(1,0,0,1,0,0,0),(1,0,0,1,0,1,1),(1,0,0,0,1,0,0),
(1,0,0,0,1,1,1),(1,0,0,0,0,0,1),(1,0,0,0,0,1,0),
(1,0,0,1,1,0,1),(1,0,0,1,1,1,0),(1,1,1,1,0,0,0),
(1,1,1,1,0,1,1),(1,1,1,0,1,0,0),(1,1,1,0,1,1,1),
(1,1,1,0,0,0,1),(1,1,1,0,0,1,0),(1,1,1,1,1,0,1),
(1,1,1,1,1,1,0), となる。
【００５６】これらの端子条件については上記の組み合
わせのうち代表で一つの端子条件について回路シミュレ
ーションを行い、その結果を遅延パラメータとしてライ
ブラリに登録しておく。
わせのうち代表で一つの端子条件について回路シミュレ
ーションを行い、その結果を遅延パラメータとしてライ
ブラリに登録しておく。
【００５７】このようにパス（Ａ１→Ｘ）に対しての他
の端子条件（Ａ２〜Ａ８）は２7 ＝１２８通り、全パス
（Ａ１〜Ａ８→Ｘ）では１２８×８＝１０２４通りであ
るが、プリミティブゲートの入力条件では、一つのパス
で２3 ＝８通り、ゲート全体で８×８＝６４通りに抑え
られる。
の端子条件（Ａ２〜Ａ８）は２7 ＝１２８通り、全パス
（Ａ１〜Ａ８→Ｘ）では１２８×８＝１０２４通りであ
るが、プリミティブゲートの入力条件では、一つのパス
で２3 ＝８通り、ゲート全体で８×８＝６４通りに抑え
られる。
【００５８】この方法により端子条件数を６４／１０２
４＝１／１６に圧縮することができる。したがって、多
入力の複合ゲートにてライブラリデータ量の増大を抑え
ながら、ディレイ計算の精度を向上させることが出来、
回路の特性を最大限生かした設計が可能となる効果を奏
しＬＳＩの性能向上に寄与するところが大きい。
４＝１／１６に圧縮することができる。したがって、多
入力の複合ゲートにてライブラリデータ量の増大を抑え
ながら、ディレイ計算の精度を向上させることが出来、
回路の特性を最大限生かした設計が可能となる効果を奏
しＬＳＩの性能向上に寄与するところが大きい。
【００５９】
【発明の効果】上述の如く、本発明の請求項１，３によ
れば、多入力複合ゲートのうち遅延時間を求めようとす
る入出力端子間に含まれるプリミティブゲートを抽出
し、各プリミティブゲートの動作条件に基づいて抽出さ
れたプリミティブゲートを動作させることにより抽出さ
れた入出力端子間の遅延時間を抽出するため、全ゲート
を動作させる必要がないため、遅延時間の抽出時間を短
縮できると共に、各プリミティブゲート毎に動作条件を
抽出しており他の入力端子の条件が考慮された動作条件
で動作させているため、遅延時間を高精度に抽出するこ
とができる等の特長を有する。
れば、多入力複合ゲートのうち遅延時間を求めようとす
る入出力端子間に含まれるプリミティブゲートを抽出
し、各プリミティブゲートの動作条件に基づいて抽出さ
れたプリミティブゲートを動作させることにより抽出さ
れた入出力端子間の遅延時間を抽出するため、全ゲート
を動作させる必要がないため、遅延時間の抽出時間を短
縮できると共に、各プリミティブゲート毎に動作条件を
抽出しており他の入力端子の条件が考慮された動作条件
で動作させているため、遅延時間を高精度に抽出するこ
とができる等の特長を有する。
【００６０】請求項２によれば、多入力複合ゲートの全
入力端子の条件を抽出し、それらの組み合わせに応じて
抽出されたプリミティブゲートの動作条件を設定するこ
とができるため、より高精度に遅延時間を求めることが
できる等の特長を有する。
入力端子の条件を抽出し、それらの組み合わせに応じて
抽出されたプリミティブゲートの動作条件を設定するこ
とができるため、より高精度に遅延時間を求めることが
できる等の特長を有する。
【図１】本発明の原理図である。
【図２】本発明の一実施例のブロック構成図である。
【図３】本発明の一実施例の動作フローチャートであ
る。
る。
【図４】本発明の一実施例の要部の動作フローチャート
である。
である。
【図５】本発明の一実施例の説明図である。
【図６】ＥＯＲの真理値表を示す図である。
【図７】本発明の一実施例の動作説明図である。
【図８】本発明の一実施例の動作説明図である。
１ ゲート抽出手段 ２ 動作条件抽出手段 ３ 遅延時間抽出手段 １１ セルライブラリ作成システム １２ 制御装置 １３ データベースサーバ １４ 回路シミュレータ １５ レイアウトパラメータ抽出システム １６ 表示装置 １７ 入力装置
Claims (3)
- 【請求項１】 多入力複合ゲートのうち所定の入出力端
子間の遅延時間を抽出し、登録するセルライブラリ作成
システムにおいて、 前記多入力複合ゲートより前記所定の入出力端子間のパ
スに含まれるプリミティブゲートを抽出するゲート抽出
手段（１）と、 前記ゲート抽出手段（１）で抽出された前記プリミティ
ブゲート夫々の動作条件を抽出する動作条件抽出手段
（２）と、 前記ゲート抽出手段（１）で抽出された前記プリミティ
ブゲートを前記動作条件抽出手段（２）で抽出した条件
に従って動作させ、前記所定の入出力端子間の遅延時間
を求める遅延時間抽出手段（３）とを有することを特徴
とするセルライブラリ作成システム。 - 【請求項２】 前記動作条件抽出手段（２）は前記多入
力複合ゲートの入力端子条件の全てを抽出し、その組み
合わせを前記ゲート抽出手段（１）で抽出したプリミテ
ィブゲート夫々の動作条件とすることを特徴とする請求
項１記載のセルライブラリ作成システム。 - 【請求項３】 前記ゲート抽出手段（１）により前記多
入力複合ゲートより前記所定の入出力端子間のパスに含
まれるプリミティブゲートを抽出する抽出手順と、 前記動作条件抽出手段（２）により前記抽出手順で抽出
された前記プリミティブゲート夫々の動作条件を抽出す
る動作条件抽出手順と、 前記遅延時間抽出手段（３）により前記抽出手順で抽出
された前記プリミティブゲートを前記動作条件抽出手順
で抽出された前記プリミティブゲート夫々の動作条件に
従って動作させ、前記所定の入出力端子間の遅延時間を
求める遅延時間抽出手順とを有する請求項１記載のセル
ライブラリ作成システムを用いたセルライブラリ作成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103006A JPH07311791A (ja) | 1994-05-17 | 1994-05-17 | セルライブラリ作成システム及びそれを用いたセルライブラリ作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103006A JPH07311791A (ja) | 1994-05-17 | 1994-05-17 | セルライブラリ作成システム及びそれを用いたセルライブラリ作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07311791A true JPH07311791A (ja) | 1995-11-28 |
Family
ID=14342581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103006A Withdrawn JPH07311791A (ja) | 1994-05-17 | 1994-05-17 | セルライブラリ作成システム及びそれを用いたセルライブラリ作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07311791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654938B2 (en) | 2001-01-24 | 2003-11-25 | Fujitsu Limited | Delay characteristic analyzing method and delay characteristic analyzing system for a custom LSI |
-
1994
- 1994-05-17 JP JP6103006A patent/JPH07311791A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654938B2 (en) | 2001-01-24 | 2003-11-25 | Fujitsu Limited | Delay characteristic analyzing method and delay characteristic analyzing system for a custom LSI |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |