JPH07311600A - Apparatus and method for storage and reproduction of digitaldata - Google Patents

Apparatus and method for storage and reproduction of digitaldata

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JPH07311600A
JPH07311600A JP7014665A JP1466595A JPH07311600A JP H07311600 A JPH07311600 A JP H07311600A JP 7014665 A JP7014665 A JP 7014665A JP 1466595 A JP1466595 A JP 1466595A JP H07311600 A JPH07311600 A JP H07311600A
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JP
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memory
read
signal processor
digital signal
data
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JP7014665A
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ディーター・コップ
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Alcatel NV
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    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4239Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE: To provide a device with which digital data can be stored and reproduced even when a power source is turned off. CONSTITUTION: This device is provided with a digital signal processor(DSP) and an electrically erasable and programmable read only memory(ROM) EEProm, and this ROM EEProm has a lot of parallel input/output interfaces connected through a data/address bus BUS to the parallel input/output interface I/O of the DSP. Then, connection parts CE, CLE, ALE and READY of the ROM EEProm are connected to the other input/output interface of the DSP by control lines 8-11 and a write enable connection part WR and a read enable connection part RD of the DSP are respectively connected to a write enable connection part WR' and a read enable connection part RD' of the ROM by lines R and W.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、デジタルデータ、特に
スピーチデータを記憶し、再生するように機能する装置
および方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to devices and methods that function to store and reproduce digital data, especially speech data.

【0002】[0002]

【従来の技術】当業者は、デジタル電話応答装置(answe
ring machine) 用のデジタルデータの記憶および再生が
多くの応用を有するということを熟知している。
Those skilled in the art will appreciate that digital telephone answering machines (answe
It is well known that the storage and reproduction of digital data for ring machines has many applications.

【0003】RAMメモリは、通常、ドイツ特許 DE 36
32 478 A1号明細書に説明されたような場合において使
用される。
RAM memories are usually German Patent DE 36
32 478 Used in the case as described in A1.

【0004】[0004]

【発明が解決しようとする課題】特に、デジタル電話応
答装置は、記憶装置用にいわゆるARAM(音響ランダ
ムアクセスメモリ)あるいはDRAM(ダイナミックラ
ンダムアクセスメモリ)(ascom の技術情報誌Tritel G
uarda 1、91に見られる)あるいはSRAM(静的ラン
ダムアクセスメモリ)を使用する。これらの記憶装置の
部品が使用されるとき、記憶装置の部品にデータを保持
するために不断の電源が付加的に必要である。それ故、
外部の電源が故障すると、データは例えばバッテリーに
よって保持されなければならない。しかし、バッテリー
の使用は、大きさおよび重量と共にデジタル電話応答装
置の費用を増加させる。
In particular, a digital telephone answering device has a so-called ARAM (Acoustic Random Access Memory) or DRAM (Dynamic Random Access Memory) for a storage device (a technical information magazine Tritel G of ascom).
uarda 1, 91) or SRAM (Static Random Access Memory). When these storage device components are used, a constant power supply is additionally required to retain the data in the storage device components. Therefore,
If the external power supply fails, the data must be retained, for example by a battery. However, the use of batteries adds to the cost of the digital telephone answering machine along with size and weight.

【0005】本発明の目的は、上記欠点を避ける装置お
よび方法を提供することである。
It is an object of the present invention to provide an apparatus and method which avoids the above drawbacks.

【0006】[0006]

【課題を解決するための手段】本発明は、請求項1、2
および6の原理によってこの目的を満たす。
The present invention provides claims 1 and 2.
This principle is satisfied by the principles of and.

【0007】いわゆるEEPROM(電気的に消去可能
でプログラム可能な読取り専用メモリ)はこの効果を得
るために使用されることが好ましく、E2 PROMとも
呼ばれている。これらの半導体部品は、非揮発性メモリ
が使用されている回路構成において適用される。
A so-called EEPROM (electrically erasable and programmable read-only memory) is preferably used to obtain this effect, also called an E 2 PROM. These semiconductor components are applied in circuit configurations in which a non-volatile memory is used.

【0008】最近、簡単な制御信号によって利用可能な
消去可能で直ちに再プログラム可能なメモリを形成する
特性を有するいわゆるフラッシュEEPROMも知られ
ている。新世代のフラッシュEEPROMは、ブロック
に再プログラムされることができる。適用に依存して、
ブロックの大きさは64バイトから64キロバイトまで
にわたる。フラッシュEEPROMの特別なアーキテク
チュアのため、それらはプログラム記憶装置用および大
容量記憶装置用の両方に使用されることができる(1993
年4月15日のEDNのGary Legg 氏による文献)。
Recently, so-called flash EEPROMs are also known which have the property of forming an erasable and immediately reprogrammable memory which can be used with simple control signals. New generation flash EEPROMs can be reprogrammed into blocks. Depending on the application,
Block sizes range from 64 bytes to 64 kilobytes. Because of the special architecture of flash EEPROMs, they can be used both for program storage and for mass storage (1993).
(Reference by Gary Legg of EDN on April 15, 2014).

【0009】フラッシュEEPROMは、上記DRAM
のような既知の記憶装置の部品の費用に対して効率的な
代替物であるため有効な適用を見付けることができる。
別の有効な構造は、請求項3乃至5および7に記載され
ている。請求項3によれば、フラッシュEEPROMは
デジタルデータを記憶する読取り専用メモリとして使用
される。請求項4によれば、読取り専用メモリは大容量
記憶装置の適用において使用される。請求項5によれ
ば、記憶され、再生されるデジタルデータは、例えばデ
ジタル電話応答装置用のスピーチ記憶装置において存在
するようなデジタルスピーチデータである。
The flash EEPROM is the above DRAM.
A cost effective alternative to known storage device components such as can find an effective application.
Further effective structures are described in claims 3-5 and 7. According to claim 3, the flash EEPROM is used as a read-only memory for storing digital data. According to claim 4, the read-only memory is used in mass storage applications. According to claim 5, the digital data to be stored and played back is digital speech data, such as is present in a speech storage device for a digital telephone answering machine.

【0010】[0010]

【実施例】以下の説明は、図1によって構造例を説明す
る。デジタルデータを記憶し、再生する装置は、デジタ
ル信号プロセッサDSPおよび電気的に消去可能でプロ
グラム可能な読取り専用メモリEEPロムを具備する。
読取り専用メモリは、大容量記憶装置のためにブロック
構造において使用されることが好ましい。デジタル信号
プロセッサDSPは、多数の並列入力/出力インターフ
ェイスD0乃至D7および別の並列入力/出力インター
フェイスD8乃至D11を有する。さらに、デジタル信
号プロセッサDSPは、書込みエネーブル接続WRおよ
び読取りエネーブル接続RDを有する。全てのデジタル
信号プロセッサに見られる別の接続は読取り能力の理由
でここには示されないが、当業者のデータブックに示さ
れ、説明されている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The following description will be given of a structural example with reference to FIG. The device for storing and reproducing digital data comprises a digital signal processor DSP and an electrically erasable programmable read-only memory EEPROM.
Read-only memory is preferably used in a block structure for mass storage. The digital signal processor DSP has a number of parallel input / output interfaces D0 to D7 and further parallel input / output interfaces D8 to D11. In addition, the digital signal processor DSP has a write enable connection WR and a read enable connection RD. Another connection found in all digital signal processors is not shown here for readability reasons, but is shown and described in the data books of those skilled in the art.

【0011】電気的に消去可能でプログラム可能な読取
り専用メモリEEPロムは、多数の並列入力/出力イン
ターフェイスD0* 乃至D7* および並列接続CE、C
LE、ALE、Readyを有する。さらに、読取り専
用メモリは、書込みエネーブル接続WR' および読取り
エネーブル接続RD' を含む。なお、別の接続は読取り
能力の理由でここには示されておらず、本発明の本質的
な接続のみが説明されている。
The electrically erasable and programmable read-only memory EEPROM comprises a number of parallel input / output interfaces D0 * to D7 * and parallel connections CE, C.
It has LE, ALE, and Ready. In addition, the read-only memory includes a write enable connection WR 'and a read enable connection RD'. It should be noted that other connections are not shown here for readability reasons, only the essential connections of the invention are described.

【0012】本発明の装置において、読取り専用メモリ
EEPロムの書込みエネーブル接続WR' は、第1の線
Wによってデジタル信号プロセッサDSPの書込みエネ
ーブル接続WRに接続される。同様の方法で、読取り専
用メモリEEPロムの読取りエネーブル接続RD' は第
2の線Rによってデジタル信号プロセッサDSPの読取
りエネーブル接続RDに接続される。
In the device according to the invention, the write enable connection WR ′ of the read-only memory EEP ROM is connected by a first line W to the write enable connection WR of the digital signal processor DSP. In a similar manner, the read enable connection RD ′ of the read-only memory EEPROM is connected by the second line R to the read enable connection RD of the digital signal processor DSP.

【0013】デジタル信号プロセッサDSPの全ての並
列入力/出力インターフェイスD0乃至D7は共通バス
BUSに接続され、共通バスは読取り専用メモリEEP
ロムの並列入力/出力インターフェイスD0* 乃至D7
* に接続されている。
All parallel input / output interfaces D0 to D7 of the digital signal processor DSP are connected to a common bus BUS, which is a read-only memory EEP.
ROM parallel input / output interface D0 * to D7
Connected to * .

【0014】別の各入力/出力インターフェイスD8乃
至D11は制御線8、9、10、11によってEEPロムの別
の接続CE、CLE、ALE、Readyに接続され
る。さらに説明すると、入力/出力インターフェイスD
8は、制御線8を介してCEに接続される。この接続C
Eはチップエネーブル接続である。制御線9は、入力/
出力インターフェイスD9を命令ラッチエネーブルであ
るCLEに接続する。制御線10は、入力/出力インター
フェイスD10をアドレスラッチエネーブル接続であるA
LEに接続する。制御線11は、入力/出力インターフェ
イスD11を解除接続であるReadyに接続する。
Each further input / output interface D8 to D11 is connected by a control line 8, 9, 10, 11 to another connection CE, CLE, ALE, Ready of the EEP ROM. To further explain, the input / output interface D
8 is connected to CE via a control line 8. This connection C
E is a chip enable connection. Control line 9 is input /
The output interface D9 is connected to the instruction latch enable CLE. The control line 10 connects the input / output interface D10 with the address latch enable connection A.
Connect to LE. The control line 11 connects the input / output interface D11 to Ready which is a release connection.

【0015】以下の説明において、請求項2記載の装置
は図2によって説明される。本発明によるデジタル信号
を記憶し、再生する装置は、デジタル信号プロセッサD
SPおよび電気的に消去可能でプログラム可能な読取り
専用メモリEEPロムを具備する。デジタル信号プロセ
ッサDSPおよび読取り専用メモリEEPロムは、信号
あるいは制御線によって互いに接続される。電気的に消
去可能でプログラム可能な読取り専用メモリEEPロム
は多数のセグメントS1 乃至Sn に分割され、nは1よ
り大きい偶数である。セグメントS1 乃至Sn は、例え
ば2×256バイト=512バイトの固定された大きさ
を有する。デジタル信号プロセッサDSPにおけるメモ
リは、セグメントの大きさに正確に対応する例えば51
2バイトのバッファZSを定める。オーバーフローメモ
リUSも定められ、その機能は後に詳細に説明する。デ
ジタル信号プロセッサDSPにおけるメモリはソフトウ
ェアドライバと、エンコーディングおよびデコーディン
グソフトウェアを実行する。それらの機能は、後に説明
する。
In the following description, the device according to claim 2 is illustrated by FIG. An apparatus for storing and reproducing a digital signal according to the present invention is a digital signal processor D.
It comprises an SP and an electrically erasable programmable read-only memory EEPROM. The digital signal processor DSP and the read-only memory EEP ROM are connected to each other by signal or control lines. The electrically erasable programmable read-only memory EEP ROM is divided into a number of segments S 1 to S n , where n is an even number greater than one. The segments S 1 to S n have a fixed size of, for example, 2 × 256 bytes = 512 bytes. The memory in the digital signal processor DSP corresponds exactly to the size of the segment, for example 51
Define a 2-byte buffer ZS. An overflow memory US is also defined, the function of which will be described in detail later. The memory in the digital signal processor DSP executes software drivers and encoding and decoding software. Those functions will be described later.

【0016】以下の説明は、デジタルデータを記憶する
方法を説明する。この方法は、上記された特性および接
続点を含むデジタル信号プロセッサDSP、および上記
された接続点を含む電気的に消去可能でプログラム可能
な読取り専用メモリEEPロムによってデジタルデータ
を記憶する。デジタル信号プロセッサDSPのメモリD
SP−Sは、図2に示されたようにバッファZSおよび
オーバーフローメモリUSに分割される。この記憶の方
法によって、デジタルデータは信号プロセッサにおける
メモリDSP−SのバッファZSに最初に書込まれる。
図2に関して説明されたように、読取り専用メモリは多
数のセグメントS1乃至Sn に分割されている。セグメ
ントは、予め定められ設定した大きさを有する。バッフ
ァの大きさも、セグメントS1 乃至Sn の大きさに対応
する。記憶のために、バッファZSにおけるバッファさ
れたデジタルデータは、読取り専用メモリEEPロムの
選択されたセグメントS1 乃至Sn にソフトウェアドラ
イバによって書込まれる。
The following description describes a method of storing digital data. This method stores digital data by means of a digital signal processor DSP including the characteristics and connection points described above, and an electrically erasable programmable read-only memory EEP ROM including the connection points described above. Memory D of digital signal processor DSP
SP-S is divided into a buffer ZS and an overflow memory US as shown in FIG. With this method of storage, digital data is first written to the buffer ZS of the memory DSP-S in the signal processor.
As described with respect to FIG. 2, the read-only memory is divided into a number of segments S 1 to S n . The segment has a predetermined size. The size of the buffer also corresponds to the size of the segments S 1 to S n . For storage, the buffered digital data in the buffer ZS is written by the software driver to the selected segment S 1 to S n of the read-only memory EEPROM.

【0017】バッファからのデータの読取りおよびバッ
ファへのデータの書込みはデコーダ/エンコーダソフト
ウェアによって行い、デジタル信号プロセッサにおいて
実行される。この処理中、別のデータはバッファZS用
に生成される。この中間の時間中に生成されるデータ
は、データの損失を防ぐため、およびバッファが書込み
の用意をしていないためにオーバーフロー記憶装置US
に書込まれる。オーバーフロー記憶装置はまたデジタル
信号プロセッサDSPのメモリDSP−Sの一部であ
る。オーバーフロー記憶装置におけるデータは、バッフ
ァZSと読取り専用メモリEEPロムの間の書込み処理
が終了した後にバッファに複写される。
Reading data from and writing data to the buffer is done by the decoder / encoder software and is performed in the digital signal processor. During this process another data is generated for the buffer ZS. The data generated during this intermediate time will be overflow storage device US to prevent data loss and because the buffer is not ready for writing.
Written in. The overflow storage is also part of the memory DSP-S of the digital signal processor DSP. The data in the overflow store is copied to the buffer after the write operation between the buffer ZS and the read-only memory EEPROM is complete.

【0018】記憶されたデジタルデータを再生するため
に、読出し用に選択された読取り専用メモリEEPロム
のセグメントは第1のステップにおいてアドレスされ
る。もちろん、複数の選択されたセグメントは同じ方法
でアドレスされることができる。
In order to reproduce the stored digital data, the segment of the read-only memory EEPROM selected for reading is addressed in the first step. Of course, multiple selected segments can be addressed in the same way.

【0019】別のステップにおいて、この方法において
アドレスされたセグメントのデータはバッファZS中に
負荷されるので、再生されることができる。ソフトウェ
アドライバは、データが常にバッファZSに書込まれ
て、それによってデコーディングソフトウェアによって
読出されることができることを保証する役割を有する。
In another step, the data of the segment addressed in this way is loaded in the buffer ZS and can be regenerated. The software driver is responsible for ensuring that the data is always written to the buffer ZS and can therefore be read by the decoding software.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の1実施例の装置のブロック回路図。FIG. 1 is a block circuit diagram of an apparatus according to an embodiment of the present invention.

【図2】メモリ区画を表す概略図。FIG. 2 is a schematic diagram showing a memory partition.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 デジタル信号プロセッサおよび電気的に
消去可能でプログラム可能な読取り専用メモリを具備
し、 この読取り専用メモリはデータ/アドレスバスを介して
デジタル信号プロセッサの並列入力/出力インターフェ
イスに接続される多数の並列入力/出力インターフェイ
スを有し、 読取り専用メモリの接続部が制御線によってデジタル信
号プロセッサの別の入力/出力インターフェイスに接続
され、デジタル信号プロセッサの書込みエネーブル接続
部および読取りエネーブル接続部がそれぞれ第1の線お
よび第2の線によって読取り専用メモリの書込みエネー
ブル接続部および読取りエネーブル接続部に接続されて
いることを特徴とするデジタルデータを記憶し、再生す
る装置。
1. A digital signal processor and an electrically erasable programmable read-only memory, the read-only memory being connected to a parallel input / output interface of a digital signal processor via a data / address bus. It has a number of parallel input / output interfaces, the connection of the read-only memory is connected by a control line to another input / output interface of the digital signal processor, the write enable connection and the read enable connection of the digital signal processor respectively. An apparatus for storing and reproducing digital data, characterized in that it is connected to a write enable connection and a read enable connection of a read-only memory by a first line and a second line.
【請求項2】 デジタル信号プロセッサと、それに接続
され、多数のセグメントに分割されている電気的に消去
可能でプログラム可能な読取り専用メモリとを具備し、
デジタル信号プロセッサが読取り専用メモリおよびオー
バーフローメモリのセグメントの大きさのバッファを定
め、ソフトウェアドライバとエンコーディングおよびデ
コーディングソフトウェアはデジタル信号プロセッサに
おいて実行されることを特徴とするデジタルデータを記
憶し、再生する装置。
2. A digital signal processor and an electrically erasable programmable read-only memory connected to it and divided into a number of segments.
Device for storing and reproducing digital data, characterized in that a digital signal processor defines a segment-sized buffer of read-only memory and overflow memory, and software drivers and encoding and decoding software are executed in the digital signal processor. .
【請求項3】 電気的に消去可能でプログラム可能な読
取り専用メモリがフラッシュEEPROMである請求項
1または2記載の装置。
3. An apparatus according to claim 1, wherein the electrically erasable programmable read-only memory is a flash EEPROM.
【請求項4】 読取り専用メモリが大容量記憶装置用の
ブロック構造の読取り専用メモリである請求項1記載の
装置。
4. The apparatus of claim 1, wherein the read only memory is a block structure read only memory for mass storage devices.
【請求項5】 デジタルデータがスピーチデータである
請求項1乃至4のいずれか1項記載の装置。
5. The device according to claim 1, wherein the digital data is speech data.
【請求項6】 デジタルデータがデジタル信号プロセッ
サにおけるメモリのバッファに書込まれ、バッファのデ
ジタルデータがソフトウェアドライバによって読取り専
用メモリの選択されたセグメントに書込まれ、書込み処
理中に生成されたデータがデジタル信号プロセッサにお
けるメモリのオーバーフローメモリに書込まれ、書込み
処理後にバッファ中に複写されることを特徴とするデジ
タル信号プロセッサおよび電気的に消去可能でプログラ
ム可能な読取り専用メモリによってデジタルデータを記
憶する方法。
6. Digital data is written to a buffer of memory in a digital signal processor, the digital data of the buffer is written to a selected segment of read-only memory by a software driver, and the data generated during the write process is Overflow of memory in a digital signal processor, a method for storing digital data by a digital signal processor which is written to an overflow memory and copied into a buffer after a write operation and an electrically erasable programmable read only memory .
【請求項7】 予め記憶されたデジタルデータを再生す
るため、読取り専用メモリの選択されたセグメントがア
ドレスされ、選択されたセグメントに含まれたデータが
読取られてバッファ中で負荷される請求項6記載の方
法。
7. The selected segment of the read-only memory is addressed and the data contained in the selected segment is read and loaded in a buffer to reproduce prestored digital data. The method described.
JP7014665A 1994-02-02 1995-01-31 Apparatus and method for storage and reproduction of digitaldata Pending JPH07311600A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4402901A DE4402901A1 (en) 1994-02-02 1994-02-02 Device and method for storing and reproducing digital data
DE4402901.2 1994-02-02

Publications (1)

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ID=6509124

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JP7014665A Pending JPH07311600A (en) 1994-02-02 1995-01-31 Apparatus and method for storage and reproduction of digitaldata

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US (1) US5680504A (en)
EP (1) EP0666540B1 (en)
JP (1) JPH07311600A (en)
AT (1) ATE152264T1 (en)
DE (2) DE4402901A1 (en)
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09134283A (en) * 1995-11-09 1997-05-20 Olympus Optical Co Ltd Voice information processor
US6163819A (en) 1998-07-21 2000-12-19 Micron Technology, Inc. Sequential data transfer circuit
CN1160632C (en) 1999-04-30 2004-08-04 汤姆森特许公司 Method and apparatus for processing digitally encoded audio data
US7301961B1 (en) 2001-12-27 2007-11-27 Cypress Semiconductor Corportion Method and apparatus for configuring signal lines according to idle codes
US7401180B1 (en) 2001-12-27 2008-07-15 Netlogic Microsystems, Inc. Content addressable memory (CAM) device having selectable access and method therefor
TWI250532B (en) * 2004-12-20 2006-03-01 Inventec Appliances Corp Multi-block data storage method
US8103891B2 (en) * 2008-03-18 2012-01-24 Qualcomm Incorporated Efficient low power retrieval techniques of media data from non-volatile memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2950066C2 (en) * 1979-12-13 1983-01-20 TE KA DE Felten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg Method for storing and reproducing an analog signal
DE3024688A1 (en) * 1980-06-30 1982-01-28 Siemens AG, 1000 Berlin und 8000 München Telephone answering machine with EPROM storage - uses non-volatile EPROM storage of message in delta modulated PCM form
DE3214249C1 (en) * 1982-04-17 1990-10-04 Neumann Elektronik GmbH, 4330 Mülheim Electronic text generator for the delivery and / or recording of texts via a telephone line
DE3231846A1 (en) * 1982-08-26 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Telephone set with an answering machine
DE3632478A1 (en) * 1986-09-24 1988-03-31 Siemens Ag Telephone station with electronic answering machine
US4970692A (en) * 1987-09-01 1990-11-13 Waferscale Integration, Inc. Circuit for controlling a flash EEPROM having three distinct modes of operation by allowing multiple functionality of a single pin
US5031205A (en) * 1990-04-23 1991-07-09 Stephen Phillips Auto response phone system
US5241689A (en) * 1990-12-07 1993-08-31 Ericsson Ge Mobile Communications Inc. Digital signal processor audio compression in an RF base station system
DE4229710B4 (en) * 1991-09-09 2008-06-05 Samsung Electronics Co., Ltd. Digital audio data storage system and digital audio system equipped therewith
US5262991A (en) * 1991-11-22 1993-11-16 Zilog, Inc. Device with multiplexed and non-multiplexed address and data I/O capability
JPH05233464A (en) * 1992-02-25 1993-09-10 Fuji Photo Film Co Ltd Method for rewriting data in eeprom and eeprom card
DE4209905C1 (en) * 1992-03-26 1993-05-19 Siemens Nixdorf Informationssysteme Ag, 4790 Paderborn, De Memory contents management system using EEPROM and RAM - compares new data with memory image stored in EEPROM, stores changed addresses of locations and writes corresp. contents in EEPROM
JPH0646124A (en) * 1992-04-23 1994-02-18 Nec Corp Telephone set with automatic responding function

Also Published As

Publication number Publication date
EP0666540A1 (en) 1995-08-09
ES2103532T3 (en) 1997-09-16
ATE152264T1 (en) 1997-05-15
EP0666540B1 (en) 1997-04-23
DE59402522D1 (en) 1997-05-28
DE4402901A1 (en) 1995-08-03
US5680504A (en) 1997-10-21

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