JPH07307402A - 高電圧／高ベータ半導体デバイスとその製法 - Google Patents

Abstract

(57)【要約】 【目的】 エピタキシャル層の厚さを増やしたり追加の
プロセス段階を必要としたりせずに、バイポーラトラン
ジスタの電圧可能出力を増やすデバイスと製法を提供す
る。 【構成】 高動作電圧バイポーラトランジスタ（４２）
であって、第１導電率形の半導体材料の軽くドープした
層（４４）の第１領域（５２）を備えるベースを含む。
また前記トランジスタ（４２）は、埋め込み層（５０）
とコレクタ領域（４８）を含むコレクタを備える。前記
軽くドープした層（４４）を前記埋め込み層（５０）の
上に形成し、前記コレクタ領域（４８）は前記軽くドー
プした層（４４）を貫いて延びて前記埋め込み層（５
０）に接触する。また前記トランジスタ（４２）は前記
ベース内に形成したエミッタを備える。前記トランジス
タ（４２）は、厚さを増やしたエピタキシャル層や追加
のプロセス段階を必要とせずに高い動作電圧を与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般に半導体デバイス
とその製法に関し、より詳しくは高電圧半導体デバイ
ス、高ベータ半導体デバイスとその製法に関する。

【０００２】

【従来の技術】線形混合信号ＢｉＣＭＯＳプロセスで
は、低電圧要素と高電圧要素を混合することがしばしば
必要である。ＢｉＣＭＯＳ集積回路の高電圧部分に用い
るよう選択した要素は、高電圧可能出力すなわち潜在動
作電圧を持たなければならない。バイポーラデバイスは
従来のＭＯＳデバイスに比べて優れた電圧処理能力があ
るために、一般に高電圧要素として選ばれる。

【０００３】バイポーラトランジスタの電圧可能出力
は、通常はオープンベースのコレクタ・エミッタ降伏電
圧ＢＶｃｅｏで測る。バイポーラトランジスタのＢＶｃ
ｅｏ降伏電圧と電流ゲインとの関係は、次の実験式で与
えられる。 １） ＢＶｃｅｏ＝ＢＶｃｂｏ（バルク）／（Ｈｆｅ）^1/n ただし、 ＢＶｃｂｏ（バルク）＝ベース・コレクタ接合部の底に
おけるプレーナ・ベース・コレクタ降伏電圧、 Ｈｆｅ＝トランジスタの電流ゲイン、 ｎ＝３−６の範囲の実験的定数。

【０００４】バイポーラトランジスタのＢＶｃｅｏ降伏
電圧を高くすることによって、その電圧可能出力を増や
すことができる。ＢＶｃｅｏ降伏電圧を高くする従来の
方法は、トランジスタを作るエピタキシャル層の厚さを
増やすことである。エピタキシャル層の厚さを増やす
と、ＢＶｃｂｏ（バルク）降伏電圧が高くなり、上の式
１から分かるようにＢＶｃｅｏ降伏電圧が高くなる。

【０００５】

【発明が解決しようとする課題】集積回路のエピタキシ
ャル層の厚さを増やすことによって電圧可能出力を増や
す方法の欠点は、任意の低電圧バイポーラトランジスタ
やＣＭＯＳデバイスを含めて、集積回路内の全ての要素
をより厚いエピタキシャル層内に作らなければならない
ことである。デバイスが従来の厚さのエピタキシャル層
の特徴を持つことを前提にして標準のセルを設計したＢ
ｉＣＭＯＳプロセスでは、エピタキシャル層の厚さを増
やすことはできない。その理由は、エピタキシャル層の
厚さを増やすと全てのデバイスの寸法を大きくすること
が必要になり、これはすなわち標準のセルの中の低電圧
セルの特性を変え、設計を変えることが必要になるから
である。

【０００６】Ｎウエル内に形成するＮＰＮトランジスタ
のエピタキシャル層の厚さを増やすと、更に別の欠点が
生じる。ＮＰＮトランジスタでは、ＮウエルはＰエピタ
キシャル層を完全に貫いて延びて、埋め込みＮ＋コレク
タ層に接触しなければならない。別の欠点が生じるの
は、エピタキシャル層の厚さが増えるに従って、Ｐエピ
タキシャル層を貫いて埋め込みＮ＋コレクタ層に延びる
Ｎウエルを形成することがますます困難になるからであ
る。

【０００７】ＮＰＮトランジスタのＢＶｃｅｏ降伏電圧
を高くする従来の別の方法は、トランジスタを中に形成
するＮウエルのドーパント濃度を減らすことである。ド
ーパント濃度を減らすと上の式１の実験的定数ｎが増
え、従ってＢＶｃｅｏ降伏電圧が高くなる。この方法の
欠点は、標準のセルの中の低電圧Ｎウエルデバイスの多
くは、このようにドーパント濃度を減らすことができな
いことである。従ってこの方法では、標準のドーパント
濃度を持つ低電圧Ｎウエルデバイスと減少したドーパン
ト濃度を持つ高電圧ＮウエルＮＰＮトランジスタとに別
々の添加を行わなければならないので、プロセス段階を
追加する必要がある。

【０００８】従って、エピタキシャル層の厚さを増やし
たりプロセス段階の追加を必要としたりせずに、バイポ
ーラトランジスタの電圧可能出力を増やすプロセスが必
要である。

【０００９】ＢｉＣＭＯＳプロセスによっては、電流ゲ
インＨｆｅの高いバイポーラトランジスタも必要であ
る。Ｈｆｅを高くする従来の方法は、ベース幅を非常に
狭くして総合のベース電荷を増やすことである。この方
法の一つの欠点は、非常に狭いベース幅を正確に制御す
ることが非常に困難なことである。従って、この方法を
用いて製作したトランジスタの実際のＨｆｅ値を正確に
予測することはできない。別の欠点は、相対的に低い電
圧がこのように非常に狭い幅のベース領域を通ってしま
うことである。

【００１０】従って、ベース幅を非常に狭くすることな
くバイポーラトランジスタのＨｆＥを高くするプロセス
が必要である。

【００１１】

【実施例】図１は、従来のＮウエルＢｉＣＭＯＳプロセ
スを用いて製作した従来の方法によるＮＰＮトランジス
タ１０の断面を示す。トランジスタ１０は、Ｐ−エピタ
キシャル層１２と１８内に形成する。エピタキシャル層
１８はエピタキシャル層１２の上に形成し、エピタキシ
ャル層１２はＰ＋基板１４上に形成する。トランジスタ
１０はＮウエル領域２０を備え、Ｎウエル領域２０はＰ
−エピタキシャル１８を貫いて延び、エピタキシャル層
１２と１８の界面に形成する埋め込みＮ＋コレクタ層１
６（薄膜下の拡散、すなわちＤＵＦ、ともいう）に接触
する。

【００１２】Ｎ＋コレクタ領域２２とＰ−ベース領域２
４をＮウエル２０内に形成する。フィールド酸化物領域
２６、２８、３０を、Ｐ−エピタキシャル層内のｎチャ
ンネル停止領域２５（「−」符号で示す）とｐチャンネ
ル停止領域２３（「＋」符号で示す）の上に形成し、ゲ
ート酸化物層３２、３４をフィールド酸化物領域２６、
２８、３０の間に形成する。Ｐ＋ベース接触領域３６と
Ｎ＋エミッタ領域３８をベース領域２４内に形成し、Ｎ
＋コレクタ接触領域４０をＮ＋コレクタ領域２２内に形
成する。

【００１３】ドープしたガラス層（ＭＬＯ）１１がフィ
ールド酸化物領域２６、２８、３０の上と薄い酸化物層
３２、３４の上に延びる。コレクタ接点１３はドープし
たガラス層１１内の開口１５を貫いて延び、コレクタ接
触領域４０の表面に形成する白金けい化物層１７に接触
する。ベース接点１９はドープしたガラス層１１内の開
口２１を貫いて延び、ベース接触領域３６の表面に形成
する白金けい化物層２３に接触する。エミッタ接点２５
は酸化物層１１内の開口２７を貫いて延び、エミッタ領
域３８の表面に形成する白金けい化物層２９に接触す
る。接点１３、１９、２５は、ＴｉＷの第１層３１と、
第１層３１の上に形成するＡｌ−Ｓｉ−Ｃｕの第２層３
３とで形成する。

【００１４】図１に見るように、トランジスタ１０は従
来のコレクタ拡散絶縁（ＣＤＩ）プロセスを用いる。Ｃ
ＤＩプロセスでは、Ｎウエル２０と埋め込みＮ＋コレク
タ層１６で形成するコレクタ領域は、周りのＰ−形材料
のエピタキシャル層１２と１８の中で自己絶縁してい
る。ＮＰＮトランジスタ１０内のベース領域２４は完全
にＮウエル内に形成するので、ベース・コレクタｐ−ｎ
接合は完全にＰ−ベース領域２４とＮウエル２０の間に
ある。

【００１５】図２は、図１のトランジスタ１０における
ベース領域２４、Ｎウエル２０、Ｎ＋埋め込み層１６の
従来のドーピングの姿を示すグラフで、厚さ９ミクロン
のエピタキシャル層１８について濃度（個／ｃｍ³ ）と
酸化物層３２からの距離（ミクロン）とで示す。図２に
見るように、コレクタ・ベース接合深さは約１．７ミク
ロンで、相対的に高い曲率半径で制限するベース・コレ
クタ降伏電圧ＢＶｃｂｏを保持する。曲線のＡの部分
は、ベース領域２４とＮウエル２０の間の界面からＮウ
エル２０とＮ＋埋め込みコレクタ層１６の間の界面まで
のＮウエルのドーパント濃度を表す。

【００１６】図２に見るように、ベース領域２４とＮウ
エル２０の間の界面に近いＮウエル２０の上面からの距
離が増えるにつれて、ドーパント濃度は減る。Ｂ点はＮ
ウエル２０と埋め込みコレクタ層１６の間の界面で、薄
い酸化物層３２から約４．５ミクロンのところにある点
であるが、点Ｂのドーパント濃度はＮウエル２０の上面
に近い点Ｃの濃度に比べて非常に小さい。

【００１７】エピタキシャル層１８の厚さを９ミクロン
より大きくするとＮウエルの幅は図２に示す幅より増
え、その結果、Ｎウエル２０とＮ＋埋め込みコレクタ層
１６の間の界面のドーパント濃度はＢ点より小さくな
る。従ってＰエピタキシャル層１８を貫いて埋め込みＮ
＋コレクタ層１６に延びるＮウエル２０の形成は、エピ
タキシャル層１８の厚さが増えるにつれて次第に困難に
なる。エピタキシャル１８のある厚さでは、Ｎウエル領
域２０とＮ＋埋め込み層１６との有効な電気接触がなく
なり、トランジスタ１０の性能が悪くなる。これが、エ
ピタキシャル層１８の厚さを増やすことによってトラン
ジスタ１０の動作電圧を高くする方法の一つの欠点であ
る。

【００１８】またエピタキシャル１８の厚さを増やす
と、エピタキシャル１８を貫いて延びるＮウエル２０や
Ｎ＋コレクタ領域２２などの領域の横方向の拡散が増え
る。横方向の拡散が増えるのを補償するために、動作電
圧が高くないデバイスにおいても横方向の間隔の設計寸
法を増やさなければならない。標準のセル設計方法を用
いるプロセスでは、このように動作電圧を高くするため
にエピタキシャル層の厚さを増やすと、標準セルの中の
低電圧セルの特性を変え、または設計を変える必要があ
る。これも、エピタキシャル層１８の厚さを増やすこと
によってトランジスタ１０の動作電圧を高くする方法の
別の欠点である。

【００１９】図３は、Ｈｆｅが８０のトランジスタとＨ
ｆｅが１２０のトランジスタについて、式１の１／（Ｈ
ｆｅ）^1/n の値に対する実験的定数ｎの影響を示すグラ
フである。Ｈｆｅが８０でも１２０でも、ｎの値が増え
るにつれて１／（Ｈｆｅ）^{1/ n} の値も増える。式１から
明かなように、１／（Ｈｆｅ）^1/n の値が大きくなるほ
どＢＶｃｅｏ降伏電圧は大きくなる。

【００２０】図４は、ベース添加ドーズ量が１．０Ｅ１
４個／ｃｍ² 、Ｐｅｐｉドーピングが２．０Ｅ１５個／
ｃｍ³ 、第２エピタキシャル層の厚さが８．５ミクロ
ン、プレ−エピ(pre-epi) Ｓｉエッチ(etch)が０．１５
ミクロンの場合に、Ｎウエル添加ドーズ量が３．７Ｅ１
２、３．２Ｅ１２、２．８Ｅ１２個／ｃｍ² における、
実験的定数ｎの推定値を、コレクタ・ベース電圧の関数
として示したグラフである。２０−４０ボルトの範囲の
一般的のコレクタ・ベース動作電圧では、実験定数ｎの
値はほぼ一定で約３．５である。約９２ボルトの一般的
なＢＶｃｂｏ（バルク）では、トランジスタ１０のＢＶ
ｃｅｏは式１から、Ｈｆｅが一般的な８０の場合は約２
８ボルト、Ｈｆｅが１２０の場合は約２４ボルトと推定
される。

【００２１】２０−４０ボルトの範囲の一般的なコレク
タ・ベース動作電圧での実験的定数ｎは、２．８Ｅ１２
個／ｃｍ² の低Ｎウエル添加ドーズ量の場合は、３．２
Ｅ１２または３．７Ｅ１２個／ｃｍ² の添加ドーズ量の
場合に比べて非常に大きい。ＢＶｃｅｏ降伏電圧を増や
す従来の方法は、Ｎウエル内の低ドーズ量添加、例えば
２．８Ｅ１２を用いて高い動作電圧のＮＴＮトランジス
タを形成するものである。

【００２２】図４に見るように、これにより実験的定数
ｎが増え、従ってＢＶｃｅｏ降伏電圧が増える。しかし
標準のセル設計方法を用いるプロセスでは、標準のセル
の中の低電圧セルの多くはより高いドーズ量添加、例え
ば３．７Ｅ１２個／ｃｍ² を必要とする。従ってこの方
法では、低電圧セルと高動作電圧ＮＰＮトランジスタの
ために個別にＮウエル添加を行う必要がある。ＢＶｃｅ
ｏ動作電圧を増やすこの方法では、個別にＮウエル添加
を行うためのプロセス段階を追加する必要があるのが欠
点である。

【００２３】図５は、この発明の第１の実施態様におけ
る高動作電圧トランジスタ４２を示す。トランジスタ４
２は、Ｐ−エピタキシャル層４４と４５内に形成するＮ
ＰＮトランジスタである。エピタキシャル層４４はエピ
タキシャル層４５の上に形成し、エピタキシャル層４５
はＰ＋基板４６の上に形成する。トランジスタ４２は環
状のＮ＋コレクタ領域４８を含む。Ｎ＋コレクタ領域４
８は、Ｐ−エピタキシャル層４４を貫いて延び、エピタ
キシャル層４４と４５の界面に形成する埋め込みＮ＋エ
ピタキシャル層５０に接触する。

【００２４】環状のＮ＋コレクタ領域４８は、Ｐ−エピ
タキシャル層４４の領域５２とＰ−エピタキシャル層４
４の領域５４を完全に絶縁する。領域５２はエピタキシ
ャル層４４の一部で、環状のＮ＋コレクタ領域４８の内
側にある。領域５４はＰ−エピタキシャル層４４の一部
で、環状のＮ＋コレクタ領域４８の外側にある。環状の
Ｎ＋コレクタ領域４８が横方向に絶縁し、埋め込みＮ＋
コレクタ層５０が縦方向に絶縁するので、トランジスタ
４２は隣接する全てのデバイスから完全に絶縁される。

【００２５】またトランジスタ４２は、領域５２内の第
２Ｐ−エピタキシャル層４４の表面に形成するＰ−ベー
ス領域５５を含む。またフィールド酸化物領域５６、５
８、６０を、第２Ｐ−エピタキシャル層４４の面のｐチ
ャンネル停止領域５３（「＋」符号で示す）の上に形成
する。またトランジスタ４２は、Ｐ−エピタキシャル層
４４の面のベース領域５５内に形成するＮ＋エミッタ領
域６６と、Ｐ−エピタキシャル層４４の面のフィールド
酸化物層５８と６０の間にかつ環状のＮ＋コレクタ領域
４８内に形成するＮ＋コレクタ接触領域６８と、Ｐ−エ
ピタキシャル層４４の面のベース領域５５内に形成する
Ｐ＋ベース接触領域７０を含む。

【００２６】ドープしたガラス層（ＭＬＯ）７１が、フ
ィールド酸化物領域５６、５８、６０の上と、薄い酸化
物層６２と６４の上に延びる。コレクタ接点７８はドー
プしたガラス層７１内の開口７９を貫いて延び、コレク
タ接触領域６８の面に形成する白金けい化物層７２に接
触する。ベース接点８０はドープしたガラス層７１内の
開口８１を貫いて延び、ベース接触領域７０の面に形成
する白金けい化物７４に接触する。エミッタ接点８２は
ドープしたガラス層７１内の開口８３を貫いて延び、エ
ミッタ領域６６の面に形成する白金けい化物７６に接触
する。接点７８、８０、８２は、ＴｉＷで形成する第１
層８４と、第１層８４の上に形成するＡｌ−Ｓｉ−Ｃｕ
の第２層８５を持つことが望ましい。

【００２７】図６は、図５の区分線Ｂ−Ｂ’に沿うトラ
ンジスタ４２の適当なドーピングの姿を示すグラフで、
濃度（個／ｃｍ³ ）と厚さ８．５ミクロンのエピタキシ
ャル層４４の白金けい化物層７６からの距離（ミクロ
ン）とで示す。図６に見るように、ベース領域５５と第
２Ｐ−エピタキシャル層４４の領域５２を合わせて、
３．８ミクロンの深さにコレクタ・ベース接合を持つト
ランジスタ４２の拡張ベースを形成する。Ｐ−エピタキ
シャル層５２のドーピングを減らすことにより、プレー
ナ・ベース・コレクタ領域内の電界は図１のトランジス
タ１０の電界より小さくなる。プレーナ・ベース・コレ
クタ領域内の電界がこのように減ると、図７に示すよう
に実験的定数ｎの値が増える。

【００２８】図７は、ベース添加ドーズ量が１．０Ｅ１
４個／ｃｍ² 、Ｐｅｐｉドーピングが２．０Ｅ１５個／
ｃｍ³ 、第２エピタキシャル層の厚さが８．５ミクロ
ン、プレ−エピＳｉエッチが０．１５ミクロンの場合
の、図５のトランジスタ４２の実験的定数ｎの推定値
を、コレクタ・ベース電圧の関数として示すグラフであ
る。２０−５０ボルトの範囲の一般的なコレクタ・ベー
ス動作電圧では、実験的定数ｎの値はほぼ５．８−１
０．０の範囲内にある。この範囲は図４に示す４．８−
５．５の範囲より非常に高い。図４の値は、ｎの値を増
やすことによりＢＶｃｅｏ降伏電圧を大きくする、従来
の低ドーズ量Ｎウエル添加法を用いて得られたものであ
る。

【００２９】この発明によりＢＶｃｅｏが増加すること
は、実験的定数ｎを約６、ＢＶｃｂｏ（バルク）を一般
的な９２ボルトとして示すことができる。式１から、Ｈ
ｆｅの値を一般的な８０とすると推定ＢＶｃｅｏ降伏電
圧は約４０ボルトであり、Ｈｆｅを高い値の１２０にす
ると推定ＢＶｃｅｏ降伏電圧は約３８ボルトである。こ
の動作電圧（ＢＶｃｅｏ）は、図１の従来のＮＰＮトラ
ンジスタの動作電圧に比べて１０ボルト以上大きい。

【００３０】図８は、図５のトランジスタ４２の電流ゲ
インＨｆｅの測定値をコレクタ電流の関数として示すグ
ラフである。コレクタ電流の通常の動作範囲では、トラ
ンジスタ４２のＨｆｅは約７０である。従ってこの発明
により、Ｈｆｅが標準のデバイスの値（８０）より約１
０％低いだけでＢＶｃｅｏが非常に高くなる。

【００３１】図９は、図５のトランジスタ４２のコレク
タ電流の測定値をベースをオープンにしたコレクタ・エ
ミッタ電圧の関数として示すグラフである。トランジス
タ４２のＢＶｃｅｏ降伏電圧は約３９ボルトである。

【００３２】従来のＮウエルＮＰＮトランジスタと従来
のＮ−およびＰ−チャンネル電界効果トランジスタを備
えるウエーハ上のＢｉＣＭＯＳデバイス内に図５のトラ
ンジスタ４２を製作する方法の順次の段階を、図１０ａ
−図１８ｂの断面立面図に示す。図１０ａ−図１８ｂに
おいて、「ａ」のついた図は製作中のある段階でのＢｉ
ＣＭＯＳデバイスのバイポーラ部分を示し、対応する
「ｂ」のついた図は同じ製作段階におけるＢｉＣＭＯＳ
デバイスのＣＭＯＳ部分を示す。図１０ａと図１０ｂに
おいて、ＢｉＣＭＯＳデバイスの製作は、先ず厚さ約６
２５ミクロンで抵抗率約０．０１５Ω−ｃｍのＰ＋基板
１４の上に、厚さ約２０ミクロンで抵抗率約６−８Ω−
ｃｍの第１Ｐ−エピタキシャル層１２を形成することか
ら始まる。次に第１Ｐ−エピタキシャル層１２を酸化物
層（図示せず）で覆ってパターン化してエッチングし、
埋め込みＮ＋コレクタ層を形成する領域を露出する。次
に露出した領域に、例えば６０ｋｅＶのエネルギーにお
いて約１−６Ｅ１５個／ｃｍ ² のドーズ量の例えばアン
チモンのドーパントを添加して、埋め込みＮ＋コレクタ
層１６と５０を形成する。次に残りの酸化物層を例えば
エッチングにより除去すると、図１０ａと１０ｂに示す
構造を得る。

【００３３】次に、厚さ約８．５ミクロンで抵抗率約６
−８Ω−ｃｍの第２Ｐ−エピタキシャル層１８を、第１
Ｐ−エピタキシャル層１２と埋め込みＮ＋コレクタ層１
６および５０の上に形成する。酸化物層１０２を第２Ｐ
−エピタキシャル層１８の上に形成し、パターン化しエ
ッチングして、エピタキシャル層１８の表面を露出する
窓を領域１０４と１０６に形成する。次に、領域１０４
と１０６の窓を通して第２Ｐ−エピタキシャル層１８
に、例えば燐のドーパントを１５０ｋｅＶにおいて３．
７Ｅ１２個／ｃｍ² のドーズ量で添加して、Ｎウエル２
０と１１０を形成する。Ｎウエル２０と１１０の拡散中
に、Ｐ＋基板１４は上方の第１Ｐ−エピタキシャル層１
２に拡散し、埋め込みＮ＋コレクタ層１６と５０は上方
の第２Ｐ−エピタキシャル層１８に拡散し、酸化物層は
窓の中に成長して領域１０４と１０６に凹所を形成する
と、図１１ａと１１ｂに示す構造を得る。

【００３４】酸化物層１０２をパターン化しエッチング
して窓１０８と環状の窓１０９を形成し、第２Ｐ−エピ
タキシャル層１８の表面を露出して、環状のＮ＋コレク
タ領域とＮ＋コレクタ領域の位置を定義する。次に、第
２Ｐ−エピタキシャル層１８内の定義したコレクタ領域
内に燐などのドーパントを炉内で添加または堆積して、
環状のＮ＋コレクタ領域４８とＮ＋コレクタ領域２２を
形成すると、図１２ａと１２ｂに示す構造を得る。

【００３５】次に酸化物層１０２を除去して、厚さ約５
００オングストロームのパッド酸化物層１１２を第２Ｐ
−エピタキシャル層１８の上に形成する。ホトレジスト
層１１４をパッド酸化物層１１２の上に形成し、ホトリ
ソグラフィ法を用いて、ベース領域を定義する窓１１６
と１１８をホトレジスト層１１４の中に開ける。窓１１
６と１１８を通して約５０ｋｅＶにおいて約１．０Ｅ１
４個／ｃｍ² のドーズ量でほう素を添加し、第２Ｐ−エ
ピタキシャル層１８内にベース領域２４と５５を形成す
ると、図１３ａと１３ｂに示す構造を得る。

【００３６】次にホトレジスト層１１４を除去し、約１
４００オングストロームの厚さの窒化物層（図示せず）
をパッド酸化物層１１２の上に形成し、次に窒化物層の
上に第１ホトレジスト層（図示せず）を形成する。窒化
物および第１ホトレジスト層をパターン化し、全てのモ
ート領域においてホトリソグラフィ法を用いてエッチン
グする。１５０ｋｅＶにおいて１．４５Ｅ１２個／ｃｍ
² のドーズ量で、Ｐ−エピタキシャル層１８とＮウエル
領域２２と１１０の露出領域に燐チャンネル停止添加を
行う。窒化物層の上に第１ホトレジストを残したまま、
第２ホトレジスト層を堆積しパターン化しエッチングし
て、Ｎウエル２２と１１０を覆う。次に５０ｋｅＶにお
いて３．５Ｅ１３個／ｃｍ² のドーズ量で、Ｐ−エピタ
キシャル層１８内の露出領域にほう素添加を行う。これ
により、第２Ｐ−エピタキシャル層１８の表面にｐチャ
ンネル停止１２０（「＋」符号で示す）とｎチャンネル
停止１２２（「−」符号で示す）ができる。

【００３７】次にホトレジスト層を除去し、露出したｎ
およびｐチャンネル停止領域内に厚いフィールド酸化物
領域１２３を加熱して成長させて、厚さを約１２０００
オングストロームにする。次に窒化物層とパッド酸化物
層１１２の残りの部分をエッチングにより除去する。次
にフィールド酸化物領域１２３の間の第２エピタキシャ
ル層１８の面上にゲート酸化物層１２４を加熱して成長
させて、厚さを約４２５オングストロームにする。次に
厚さ約５０００オングストロームのポリシリコン層をゲ
ート酸化物層１２４とフィールド酸化物領域１２３の上
に堆積し、燐などの不純物をドープして導電性（平方当
たり約２０Ω）を与える。ポリシリコン層をパターン化
しエッチングしてＭＯＳトランジスタのゲート１２５と
１２６を形成すると、図１４ａと１４ｂに示す構造を得
る。

【００３８】次にホトレジスト１２７の層をウエーハの
表面上に形成し、パターン化しエッチングして、Ｐ＋を
添加したい領域を露出する窓を形成する。次に４０ｋｅ
Ｖにおいて４．０Ｅ１５個／ｃｍ² のドーズ量で、ほう
素などの不純物を窓を通して添加し、Ｐ＋ベース接触領
域３６と７０およびＰ＋ソース／ドレン領域１２８と１
２９を形成すると、図１５ａと１５ｂに示す構造を得
る。

【００３９】次にホトレジスト層１２７を除去し、ウエ
ーハの表面上にホトレジストの新しい層１３０を形成し
パターン化しエッチングして、Ｎ＋ソース／ドレンを添
加したい領域を露出する窓を形成する。次に１３５ｋｅ
Ｖにおいて８．０Ｅ１５個／ｃｍ² のドーズ量で、ひ素
などの不純物を窓を通して添加し、Ｎ＋ソース／ドレン
領域１３２と１３３を形成すると、図１６ａと１６ｂに
示す構造を得る。上のプロセスフローではＰ＋ソース／
ドレン添加の後にＮ＋ソース／ドレン添加を行うが、Ｐ
＋ソース／ドレン添加の前にＮ＋ソース／ドレン添加を
行うようにプロセスフローを変更することができる。

【００４０】次にホトレジスト層１３０を除去して、ウ
エーハの表面上にホトレジストの新しい層１３４を形成
しパターン化しエッチングして、Ｎ＋コレクタ接点とエ
ミッタを添加したい領域を露出する窓を形成する。次に
１５０ｋｅＶにおいて５．３Ｅ１５個／ｃｍ² のドーズ
量で、燐などの不純物を窓を通して添加し、環状のＮ＋
コレクタ接触領域６８’、Ｎ＋コレクタ接触領域４０、
エミッタ領域６６、エミッタ領域３８を形成すると、図
１７ａと１７ｂに示す構造を得る。

【００４１】次にホトレジスト層１３４を除去し、約１
００００オングストロームの厚さのドープしたガラス層
（ＭＬＯ）１３６をウエーハの表面上に形成しパターン
化しエッチングして、ゲート酸化物１２４を貫いて延
び、かつＮ＋コレクタ接触領域６８’と４０、Ｎ＋エミ
ッタ領域６６と３８、Ｐ＋ベース接触領域７０と３６、
Ｎ＋ソース／ドレン領域１３２と１３３、Ｐ＋ソース／
ドレン領域１２８と１２９内の接触領域を露出する窓を
形成する。次に厚さ約４５０オングストロームの白金薄
膜を接触領域の上に堆積し、反応させて白金けい化物層
１３８を形成する。

【００４２】次にウエーハ上に厚さ約２０００オングス
トロームのＴｉＷの第１金属層を堆積し、次に第１金属
層の上に厚さ約７５００オングストロームのＡｌ−Ｓｉ
−Ｃｕの第２金属層を堆積して接点を形成する。次に第
１および第２金属層をパターン化しエッチングして、こ
の発明の高電圧ＮＰＮ拡張ベーストランジスタ１４４の
コレクタ接点１４１、ベース接点１４２、エミッタ接点
１４３と、従来のＮウエルＮＰＮトランジスタ１４８の
コレクタ接点１４５、ベース接点１４６、エミッタ接点
１４７と、従来のＮＭＯＳトランジスタ１５１のソース
／ドレン接点１４９と１５０と、従来のＰＭＯＳトラン
ジスタ１５４のソース／ドレン接点１５２と１５３を形
成する。その結果、図１８ａと１８ｂに示す構造を得
る。

【００４３】図１０ａ−１８ｂに見るように、この発明
の利点は、トランジスタ１４４（これは図５のトランジ
スタ４２と同じ特性を持つ）などの高電圧の完全に絶縁
したＮＰＮトランジスタを低電圧ＮウエルＢｉＣＭＯＳ
プロセスに組み込むことができることである。この発明
は、エピタキシャル層の厚さを増やしたりプロセス段階
を追加したりする必要がない。またこの発明はウエーハ
上の他のどの要素の性能も悪くせず、ウエーハのコスト
を上げず、既存の特性の標準セルを使うことができる。
新しいデバイスを開発する場合に前の要素の型と厳密に
両立性を保たなければならない線形のＡＳＩＣ標準セル
設計においては、高電圧ＮＰＮトランジスタと従来の低
電圧ＮＰＮトランジスタとを同時に作れるということは
特に重要である。

【００４４】図１９は、この発明の第２の実施態様にお
ける高動作電圧トランジスタ８６を示す。トランジスタ
８６は図５のトランジスタ４２と同様であるが、異なる
ところは、図５の環状のＮ＋領域４８の代わりにＮチャ
ンネル停止を形成する環状のＮコレクタ領域８８を用い
ることである。ドープの強さの小さい環状のコレクタ領
域８８を用いることにより、側壁ベース・コレクタ降伏
電圧ＢＶｃｂｏはトランジスタ１０や４２よりも高くな
る。Ｎコレクタ領域８８は、従来のＮウエルＮＰＮトラ
ンジスタのＮウエルと同時に形成することができる。

【００４５】図２０は、この発明の第３の実施態様にお
ける高動作電圧トランジスタ９０を示す。トランジスタ
９０は図５のトランジスタ４２と同様であるが、異なる
ところは、Ｎチャンネル停止９３を備える環状のＮコレ
クタ領域９２内に環状のＮ＋コレクタ領域４８を形成す
ることである。Ｎ＋コレクタ領域４８をＮコレクタ領域
９２内に十分に引き込むので、降伏電圧はＮコレクタ領
域９２だけの降伏電圧より低くならない。Ｎ＋コレクタ
領域４８と第２エピタキシャル層４６の間にドープの強
さの小さい環状のコレクタ領域を用いることにより、側
壁ベース・コレクタ降伏電圧ＢＶｃｂｏはトランジスタ
１０または４２よりも高くなる。Ｎコレクタ領域９２
は、従来のＮウエルＮＰＮトランジスタのＮウエルと同
時に形成することができる。

【００４６】図２１は、図２０のトランジスタ９０のコ
レクタ電流の値を、エミッタをオープンにしたコレクタ
・ベース電圧の関数として示すグラフである。トランジ
スタ９０のＢＶｃｂｏ降伏電圧は約８３ボルトである。
これは図１のトランジスタ１０の通常のＢＶｃｂｏが５
０ボルトであるのに比べて非常に優れている。

【００４７】図２２は、この発明の第４の実施態様にお
けるスーパーベータ（Ｈｆｅ）トランジスタ９４を示
す。トランジスタ９４は図５のトランジスタ４２と同様
であるが、異なるところはベース領域５５を削除したこ
とである。従ってトランジスタ９４のベースはＰ−エピ
タキシャル領域５２で形成する。

【００４８】図２３は、図２２のトランジスタ９４の適
当なドーピングの姿を示すグラフで、厚さ８．５ミクロ
ンのエピタキシャル層４４について、濃度（個／ｃ
ｍ³ ）と白金けい化物層７６からの距離（ミクロン）と
で示す。通常のベース拡散を削除することにより、トラ
ンジスタ９４のベースのドーピングレベルが非常に小さ
くなり、図２４に示すように総合の電荷は非常に低くな
り、従ってＨｆｅは高くなる。

【００４９】図２４は、図２２のトランジスタ９４の電
流ゲインＨｆｅの値をコレクタ電流の関数として示すグ
ラフである。コレクタ電流の通常の動作範囲では、トラ
ンジスタ９４のＨｆｅは１２００−１４００の範囲にあ
る。図２４のＨｆｅの値は、通常のＮＰＮエミッタ拡散
により形成したトランジスタ９４のエミッタ領域６６か
ら得たものである。別の実施態様では、トランジスタ９
４のエミッタ領域６６はＮＭＯＳのＮ＋ソース／ドレン
拡散を用いて形成することができ、その浅い性質のため
に、低いＨｆｅを持つスーパーベータ・デバイスができ
る。

【００５０】図２５は、この発明の第５の実施態様にお
けるトランジスタ９６を示す。トランジスタ９６は図１
９のトランジスタ８６と同様であるが、異なるところ
は、ベース領域５５の一部とＮ＋埋め込みコレクタ層５
０の一部との間に追加のＮコレクタ領域９８を形成する
ことである。環状のＮコレクタ領域８８と同様に、Ｎコ
レクタ領域９８は従来のＮウエルＮＰＮトランジスタの
Ｎウエルと同時に形成することができる。トランジスタ
９６の区分線Ｄ−Ｄ’に沿う垂直のドーピングの姿は、
図２に示した図１のトランジスタ１０のドーピングの姿
と合致する。従って、トランジスタ９６はトランジスタ
１０と同じＢＶｃｂｏ特性を持つ。しかしＰ−ベース領
域５５がＮコレクタ領域９８とＰ−エピタキシャル層４
４の領域５２の上に延びて接触するので、トランジスタ
９６のＢＶｃｂｏ降伏電圧は高く、これは厳しい過渡電
流が存在する自動車や他の混合信号の応用において用い
る過渡電流保護回路に有用である。ＢＶｃｂｏ値が高い
のは、Ｐ−ベース領域５５がＮコレクタ領域９８の外に
延びて、軽くドープしたＰ−エピタキシャル領域５２に
電気的に接触するからである。このため、環状のＮコレ
クタ領域８８とＰ−エピタキシャル領域５２の間の接合
の降伏により、ＢＶｃｂｏの値は高くなる。

【００５１】図２６は、この発明の第６の実施態様にお
ける高動作電圧トランジスタ１４０を示す。トランジス
タ１４０は図１９のトランジスタ８６と同様であるが、
異なるところは、トランジスタ１４０を横方向に絶縁す
る環状のＮ領域１５６がフィールド酸化物領域５６と６
０の下に埋め込まれていることである。トランジスタの
コレクタ接点は、Ｐ−エピタキシャル領域５２内に形成
される別のなめくじ形のＮ＋コレクタ領域１５８で与え
られる。Ｎ＋コレクタ接点６８は、Ｎ＋コレクタ領域１
４２の表面に形成される。

【００５２】図２７は、この発明の第７の実施態様にお
ける高電圧ショットキーダイオード１６０を示す。ショ
ットキーダイオード１６０は、軽くドープした層である
第１Ｐ−エピタキシャル層４５と第２Ｐ−エピタキシャ
ル層４４の間の界面に形成するＮ＋埋め込み層１６１を
含む。第１Ｐ−エピタキシャル層４５はＰ＋基板４６の
上に形成し、第２Ｐ−エピタキシャル層４４は第１Ｐ−
エピタキシャル層４５の上に形成する。環状のＮ領域１
６２を形成し、これが第２Ｐ−エピタキシャル層４４を
貫いて延びてＮ＋埋め込み層１６１に接触する。環状の
Ｎ領域１６２は、第２Ｐ−エピタキシャル層４４の領域
１６３と第２Ｐ−エピタキシャル層４４の領域１６４を
絶縁する。第２Ｐ−エピタキシャル層４４の領域１６３
は、ショットキーダイオード１６０の保護環として働
く。

【００５３】ショットキーダイオード１６０のアノード
領域であるＮ領域１６５は領域１６３を貫いて形成し、
Ｎ＋埋め込み層１６１に接触する。領域１６２と１６５
は、ＢｉＣＭＯＳプロセスのＮウエルの形成中に同時に
形成してよい。フィールド酸化物領域１６６、１６７、
１６８をエピタキシャル層４４の表面に形成する。Ｎ＋
接触領域１６９を、フィールド酸化物領域１６６と１６
７の間の環状のＮ領域１６２内に形成する。望ましくは
白金けい化物の層で形成するカソード１７０を、Ｎ領域
１６５の表面と第２Ｐ−エピタキシャル層４４の領域１
６３の表面に接触して形成する。白金けい化物以外の材
料、例えば他のけい化物やＡｌまたはＴｉなどの金属
も、カソードとして用いてよい。ドープしたガラス層
（ＭＬＯ）１７１をデバイスの表面に形成する。これは
層１７１内の開口を貫いて延びる金属接点１７２と１７
３を備え、Ｐｔ−Ｓｉ層１７０とＮ＋接触領域１６９に
それぞれ接触する。

【００５４】従来のショットキーダイオードはＰ＋ソー
ス／ドレン拡散またはＰ＋ベース拡散を用いて保護環を
形成する。Ｐ＋ソース／ドレン拡散保護環を用いた場
合、逆降伏電圧は約１５ボルトである。Ｐ＋ベース拡散
保護環を用いた場合、逆降伏電圧は約４０ボルトであ
る。ショットキーダイオード１６０の保護環として軽く
ドープしたＰ−エピタキシャル領域１６３を用い、Ｐｔ
−Ｓｉ層１７０がＰ−エピタキシャル層１６３とＮ領域
１６５の上に延びて接触している場合は、逆降伏電圧は
約８５ボルトになる。この発明のショットキーダイオー
ド１６０により降伏電圧が高くなるのは、Ｐｔ−Ｓｉ層
１７０がＮ領域１６５の外に延びて、軽くドープしたＰ
−エピタキシャル領域１６３に電気的に接触するためで
ある。このため降伏電圧の値は、環状のＮ領域１６２と
Ｐ−エピタキシャル領域１６３の間の接合の降伏により
高くなる。

【００５５】これまでいくつかの望ましい実施態様につ
いて詳細に説明した。この発明の範囲は、上に説明した
ものとは異なっても特許請求の範囲内にある実施態様も
含むものである。

【００５６】例えば、この発明におけるバイポーラトラ
ンジスタ内の全ての領域の導電率の型を変えて、全ての
ｐ領域をｎ領域にし全てのｎ領域をｐ領域にして、ＰＮ
Ｐトランジスタにすることができる。

【００５７】この発明について例示の実施態様を参照し
て説明したが、この説明は制限的な意味に解釈してはな
らない。この説明を参照すれば、この技術に精通した人
には、例示の実施態様の各種の変形や組み合わせやこの
発明の他の実施態様は明らかである。従って特許請求の
範囲は、これらの変形や実施態様を全て含むものであ
る。

【００５８】以上の説明に関して更に以下の項を開示す
る。 （１） バイポーラトランジスタであって、第１導電率
形の半導体材料の軽くドープした第１領域を含むベース
と、埋め込み層とコレクタ領域を含むコレクタ、ただし
前記軽くドープした層は前記埋め込み層の上に形成し、
前記コレクタ領域は前記軽くドープした層を貫いて延び
て前記埋め込み層に接触し、前記埋め込み層と前記コレ
クタ領域は前記第１導電率形とは逆の第２導電率形の半
導体材料で形成するもの、と、前記ベース内に形成し、
前記第２導電率形の半導体材料で形成するエミッタと、
を備えるバイポーラトランジスタ。

【００５９】（２） 前記ベースは前記軽くドープした
層の前記第１領域内に形成した前記第１導電率形の半導
体材料のベース領域を含み、前記ベース領域は前記軽く
ドープした層より強くドープし、前記エミッタは前記ベ
ース領域内に形成する、第１項記載のバイポーラトラン
ジスタ。 （３） 前記コレクタ領域は環状で、前記軽くドープし
た層を貫いて延びて前記埋め込み層に接触して、前記軽
くドープした層の前記第１領域と前記軽くドープした層
の第２領域を絶縁する、第１項記載のバイポーラトラン
ジスタ。

【００６０】（４） 前記埋め込み層は前記環状のコレ
クタ領域より強くドープする、第３項記載のバイポーラ
トランジスタ。 （５） 前記埋め込み層と前記環状のコレクタ領域は強
くドープする、第３項記載のバイポーラトランジスタ。 （６） 前記環状のコレクタ領域は第２部分内に形成し
た第１部分を含み、前記第１部分は前記第２部分より強
くドープする、第５項記載のバイポーラトランジスタ。

【００６１】（７） 前記エミッタは前記軽くドープし
た層内に形成する、第１項記載のバイポーラトランジス
タ。 （８） 前記コレクタは前記軽くドープした領域内の前
記第２導電率形の半導体材料で形成する第２コレクタ領
域を含み、前記第２コレクタ領域は前記埋め込み層と前
記ベース領域の第１部分に接触し、前記軽くドープした
層は前記ベース領域の第２部分に接触する、第２項記載
のバイポーラトランジスタ。

【００６２】（９） 前記第２導電率形の半導体材料の
環状の絶縁領域を更に含み、前記環状の絶縁は前記軽く
ドープした層を貫いて延びて前記埋め込み層に接触す
る、第１項記載のバイポーラトランジスタ。 （１０） 前記第１導電率形はＰで、前記第２導電率形
はＮである、第１項記載のバイポーラトランジスタ。

【００６３】（１１） ショットキーダイオードであっ
て、第１導電率形の半導体材料の軽くドープした層と、
前記軽くドープした層内に形成した、前記第１導電率形
とは逆の第２導電率形の半導体材料のアノード領域と、
前記アノード領域と前記埋め込み層の上に形成して接触
するカソードと、を備える、ショットキーダイオード。 （１２） 前記第２導電率形の半導体材料の埋め込み
層、ただし前記軽くドープした層は前記埋め込み層の上
に形成するもの、と、前記第２導電率形の半導体材料の
環状の領域、ただし前記環状の領域は前記軽くドープし
た層を貫いて延びて前記埋め込み層に接触し、前記埋め
込み層と前記環状の領域は前記ショットキーダイオード
を絶縁するもの、と、を備える、第１１項記載のショッ
トキダイオード。

【００６４】（１３） 前記軽くドープした層はエピタ
キシャル層である、第１１項記載のショットキーダイオ
ード。 （１４） 前記カソードは金属である、第１１項記載の
ショットキーダイオード。 （１５） 前記カソードはけい化物である、第１１項記
載のショットキーダイオード。 （１６） 前記第１導電率形はＮであり、前記第２導電
率形はＰである、第１１項記載のショットキーダイオー
ド。

【００６５】（１７） バイポーラトランジスタを製作
する方法であって、第１導電率形の半導体材料の軽くド
ープした層の第１領域を含むベースを形成し、埋め込み
層とコレクタ領域を含むコレクタを形成し、ただし前記
軽くドープした層は前記埋め込み層の上に形成し、前記
コレクタ領域は前記軽くドープした層を貫いて延びて前
記埋め込み層に接触し、前記埋め込み層と前記コレクタ
領域は前記第１導電率形とは逆の第２導電率形の半導体
材料で形成し、前記ベース内に前記第２導電率形の半導
体材料のエミッタを形成する、段階を含む方法。

【００６６】（１８） ショットキーダイオードを形成
する方法であって、第１導電率形の半導体材料の軽くド
ープした層を形成し、前記軽くドープした層内に前記第
１導電率形とは逆の第２導電率形の半導体材料のアノー
ド領域を形成し、前記アノード領域と前記埋め込み層に
形成して接触するカソードを形成する、段階を含む方
法。

【００６７】（１９） 高動作電圧バイポーラトランジ
スタ（４２）であって、第１導電率形の半導体材料の軽
くドープした層（４４）の第１領域（５２）を備えるベ
ースを含む。また前記トランジスタ（４２）は、埋め込
み層（５０）とコレクタ領域（４８）を含むコレクタを
備える。前記軽くドープした層（４４）を前記埋め込み
層（５０）の上に形成し、前記コレクタ領域（４８）は
前記軽くドープした層（４４）を貫いて延びて前記埋め
込み層（５０）に接触する。また前記トランジスタ（４
２）は前記ベース内に形成したエミッタを備える。前記
トランジスタ（４２）は、厚さを増やしたエピタキシャ
ル層や追加のプロセス段階を必要とせずに高い動作電圧
を与える。高Ｈｆｅトランジスタと高電圧ショットキー
ダイオードについても説明している。

【図面の簡単な説明】

【図１】従来の技術によりＮウエル内に製作したＮＰＮ
トランジスタの断面立面図。

【図２】図１のトランジスタの区分線Ａ−Ａ’に沿う、
ネットＮウエルとＮ＋埋め込み層とベースのドーピング
の姿を示すグラフ。

【図３】いくつかのＨｆｅの値について、（Ｈｆｅ）
^1/n をｎの関数として示すグラフ。

【図４】図１のトランジスタのいくつかの異なるＮウエ
ル添加ドーズ量における実験的「ｎ」の値を、コレクタ
・ベース電圧の関数として示すグラフ。

【図５】この発明の第１の実施態様におけるＮＰＮトラ
ンジスタの断面立面図。

【図６】図５のトランジスタの区分線Ｂ−Ｂ’に沿う、
エミッタ、ベース、第２Ｐ−エピタキシャル層，Ｎ＋埋
め込み層のドーピングの姿を示すグラフ。

【図７】図５のトランジスタの実験的「ｎ」の値をコレ
クタ・ベース電圧の関数として示すグラフ。

【図８】図５のトランジスタのＨｆｅをコレクタ電流の
関数として示すグラフ。

【図９】図５のトランジスタのコレクタ電流をコレクタ
・エミッタ電圧の関数として示すグラフ。

【図１０】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１１】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１２】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１３】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１４】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１５】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１６】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１７】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１８】図５のトランジスタと従来のＮＰＮ、ＮＭＯ
Ｓ、ＰＭＯＳトランジスタを組み込んで製作する順次の
段階におけるＢｉＣＭＯＳデバイスの断面立面図。

【図１９】この発明の第２の実施態様におけるＮＰＮト
ランジスタの断面立面図。

【図２０】この発明の第３の実施態様におけるＮＰＮト
ランジスタの断面立面図。

【図２１】図２０のトランジスタのコレクタ電流をコレ
クタ・ベース電圧の関数として示したグラフ。

【図２２】この発明の第４の実施態様におけるＮＰＮト
ランジスタの断面立面図。

【図２３】図２２のトランジスタの区分線Ｃ−Ｃ’に沿
う、エミッタ、第２Ｐ−エピタキシャル層，Ｎ＋埋め込
み層のドーピングの姿を示すグラフ。

【図２４】図２３のトランジスタのＨｆｅをコレクタ電
流の関数として示すグラフ。

【図２５】この発明の第５の実施態様におけるＮＰＮト
ランジスタの断面立面図。

【図２６】この発明の第６の実施態様におけるＮＰＮト
ランジスタの断面立面図。

【図２７】この発明の第７の実施態様におけるショット
キーダイオードの断面立面図。他に指定のない限り、異
なる図の中の対応する数字と符号は対応する部分を示
す。

【符号の説明】

１０ トランジスタ １１ ドープしたガラス（ＭＬＯ）層 １２ Ｐ−エピタキシャル層 １３ コレクタ接点 １４ Ｐ＋基板 １５ 開口 １６ Ｎ＋コレクタ層 １７ 白金けい化物層 １８ Ｐ−エピタキシャル層 １９ ベース接点 ２０ Ｎウエル領域 ２１ 開口 ２２ Ｎ＋コレクタ領域 ２３ ｐチャンネル停止領域、白金けい化物層 ２４ Ｐ−ベース領域 ２５ ｎチャンネル停止領域、エミッタ接点 ２６，２８，３０ フィールド酸化物 ２７ 開口 ２９ 白金けい化物層 ３１ ＴｉＷの第１層 ３２，３４ ゲート酸化物層 ３３ Ａｌ−Ｓｉ−Ｃｕの第２層 ３６ Ｐ＋ベース接触領域 ３８ Ｎ＋エミッタ領域 ４０ Ｎ＋コレクタ接触領域 ４２ トランジスタ ４４，４５ Ｐ−エピタキシャル層 ４６ Ｐ＋基板 ４８ Ｎ＋コレクタ領域 ５０ 埋め込みＮ＋コレクタ層 ５２，５４ Ｐ−エピタキシャル層４４の一部 ５３ ｐチャンネル停止領域 ５５ Ｐ−ベース領域 ５６，５８，６０ フィールド酸化物 ６２，６４ 酸化物層 ６６ Ｎ＋エミッタ領域 ６８ Ｎ＋コレクタ接触領域 ７０ Ｐ＋ベース接触領域 ７１ ドープしたガラス層（ＭＬＯ） ７２，７４，７６ 白金けい化物層 ７８ コレクタ接点 ７９ 開口 ８０ ベース接点 ８１ 開口 ８２ エミッタ接点 ８３ 開口 ８４ ＴｉＷの第１層 ８５ Ａｌ−Ｓｉ−Ｃｕの第２層 ８６ トランジスタ ８８ Ｎコレクタ領域 ９０ トランジスタ ９２ Ｎコレクタ領域 ９３ Ｎチャンネル停止領域 ９４ スーパーベータトランジスタ ９６ トランジスタ ９８ Ｎコレクタ領域 １０２ 酸化物層 １０４，１０６ 酸化物層の凹所 １０８，１０９ 窓 １１０ Ｎウエル １１２ パッド酸化物層 １１４ ホトレジスト層 １１６，１１８ 窓 １２０ ｐチャンネル停止 １２２ ｎチャンネル停止 １２３ フィールド酸化物 １２４ ゲート酸化物層 １２５，１２６ ゲート １２７ ホトレジスト層 １２８，１２９ Ｐ＋ソース／ドレン領域 １３０ ホトレジスト層 １３２，１３３ Ｎ＋ソース／ドレン領域 １３４ ホトレジスト層 １３６ ドープしたガラス層（ＭＬＯ） １３８ 白金けい化物 １４０ トランジスタ １４１ コレクタ接点 １４２ ベース接点、Ｎ＋コレクタ領域 １４３ エミッタ接点 １４４ 拡張ベーストランジスタ １４５ コレクタ接点 １４６ ベース接点 １４７ エミッタ接点 １４８ ＮウエルＮＰＮトランジスタ １４９，１５０ ソース／ドレン接点 １５１ ＮＭＯＳトランジスタ １５２，１５３ ソース／ドレン接点 １５４ ＰＭＯＳトランジスタ １５６ Ｎ領域 １５８ Ｎ＋コレクタ領域 １６０ ショットキーダイオード １６１ Ｎ＋埋め込み層 １６２ Ｎ領域 １６３，１６４ 第２Ｐ−エピタキシャル層 １６５ ショットキーダイオードのアノード １６６，１６７，１６８ フィールド酸化物 １６９ Ｎ＋接触領域 １７０ カソード １７１ ドープしたガラス層（ＭＬＯ） １７２，１７３ 金属接点

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バイポーラトランジスタであって、 第１導電率形の半導体材料の軽くドープした第１領域を
   含むベースと、 埋め込み層とコレクタ領域を含むコレクタ、ただし前記
   軽くドープした層は前記埋め込み層の上に形成し、前記
   コレクタ領域は前記軽くドープした層を貫いて延びて前
   記埋め込み層に接触し、前記埋め込み層と前記コレクタ
   領域は前記第１導電率形とは逆の第２導電率形の半導体
   材料で形成するもの、と、 前記ベース内に形成し、前記第２導電率形の半導体材料
   で形成するエミッタと、を備えるバイポーラトランジス
   タ。
2. 【請求項２】 バイポーラトランジスタを製作する方法
   であって、 第１導電率形の半導体材料の軽くドープした層の第１領
   域を含むベースを形成し、 埋め込み層とコレクタ領域を含むコレクタを形成し、た
   だし前記軽くドープした層は前記埋め込み層の上に形成
   し、前記コレクタ領域は前記軽くドープした層を貫いて
   延びて前記埋め込み層に接触し、前記埋め込み層と前記
   コレクタ領域は前記第１導電率形とは逆の第２導電率形
   の半導体材料で形成し、 前記ベース内に前記第２導電率形の半導体材料のエミッ
   タを形成する、段階を含む方法。