JPH07294959A - Semiconductor device for light valve - Google Patents

Semiconductor device for light valve

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JPH07294959A
JPH07294959A JP9034994A JP9034994A JPH07294959A JP H07294959 A JPH07294959 A JP H07294959A JP 9034994 A JP9034994 A JP 9034994A JP 9034994 A JP9034994 A JP 9034994A JP H07294959 A JPH07294959 A JP H07294959A
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JP
Japan
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single crystal
crystal silicon
auxiliary capacitance
insulating film
silicon device
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Pending
Application number
JP9034994A
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Japanese (ja)
Inventor
Hiroaki Takasu
博昭 鷹巣
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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Abstract

PURPOSE:To realize fine pixel sizes on single crystal silicon device forming layers of pixel regions by three-dimensionally forming auxiliary capacitors of pixels on these single crystal silicon device forming layers. CONSTITUTION:An auxiliary capacitor forming material 109 forms the auxiliary capacitors 112 by utilizing the inside of plural grooves 110 formed in the single crystal silicon device forming layers 301 completely electrically separated from the regions where MOS type transistors(TRs) 101 are formed and the front surface parts and side surface parts of the single crystal silicon device forming layers 301. In such a case, the purpose of electrically separating the single crystal silicon device forming layers 301 forming the auxiliary capacitors 112 from the regions formed with the MOS type TRs 101 is to prevent an increase in the leak current of the MOS type TRs 101 by turning of the single crystal silicon device forming layers 301 to the carrier generating regions by photoirradiation. As a result, the plane area occupied by the auxiliary capacitor region is made small.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は光弁用半導体装置、特に
単結晶シリコンデバイス形成層上に形成された画素領域
と駆動回路を同一チップ内に内蔵した光弁用半導体装置
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light valve semiconductor device, and more particularly to a light valve semiconductor device in which a pixel region formed on a single crystal silicon device forming layer and a driving circuit are built in the same chip.

【0002】[0002]

【従来の技術】従来、ガラス基板上に形成された多結晶
シリコン膜、あるいはアモルファスシリコン膜上にスイ
ッチトランジスタを形成した光弁用半導体基板が知られ
ていた。
2. Description of the Related Art Conventionally, there has been known a light valve semiconductor substrate having a switch transistor formed on a polycrystalline silicon film formed on a glass substrate or an amorphous silicon film.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、従来の
光弁用半導体装置では駆動回路が内蔵されていない場合
が多く、別に製造した駆動用ICと外部で接続する必要
があった。また、一部多結晶シリコンを材料として駆動
回路内臓型の光弁用半導体装置も知られているが、単結
晶シリコンに比べて移動度が低く、また結晶粒径のバラ
ツキが大きいため、小型で大容量の駆動回路の形成が極
めて困難であった。また最近になって、より微細で高速
の画素スイッチを目標として、再結晶化法などにより画
素のスイッチトランジスタを単結晶シリコンによって形
成することも考案されている。しかしながら、実用的な
開口率を確保しつつ、微細な画素サイズを実現するため
には、従来の平面的な画素の補助容量構造では対処でき
ないという問題点があった。
However, in many cases, the conventional light valve semiconductor device does not have a built-in drive circuit, and it is necessary to externally connect to a separately manufactured drive IC. Further, a semiconductor device for a light valve having a drive circuit built-in, which is partially made of polycrystalline silicon, is also known. It was extremely difficult to form a large-capacity drive circuit. Further, recently, it has been devised to form a switch transistor of a pixel by single crystal silicon by a recrystallization method or the like, aiming at a finer and faster pixel switch. However, in order to realize a fine pixel size while ensuring a practical aperture ratio, there is a problem that the conventional planar pixel auxiliary capacitance structure cannot cope with the problem.

【0004】本発明は、上記課題を解消して、単結晶シ
リコンデバイス形成層上に微細な画素サイズを実現する
ための補助容量構造を有する光弁用半導体装置を提供す
ることを目的とする。
It is an object of the present invention to solve the above problems and provide a semiconductor device for a light valve having an auxiliary capacitance structure for realizing a fine pixel size on a single crystal silicon device forming layer.

【0005】[0005]

【課題を解決するための手段】本発明の光弁用半導体装
置が上記目的を達成するために採用した主な手段は、単
結晶シリコンデバイス形成層上に形成された画素領域と
駆動回路を同一チップ内に内蔵した光弁用半導体装置に
おいて、画素領域の単結晶シリコンデバイス形成層に溝
を形成し、あるいは絶縁膜を介して積層された多層の補
助容量形成材料により形成し、立体的に画素の補助容量
を形成したことを特徴とする。
The main means adopted by the semiconductor device for a light valve according to the present invention to achieve the above object is that the pixel region formed on the single crystal silicon device forming layer and the driving circuit are the same. In a semiconductor device for a light valve built in a chip, a groove is formed in a single crystal silicon device forming layer in a pixel region, or a multi-layer auxiliary capacitance forming material laminated via an insulating film is used to form a three-dimensional pixel. It is characterized in that the auxiliary capacitance of is formed.

【0006】[0006]

【作用】本発明の光弁用半導体装置は、画素領域の単結
晶シリコンデバイス形成層上に、立体的に画素の補助容
量を形成しているため、補助容量を平面的に形成してい
た従来の構造に比べて補助容量領域が占める平面積を小
さくすることができる。従って画素の開口率が向上し、
実用的な開口率を確保しながら、より微細な画素サイズ
の光弁装置を実現することができる。
In the semiconductor device for a light valve according to the present invention, the auxiliary capacitance of the pixel is three-dimensionally formed on the single crystal silicon device forming layer in the pixel region. The plane area occupied by the auxiliary capacitance region can be made smaller than that of the structure of FIG. Therefore, the aperture ratio of the pixel is improved,
It is possible to realize a light valve device having a finer pixel size while ensuring a practical aperture ratio.

【0007】[0007]

【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図1は本発明の光弁用半導体装置の画素ス
領域の一実施例を示す模式的断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic sectional view showing an embodiment of a pixel region of a light valve semiconductor device of the present invention.

【0008】埋め込み絶縁膜114上に一対のソース領
域103、ドレイン領域104とポリシリコンなどから
なるゲート電極102を有するMOS型トランジスタ1
01が形成されている。ソース領域103およびドレイ
ン領域104にはアルミニウムなどからなるデータ線1
05およびドレイン線107が接続しており、図示しな
いが、データ線105は画素領域周辺に形成された駆動
回路部に接続している。また、ドレイン線107はポリ
シリコンなどのゲート電極102と同一材料からなる補
助容量形成材料109に接続している。補助容量形成材
料109とゲート電極102とを同一材料によって形成
することは製造プロセスの簡略化に有効であるが、必要
に応じて別個の材料によって形成してもかまわない。補
助容量形成材料109はMOS型トランジスタ101が
形成された領域と電気的に完全に分離された単結晶シリ
コンデバイス形成層301に形成した複数の溝110内
および単結晶シリコンデバイス形成層301の表面部、
側面部を利用して補助容量112を形成している。補助
容量112を形成している単結晶シリコンデバイス形成
層301をMOS型トランジスタ101が形成された領
域と電気的に完全に分離するのは、光照射によって単結
晶シリコンデバイス形成層301がキャリア発生領域と
なってしまい、MOS型トランジスタ101のリーク電
流増加をひきおこすことを防止するためである。
A MOS type transistor 1 having a pair of source region 103 and drain region 104 and a gate electrode 102 made of polysilicon or the like on a buried insulating film 114.
01 is formed. The data line 1 made of aluminum or the like is formed in the source region 103 and the drain region 104.
05 and the drain line 107 are connected, and although not shown, the data line 105 is connected to a drive circuit portion formed in the periphery of the pixel region. Further, the drain line 107 is connected to an auxiliary capacitance forming material 109 made of the same material as the gate electrode 102 such as polysilicon. Forming the auxiliary capacitance forming material 109 and the gate electrode 102 with the same material is effective in simplifying the manufacturing process, but they may be formed with different materials if necessary. The auxiliary capacitance forming material 109 is in the plurality of trenches 110 formed in the single crystal silicon device forming layer 301 which is electrically completely separated from the region in which the MOS transistor 101 is formed, and the surface portion of the single crystal silicon device forming layer 301. ,
The auxiliary capacitance 112 is formed using the side surface portion. The single crystal silicon device forming layer 301 forming the auxiliary capacitance 112 is electrically completely separated from the region where the MOS transistor 101 is formed because the single crystal silicon device forming layer 301 is irradiated with light to generate a carrier generation region. This is to prevent the increase of the leak current of the MOS transistor 101.

【0009】図1の例では、補助容量112を形成して
いる単結晶シリコンデバイス形成層301のMOS型ト
ランジスタ101が形成された領域からの分離には、単
結晶シリコンデバイス形成層301をエッチング除去す
る方法をとった例を示したが、単結晶シリコンデバイス
形成層301を全厚分熱酸化して分離する方法を用いて
も良い。補助容量112の絶縁膜111の材料には単結
晶シリコンデバイス形成層301を熱酸化して得られる
シリコン熱酸化膜を用いており、MOS型トランジスタ
101のゲート絶縁膜と共通化しているため製造プロセ
スの簡略化に有効であるが、必要に応じて膜厚を変える
などの最適化処理を行って良い。単結晶シリコンの熱酸
化膜はポリシリコンの熱酸化膜やCVD法によるデポジ
ッション酸化膜に比べて著しく緻密でピンホールの発生
が極めて少なく、薄く形成することが容易であり従って
小面積で大容量を形成するためには最適の材料の一つで
ある。さらに、より信頼性を向上させるためには絶縁膜
111は窒化シリコン膜との多層構造をとることが有効
である。
In the example shown in FIG. 1, the single crystal silicon device forming layer 301 is removed by etching to separate the single crystal silicon device forming layer 301 forming the auxiliary capacitance 112 from the region where the MOS transistor 101 is formed. However, a method of thermally oxidizing the single crystal silicon device forming layer 301 for the entire thickness and separating it may be used. A silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301 is used as the material of the insulating film 111 of the auxiliary capacitor 112, and since it is commonly used as the gate insulating film of the MOS transistor 101, the manufacturing process Is effective for simplification, but optimization processing such as changing the film thickness may be performed as necessary. The thermal oxide film of single crystal silicon is significantly denser than the thermal oxide film of polysilicon and the deposition oxide film by the CVD method and has very few pinholes, and it is easy to form a thin film. Is one of the most suitable materials for forming. Further, in order to further improve reliability, it is effective that the insulating film 111 has a multi-layer structure with a silicon nitride film.

【0010】図1では、補助容量形成材料109が延長
され、画素電極を兼ねている構造を示したが、別途IT
Oなどの透明材料を用いて画素電極を形成しても良い。
MOS型トランジスタ101上には、保護膜108が形
成され、保護膜108上には平坦化膜を兼ねた透明な接
着剤層113を介してガラスなどの透明基板115が固
定されている。図示しないが、MOS型トランジスタ1
01の上面あるいは下面または両面に遮光膜を形成し、
MOS型トランジスタ101に対する入光を防止するよ
うな構造をとることが望ましい。
FIG. 1 shows a structure in which the auxiliary capacitance forming material 109 is extended and also serves as a pixel electrode.
The pixel electrode may be formed using a transparent material such as O.
A protective film 108 is formed on the MOS transistor 101, and a transparent substrate 115 such as glass is fixed on the protective film 108 via a transparent adhesive layer 113 that also serves as a flattening film. Although not shown, the MOS transistor 1
A light-shielding film is formed on the upper surface, lower surface, or both surfaces of 01,
It is desirable to have a structure that prevents light from entering the MOS transistor 101.

【0011】図2は本発明の光弁用半導体装置の画素領
域の他の実施例を示す模式的断面図である。石英などの
透明絶縁基板201上に一対のソース領域103、ドレ
イン領域104とポリシリコンなどからなるゲート電極
102を有するMOS型トランジスタ101が形成され
ている。ソース領域103およびドレイン領域104に
はアルミニウムなどからなるデータ線105およびドレ
イン線107が接続しており、図示しないが、データ線
105は画素領域周辺に形成された駆動回路部に接続し
ている。また、ドレイン線107はポリシリコンなどの
ゲート電極102と同一材料からなる補助容量形成材料
109に接続している。補助容量形成材料109とゲー
ト電極102とを同一材料によって形成することは製造
プロセスの簡略化に有効であるが、必要に応じて別個の
材料によって形成してもかまわない。補助容量形成材料
109はMOS型トランジスタ101が形成された領域
と電気的に完全に分離された単結晶シリコンデバイス形
成層301に形成した複数の溝110内および単結晶シ
リコンデバイス形成層301の表面部、側面部を利用し
て補助容量112を形成している。補助容量112を形
成している単結晶シリコンデバイス形成層301をMO
S型トランジスタ101が形成された領域と電気的に完
全に分離する理由については、図1に示した例での説明
をもって省略する。
FIG. 2 is a schematic sectional view showing another embodiment of the pixel region of the light valve semiconductor device of the present invention. A MOS transistor 101 having a pair of source regions 103, drain regions 104 and a gate electrode 102 made of polysilicon or the like is formed on a transparent insulating substrate 201 such as quartz. A data line 105 and a drain line 107 made of aluminum or the like are connected to the source region 103 and the drain region 104, and although not shown, the data line 105 is connected to a drive circuit portion formed around the pixel region. Further, the drain line 107 is connected to an auxiliary capacitance forming material 109 made of the same material as the gate electrode 102 such as polysilicon. Forming the auxiliary capacitance forming material 109 and the gate electrode 102 with the same material is effective in simplifying the manufacturing process, but they may be formed with different materials if necessary. The auxiliary capacitance forming material 109 is in the plurality of trenches 110 formed in the single crystal silicon device forming layer 301 which is electrically completely separated from the region in which the MOS transistor 101 is formed, and the surface portion of the single crystal silicon device forming layer 301. The auxiliary capacitance 112 is formed using the side surface portion. The single crystal silicon device formation layer 301 forming the auxiliary capacitance 112 is
The reason why the region where the S-type transistor 101 is formed is completely electrically separated will be omitted in the description of the example shown in FIG.

【0012】補助容量112の絶縁膜111の材料には
単結晶シリコンデバイス形成層301を熱酸化して得ら
れるシリコン熱酸化膜を用いている。単結晶シリコンの
熱酸化膜の有効性についても図1に示した例での説明を
もって省略する。図2の例では、ITOなどの透明材料
からなる画素電極203は第二の中間絶縁膜202上に
形成され、コンタクトホール401を介してドレイン線
107と接続している。図示しないが、必要に応じて画
素電極203上に保護膜を形成しても良い。また、MO
S型トランジスタ101の上面あるいは下面または両面
に遮光膜を形成し、MOS型トランジスタ101に対す
る入光を防止するような構造をとることが望ましい。
As the material of the insulating film 111 of the auxiliary capacitance 112, a silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301 is used. The effectiveness of the thermal oxide film of single crystal silicon will also be omitted from the description of the example shown in FIG. In the example of FIG. 2, the pixel electrode 203 made of a transparent material such as ITO is formed on the second intermediate insulating film 202 and connected to the drain line 107 via the contact hole 401. Although not shown, a protective film may be formed on the pixel electrode 203 as needed. Also, MO
It is desirable to form a light-shielding film on the upper surface, lower surface, or both surfaces of the S-type transistor 101 so as to prevent light from entering the MOS-type transistor 101.

【0013】図1、図2、の実施例によれば、画素の補
助容量112はMOS型トランジスタ101が形成され
た領域と電気的に完全に分離された単結晶シリコンデバ
イス形成層301に形成した複数の溝110内および単
結晶シリコンデバイス形成層301の表面部、側面部を
利用して形成されている。これによって、補助容量11
2の有効面積を、従来の平面的な構造の場合に比べて著
しく大きくすることができる。
According to the embodiments of FIGS. 1 and 2, the auxiliary capacitance 112 of the pixel is formed in the single crystal silicon device forming layer 301 which is electrically completely separated from the region in which the MOS transistor 101 is formed. It is formed by utilizing the inside of the plurality of trenches 110 and the surface portion and the side surface portion of the single crystal silicon device forming layer 301. As a result, the auxiliary capacitance 11
The effective area of 2 can be significantly increased as compared with the conventional planar structure.

【0014】図3は本発明の光弁用半導体装置の画素領
域の一実施例を示す模式的断面図である。埋め込み絶縁
膜114上に一対のソース領域103、ドレイン領域1
04とポリシリコンなどからなるゲート電極102を有
するMOS型トランジスタ101が形成されている。ソ
ース領域103およびドレイン領域104にはアルミニ
ウムなどからなるデータ線105およびドレイン線10
7が接続しており、図示しないが、データ線105は画
素領域周辺に形成された駆動回路部に接続している。ま
た、ドレイン線107はポリシリコンなどのゲート電極
102と同一材料からなる第一の補助容量形成材料50
1に接続している。第一の補助容量形成材料501とゲ
ート電極102とを同一材料によって形成することは製
造プロセスの簡略化に有効であるが、必要に応じて別個
の材料によって形成してもかまわない。
FIG. 3 is a schematic sectional view showing an embodiment of the pixel region of the light valve semiconductor device of the present invention. A pair of source region 103 and drain region 1 on the embedded insulating film 114.
A MOS transistor 101 having a gate electrode 102 made of polysilicon and the like is formed. A data line 105 and a drain line 10 made of aluminum or the like are provided in the source region 103 and the drain region 104.
Although not shown, the data line 105 is connected to a drive circuit portion formed around the pixel region. Further, the drain line 107 is made of the same material as the gate electrode 102 such as polysilicon, and the first auxiliary capacitance forming material 50.
Connected to 1. Forming the first auxiliary capacitance forming material 501 and the gate electrode 102 with the same material is effective in simplifying the manufacturing process, but they may be formed with different materials if necessary.

【0015】第一の補助容量形成材料501はMOS型
トランジスタ101が形成された領域と電気的に完全に
分離された単結晶シリコンデバイス形成層301の表面
部、側面部を利用して第一の絶縁膜503を挟んで容量
を形成している。さらに第一の補助容量形成材料501
の上部には第二の絶縁膜502を介してポリシリコンな
どからなる第二の補助容量形成材料506が形成されて
おり、図示しないが第二の補助容量形成材料506は単
結晶シリコンデバイス形成層301と同電位になるよう
に接続されている。従って、第一の補助容量形成材料5
01は下面に第一の絶縁膜503を介して単結晶シリコ
ンデバイス形成層301との間に容量を形成し、上面に
第二の絶縁膜502を介して第二の補助容量形成材料5
06との間に容量を形成する形をとり、この上下二つの
容量を併せて全体として補助容量112を形成してい
る。補助容量112の一部を形成している単結晶シリコ
ンデバイス形成層301をMOS型トランジスタ101
が形成された領域と電気的に完全に分離するのは、光照
射によって単結晶シリコンデバイス形成層301がキャ
リア発生領域となってしまい、MOS型トランジスタ1
01のリーク電流増加をひきおこすことを防止するため
である。
The first auxiliary capacitance forming material 501 utilizes the surface portion and the side surface portion of the single crystal silicon device forming layer 301 which is electrically completely separated from the region where the MOS transistor 101 is formed. A capacitor is formed with the insulating film 503 interposed. Further, the first auxiliary capacitance forming material 501
A second auxiliary capacitance forming material 506 made of polysilicon or the like is formed on the upper part of the substrate via a second insulating film 502. Although not shown, the second auxiliary capacitance forming material 506 is a single crystal silicon device forming layer. They are connected so as to have the same potential as 301. Therefore, the first auxiliary capacitance forming material 5
01 forms a capacitance between the lower surface and the single crystal silicon device forming layer 301 via the first insulating film 503, and the second auxiliary capacitance forming material 5 on the upper surface via the second insulating film 502.
A capacitor is formed between the capacitor and the capacitor 06, and the upper and lower capacitors are combined to form the auxiliary capacitor 112 as a whole. The single crystal silicon device formation layer 301 forming a part of the auxiliary capacitance 112 is replaced with the MOS transistor 101.
Electrically completely separating from the region where the MOS transistor 1 is formed is that the single crystal silicon device forming layer 301 becomes a carrier generation region due to light irradiation, and the MOS transistor 1
This is to prevent an increase in the leak current of 01.

【0016】図3の例では、補助容量112の一部を形
成している単結晶シリコンデバイス形成層301のMO
S型トランジスタ101が形成された領域からの分離に
は、単結晶シリコンデバイス形成層301をエッチング
除去する方法をとった例を示したが、単結晶シリコンデ
バイス形成層301を全厚分熱酸化して分離する方法を
用いても良い。補助容量112の第一の絶縁膜503の
材料には単結晶シリコンデバイス形成層301を熱酸化
して得られるシリコン熱酸化膜を用いており、MOS型
トランジスタ101のゲート絶縁膜と共通化しているた
め製造プロセスの簡略化に有効であるが、必要に応じて
膜厚を変えるなどの最適化処理を行って良い。単結晶シ
リコンの熱酸化膜はCVD法によるデポジッション酸化
膜に比べて著しく緻密でピンホールの発生が極めて少な
く、薄く形成することが容易であり従って小面積で大容
量を形成するためには最適の材料の一つである。また、
第二の絶縁膜502にはポリシリコンなどのゲート電極
102と同一材料からなる第一の補助容量形成材料50
1の表面を熱酸化した熱酸化膜を用いている。さらに、
より信頼性を向上させるためには第一の絶縁膜503お
よび第二の絶縁膜502は窒化シリコン膜との多層構造
をとることが有効である。
In the example of FIG. 3, the MO of the single crystal silicon device forming layer 301 forming a part of the auxiliary capacitance 112 is formed.
An example is shown in which the single crystal silicon device forming layer 301 is removed by etching for separation from the region where the S-type transistor 101 is formed. However, the single crystal silicon device forming layer 301 is thermally oxidized by the entire thickness. You may use the method of separating by. A silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301 is used as the material of the first insulating film 503 of the auxiliary capacitance 112, and is commonly used as the gate insulating film of the MOS transistor 101. Therefore, it is effective in simplifying the manufacturing process, but optimization processing such as changing the film thickness may be performed as necessary. The thermal oxide film of single crystal silicon is extremely dense and has very few pinholes as compared with the deposition oxide film by the CVD method, and it is easy to form a thin film. Therefore, it is suitable for forming a large capacity in a small area. Is one of the ingredients. Also,
The second insulating film 502 has a first auxiliary capacitance forming material 50 made of the same material as the gate electrode 102 such as polysilicon.
A thermal oxide film obtained by thermally oxidizing the surface of No. 1 is used. further,
In order to further improve reliability, it is effective that the first insulating film 503 and the second insulating film 502 have a multilayer structure with a silicon nitride film.

【0017】図3では画素電極を省略しているが、IT
Oなどの透明材料を用いて画素電極を形成しドレイン線
107と接続する。MOS型トランジスタ101上に
は、保護膜108が形成され、保護膜108上には平坦
化膜を兼ねた透明な接着剤層113を介してガラスなど
の透明基板115が固定されている。図示しないが、M
OS型トランジスタ101の上面あるいは下面または両
面に遮光膜を形成し、MOS型トランジスタ101に対
する入光を防止するような構造をとることが望ましい。
また、図3の例では、第一の補助容量形成材料501と
ゲート電極102の材料とを同一材料とした場合につい
て説明したが、製造プロセスによって、第二の補助容量
形成材料506とゲート電極102の材料とを同一材料
とする場合もあり得る。
Although the pixel electrode is omitted in FIG.
A pixel electrode is formed using a transparent material such as O and connected to the drain line 107. A protective film 108 is formed on the MOS transistor 101, and a transparent substrate 115 such as glass is fixed on the protective film 108 via a transparent adhesive layer 113 that also serves as a flattening film. Although not shown, M
It is desirable to form a light-shielding film on the upper surface, the lower surface, or both surfaces of the OS type transistor 101 so as to prevent light from entering the MOS type transistor 101.
Further, in the example of FIG. 3, the case where the first auxiliary capacitance forming material 501 and the material of the gate electrode 102 are the same material has been described, but the second auxiliary capacitance forming material 506 and the gate electrode 102 may be different depending on the manufacturing process. In some cases, the same material may be used as the above material.

【0018】図4は本発明の光弁用半導体装置の画素領
域の他の実施例を示す模式的断面図である。石英などの
透明絶縁基板201上に一対のソース領域103、ドレ
イン領域104とポリシリコンなどからなるゲート電極
102を有するMOS型トランジスタ101が形成され
ている。ソース領域103およびドレイン領域104に
はアルミニウムなどからなるデータ線105およびドレ
イン線107が接続しており、図示しないが、データ線
105は画素領域周辺に形成された駆動回路部に接続し
ている。また、ドレイン線107はポリシリコンなどの
ゲート電極102と同一材料からなる第一の補助容量形
成材料501に接続している。第一の補助容量形成材料
501とゲート電極102とを同一材料によって形成す
ることは製造プロセスの簡略化に有効であるが、必要に
応じて別個の材料によって形成してもかまわない。第一
の補助容量形成材料501はMOS型トランジスタ10
1が形成された領域と電気的に完全に分離された単結晶
シリコンデバイス形成層301の表面部、側面部を利用
して第一の絶縁膜503を挟んで容量を形成している。
さらに第一の補助容量形成材料501の上部には第二の
絶縁膜502を介してポリシリコンなどからなる第二の
補助容量形成材料506が形成されており、図示しない
が第二の補助容量形成材料506は単結晶シリコンデバ
イス形成層301と同電位になるように接続されてい
る。従って、第一の補助容量形成材料501は下面に第
一の絶縁膜503を介して単結晶シリコンデバイス形成
層301との間に容量を形成し、上面に第二の絶縁膜5
02を介して第二の補助容量形成材料506との間に容
量を形成する形をとり、この上下二つの容量を併せて全
体として補助容量112を形成している。補助容量11
2の一部をを形成している単結晶シリコンデバイス形成
層301をMOS型トランジスタ101が形成された領
域と電気的に完全に分離する理由については、図3に示
した例での説明をもって省略する。補助容量112の第
一の絶縁膜503の材料には単結晶シリコンデバイス形
成層301を熱酸化して得られるシリコン熱酸化膜を用
いている。単結晶シリコンの熱酸化膜の有効性について
も図3に示した例での説明をもって省略する。その他の
部分については、図3と同一の符号を添記することによ
り説明に代える。
FIG. 4 is a schematic sectional view showing another embodiment of the pixel region of the light valve semiconductor device of the present invention. A MOS transistor 101 having a pair of source regions 103, drain regions 104 and a gate electrode 102 made of polysilicon or the like is formed on a transparent insulating substrate 201 such as quartz. A data line 105 and a drain line 107 made of aluminum or the like are connected to the source region 103 and the drain region 104, and although not shown, the data line 105 is connected to a drive circuit portion formed around the pixel region. The drain line 107 is connected to a first auxiliary capacitance forming material 501 made of the same material as the gate electrode 102 such as polysilicon. Forming the first auxiliary capacitance forming material 501 and the gate electrode 102 with the same material is effective in simplifying the manufacturing process, but they may be formed with different materials if necessary. The first auxiliary capacitance forming material 501 is the MOS transistor 10.
A capacitor is formed by sandwiching the first insulating film 503 by utilizing the surface portion and the side surface portion of the single crystal silicon device forming layer 301 which is electrically completely separated from the region where 1 is formed.
Further, a second auxiliary capacitance forming material 506 made of polysilicon or the like is formed on the first auxiliary capacitance forming material 501 via the second insulating film 502, and although not shown, the second auxiliary capacitance forming material 506 is formed. The material 506 is connected so as to have the same potential as the single crystal silicon device formation layer 301. Accordingly, the first auxiliary capacitance forming material 501 forms a capacitance between the lower surface of the first auxiliary capacitance forming material 501 and the single crystal silicon device forming layer 301 via the first insulating film 503, and the upper surface of the second insulating film 5 is formed.
A capacitor is formed between the second capacitor and the second auxiliary capacitor forming material 506 via 02, and the upper and lower capacitors are combined to form the auxiliary capacitor 112 as a whole. Auxiliary capacity 11
The reason why the single crystal silicon device forming layer 301 forming a part of 2 is completely electrically separated from the region where the MOS transistor 101 is formed is omitted in the description of the example shown in FIG. To do. A silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301 is used as a material of the first insulating film 503 of the auxiliary capacitance 112. The effectiveness of the thermal oxide film of single crystal silicon will also be omitted in the description of the example shown in FIG. Other parts will be replaced with the description by adding the same reference numerals as those in FIG.

【0019】図3、図4に示した実施例では、補助容量
112は、第一の補助容量形成材料501の上下面に形
成した二つの容量からなるが、さらに絶縁膜と補助容量
形成材料を積層することにより多数の容量を立体的に形
成することも可能である。図3、図4、の実施例によれ
ば、第一の補助容量形成材料501は下面に第一の絶縁
膜503を介して単結晶シリコンデバイス形成層301
との間に容量を形成し、上面に第二の絶縁膜502を介
して第二の補助容量形成材料506との間に容量を形成
する形をとり、この上下二つの容量を併せて全体として
補助容量112を形成している。これによって、補助容
量112の有効面積を、従来の平面的な構造の場合に比
べて著しく大きくすることができる。さらに、図示しな
いが補助容量112における単結晶シリコンデバイス形
成層301の表面部、側面部などに凹凸を形成して表面
積を増加させることも可能である。
In the embodiment shown in FIGS. 3 and 4, the auxiliary capacitor 112 is composed of two capacitors formed on the upper and lower surfaces of the first auxiliary capacitor forming material 501, and further includes an insulating film and an auxiliary capacitor forming material. It is also possible to three-dimensionally form a large number of capacitors by stacking them. According to the embodiments of FIGS. 3 and 4, the first auxiliary capacitance forming material 501 is formed on the lower surface of the single crystal silicon device forming layer 301 via the first insulating film 503.
And a capacitor is formed between the capacitor and the second auxiliary capacitor forming material 506 via the second insulating film 502 on the upper surface. The auxiliary capacitance 112 is formed. As a result, the effective area of the auxiliary capacitor 112 can be significantly increased as compared with the case of the conventional planar structure. Further, although not shown, it is possible to increase the surface area by forming irregularities on the surface portion, the side surface portion, etc. of the single crystal silicon device forming layer 301 in the auxiliary capacitor 112.

【0020】従って、少ない平面積内で、所定の容量を
確保することができるため、画素の開口率が向上し、実
用的な開口率を確保しながら、より微細な画素サイズの
光弁装置を実現することができる。また、補助容量11
2を形成している単結晶シリコンデバイス形成層301
をMOS型トランジスタ101が形成された領域と電気
的に完全に分離しているので、光照射下においても単結
晶シリコンデバイス形成層301がキャリア発生領域と
なってしまい、MOS型トランジスタ101のリーク電
流増加をひきおこすという不具合を生じることがない。
Therefore, since a predetermined capacity can be secured within a small plane area, the aperture ratio of the pixel is improved, and a light valve device having a finer pixel size is secured while securing a practical aperture ratio. Can be realized. In addition, the auxiliary capacity 11
2. Single crystal silicon device forming layer 301 forming 2
Of the MOS transistor 101 is completely electrically separated from the region where the MOS transistor 101 is formed, the single crystal silicon device forming layer 301 becomes a carrier generation region even under light irradiation, and the leak current of the MOS transistor 101 is reduced. The problem of causing an increase does not occur.

【0021】さらに、図1、図2に示した実施例におい
ては、補助容量112の絶縁膜111の材料には単結晶
シリコンデバイス形成層301を熱酸化して得られるシ
リコン熱酸化膜を用いているため高い信頼性を有し、薄
膜化が容易であり、大きな容量を小さな面積で得ること
ができるため、画素の微細化に有効である。。また、絶
縁膜111をMOS型トランジスタ101のゲート絶縁
膜と共通化し、画素容量形成材料109をゲート電極1
02と同一材料で形成してあるので、製造プロセスの簡
略化に有効である。
Further, in the embodiment shown in FIGS. 1 and 2, a silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301 is used as the material of the insulating film 111 of the auxiliary capacitor 112. Therefore, it has high reliability, thinning is easy, and a large capacitance can be obtained in a small area, which is effective for miniaturization of pixels. . Further, the insulating film 111 is shared with the gate insulating film of the MOS transistor 101, and the pixel capacitance forming material 109 is used as the gate electrode 1.
Since it is formed of the same material as 02, it is effective in simplifying the manufacturing process.

【0022】また、図3、図4に示した実施例において
は、補助容量112の第一の絶縁膜503の材料には単
結晶シリコンデバイス形成層301を熱酸化して得られ
るシリコン熱酸化膜を用いているため高い信頼性を有
し、薄膜化が容易であり、大きな容量を小さな面積で得
ることができるため、画素の微細化に有効である。。ま
た、第一の絶縁膜503をMOS型トランジスタ101
のゲート絶縁膜と共通化し、第一の画素容量形成材料5
01をゲート電極102と同一材料で形成してあるの
で、製造プロセスの簡略化に有効である。
In the embodiment shown in FIGS. 3 and 4, the material of the first insulating film 503 of the auxiliary capacitor 112 is a silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer 301. Since it has high reliability, it can be easily thinned, and a large capacitance can be obtained in a small area, which is effective for miniaturization of pixels. . In addition, the first insulating film 503 is formed on the MOS transistor 101.
Common to the gate insulating film of the first pixel capacitance forming material 5
Since 01 is formed of the same material as the gate electrode 102, it is effective in simplifying the manufacturing process.

【0023】[0023]

【発明の効果】上述したように本発明によれば、画素の
補助容量はMOS型トランジスタが形成された領域と電
気的に完全に分離された単結晶シリコンデバイス形成層
に形成した複数の溝内および単結晶シリコンデバイス形
成層の表面部、側面部を利用して形成されている。これ
によって、補助容量の有効面積を、従来の平面的な構造
の場合に比べて著しく大きくすることができるため、少
ない平面積内で所定の容量を確保することができる。あ
るいは、画素の補は、絶縁膜を介して積層された多層の
補助容量形成材料により形成されている。従って、画素
の開口率が向上し、実用的な開口率を確保しながら、よ
り微細な画素サイズの光弁装置を実現することができ
る。
As described above, according to the present invention, the auxiliary capacitance of the pixel is formed in the plurality of trenches formed in the single crystal silicon device forming layer electrically completely separated from the region where the MOS transistor is formed. And a surface portion and a side surface portion of the single crystal silicon device forming layer. As a result, the effective area of the auxiliary capacitance can be significantly increased as compared with the case of the conventional planar structure, so that the predetermined capacitance can be secured within a small plane area. Alternatively, the supplement of the pixel is formed by a multi-layer auxiliary capacitance forming material laminated via an insulating film. Therefore, the aperture ratio of the pixel is improved, and a light valve device having a finer pixel size can be realized while ensuring a practical aperture ratio.

【0024】また、補助容量を形成している単結晶シリ
コンデバイス形成層をMOS型トランジスタが形成され
た領域と電気的に完全に分離しているので、光照射下に
おいても単結晶シリコンデバイス形成層がキャリア発生
領域となってしまい、MOS型トランジスタのリーク電
流増加をひきおこすという不具合を生じることがない。
さらに、補助容量の絶縁膜の材料には単結晶シリコンデ
バイス形成層を熱酸化して得られるシリコン熱酸化膜を
用いているため高い信頼性を有し、薄膜化が容易であ
り、大きな容量を小さな面積で得ることができるため、
画素の微細化に有効である。。また、補助容量の絶縁膜
をMOS型トランジスタのゲート絶縁膜と共通化し、画
素容量形成材料をゲート電極と同一材料で形成してある
ので、製造プロセスの簡略化に有効である。
Further, since the single crystal silicon device forming layer forming the auxiliary capacitor is electrically completely separated from the region in which the MOS type transistor is formed, the single crystal silicon device forming layer is also exposed to light. Does not become a carrier generation region, which does not cause the problem of increasing the leak current of the MOS transistor.
Furthermore, since a silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer is used as the material of the insulating film of the auxiliary capacitance, it has high reliability, can be easily thinned, and has a large capacitance. Because it can be obtained in a small area,
This is effective for miniaturization of pixels. . Further, since the insulating film of the auxiliary capacitance is shared with the gate insulating film of the MOS transistor and the pixel capacitance forming material is formed of the same material as the gate electrode, it is effective in simplifying the manufacturing process.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の光弁用半導体装置の画素領域の一実施
例を示す模式的断面図である。
FIG. 1 is a schematic cross-sectional view showing an embodiment of a pixel region of a light valve semiconductor device of the present invention.

【図2】本発明の光弁用半導体装置の画素画素領域の他
の実施例を示す模式的断面図である。
FIG. 2 is a schematic cross-sectional view showing another embodiment of the pixel region of the light valve semiconductor device of the present invention.

【図3】本発明の光弁用半導体装置の画素領域の他の実
施例を示す模式的断面図である。
FIG. 3 is a schematic cross-sectional view showing another embodiment of the pixel region of the light valve semiconductor device of the present invention.

【図4】本発明の光弁用半導体装置の画素画素領域の他
の実施例を示す模式的断面図である。
FIG. 4 is a schematic cross-sectional view showing another embodiment of the pixel region of the light valve semiconductor device of the present invention.

【符号の説明】[Explanation of symbols]

101 MOS型トランジスタ 102 ゲート電極 103 ソース領域 104 ドレイン領域 105 データ線 106 中間絶縁膜 107 ドレイン線 108 保護膜 109 補助容量形成材料 110 溝 111 絶縁膜 112 補助容量 113 接着剤層 114 埋め込み絶縁膜 115 透明基板 201 透明絶縁基板 202 第二の中間絶縁膜 203 画素電極 301 単結晶シリコンデバイス形成層 401 コンタクトホール 501 第一の補助容量形成材料 502 第二の絶縁膜 503 第一の絶縁膜 506 第二の補助容量形成材料 101 MOS transistor 102 gate electrode 103 source region 104 drain region 105 data line 106 intermediate insulating film 107 drain line 108 protective film 109 auxiliary capacitance forming material 110 groove 111 insulating film 112 auxiliary capacitance 113 adhesive layer 114 embedded insulating film 115 transparent substrate 201 Transparent Insulating Substrate 202 Second Intermediate Insulating Film 203 Pixel Electrode 301 Single Crystal Silicon Device Forming Layer 401 Contact Hole 501 First Auxiliary Capacitance Forming Material 502 Second Insulating Film 503 First Insulating Film 506 Second Auxiliary Capacitance Forming material

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 単結晶シリコンデバイス形成層上に形成
した駆動回路と画素領域を同一チップ内に内蔵した光弁
用半導体装置において、該画素領域に補助容量を形成し
たことを特徴とする光弁用半導体装置。
1. A light valve semiconductor device having a drive circuit formed on a single crystal silicon device forming layer and a pixel region in the same chip, wherein an auxiliary capacitor is formed in the pixel region. Semiconductor device.
【請求項2】 該単結晶シリコンデバイス形成層に溝を
形成し、該溝の内壁に絶縁膜を、さらに、該絶縁膜上に
補助容量形成材料から成る電極を形成して、該絶縁膜内
に該補助容量を形成したことを特徴とする請求項1記載
の光弁用半導体装置。
2. A groove is formed in the single crystal silicon device forming layer, an insulating film is formed on an inner wall of the groove, and an electrode made of a storage capacitor forming material is formed on the insulating film to form an inside of the insulating film. 2. The semiconductor device for a light valve according to claim 1, wherein the auxiliary capacitance is formed in the.
【請求項3】 該補助容量は補助容量形成材料から成る
電極の上下に絶縁膜を配設した多層構造を有することを
特徴とする請求項1記載の光弁用半導体装置。
3. The semiconductor device for a light valve according to claim 1, wherein the auxiliary capacitance has a multi-layer structure in which insulating films are provided above and below an electrode made of an auxiliary capacitance forming material.
【請求項4】 該画素領域には画素駆動用のMOS型ト
ランジスタが形成され、該補助容量が形成された単結晶
シリコンデバイス形成層と該MOS型トランジスタが形
成された単結晶シリコンデバイス形成層とは電気的に分
離されていることを特徴とする請求項1乃至3記載の光
弁用半導体装置。
4. A single crystal silicon device forming layer in which a MOS transistor for driving a pixel is formed in the pixel region and the auxiliary capacitance is formed, and a single crystal silicon device forming layer in which the MOS transistor is formed. 4. The semiconductor device for a light valve according to claim 1, wherein is electrically isolated.
【請求項5】 該補助容量の絶縁膜の一部または全部
は、該単結晶シリコンデバイス形成層を熱酸化したシリ
コン熱酸化膜であることを特徴とする請求項2乃至3記
載の光弁用半導体装置。
5. The light valve according to claim 2, wherein a part or all of the insulating film of the auxiliary capacitor is a silicon thermal oxide film obtained by thermally oxidizing the single crystal silicon device forming layer. Semiconductor device.
【請求項6】 該補助容量の絶縁膜の一分または全部
は、該MOS型トランジスタのゲート絶縁膜と同一の材
料からなることを特徴とする請求項2乃至3記載の光弁
用半導体装置。
6. The semiconductor device for a light valve according to claim 2, wherein a part or all of the insulating film of the auxiliary capacitance is made of the same material as the gate insulating film of the MOS transistor.
【請求項7】 該補助容量形成材料は、該MOS型トラ
ンジスタのゲート電極と同一の材料から成ることを特徴
とする請求項4記載の光弁用半導体装置。
7. The semiconductor device for a light valve according to claim 4, wherein the auxiliary capacitance forming material is made of the same material as the gate electrode of the MOS transistor.
【請求項8】 該絶縁膜は、単結晶シリコンデバイス形
成層表面を熱酸化して得られた熱酸化膜と窒化シリコン
膜との多層構造から成ることを特徴とする請求項2記載
の光弁用半導体装置。
8. The light valve according to claim 2, wherein the insulating film has a multilayer structure of a thermal oxide film obtained by thermally oxidizing the surface of the single crystal silicon device forming layer and a silicon nitride film. Semiconductor device.
【請求項9】 該補助容量形成材料はポリシリコンから
成り、該補助容量形成材料の下の絶縁膜は、単結晶シリ
コンデバイス形成表面を熱酸化膜して得られたシリコン
熱酸化膜と窒化シリコン膜の多層から成り、該補助容量
形成材料の上の絶縁膜は、該ポリシリコンの表面を熱酸
化して得られたシリコン熱酸化膜と窒化膜との多層膜か
ら成ることを特徴とする請求項2記載の光弁用半導体装
置。
9. The auxiliary capacitance forming material is made of polysilicon, and the insulating film below the auxiliary capacitance forming material is a silicon thermal oxide film and a silicon nitride film obtained by thermally oxidizing the surface of the single crystal silicon device formation. A multi-layered film, wherein the insulating film on the auxiliary capacitance forming material is a multi-layered film of a silicon thermal oxide film and a nitride film obtained by thermally oxidizing the surface of the polysilicon. Item 2. The light valve semiconductor device according to item 2.
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