JPH0729400A - Memory card - Google Patents
Memory cardInfo
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- JPH0729400A JPH0729400A JP5174025A JP17402593A JPH0729400A JP H0729400 A JPH0729400 A JP H0729400A JP 5174025 A JP5174025 A JP 5174025A JP 17402593 A JP17402593 A JP 17402593A JP H0729400 A JPH0729400 A JP H0729400A
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- memory
- line
- memory card
- independent
- test
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- Pending
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリーＩＣを内蔵す
るメモリーカードに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory card containing a memory IC.
【０００２】[0002]
【従来の技術】図４は従来のメモリーカードを示すブロ
ック図である。１はメモリーカドのインターフェイス部
であり、２の各メモリーＩＣのアドレスライン１４、デ
ータライン１５、コントロールライン１６が接続され
る。さらに各メモリーＩＣ２の各信号ラインは、すべて
共通化されインターフェイス部１と接続されている。2. Description of the Related Art FIG. 4 is a block diagram showing a conventional memory card. Reference numeral 1 is an interface section of the memory card, to which the address line 14, data line 15 and control line 16 of each memory IC 2 are connected. Further, all signal lines of each memory IC 2 are made common and connected to the interface section 1.
【０００３】[0003]
【発明が解決しようとする課題】しかし、従来のメモリ
ーカードでは、図４に示すようにアドレスライン１４、
データライン１５、コントロールライン１６が各メモリ
ーＩＣで共通になっているため、メモリーカード内部の
メモリーＩＣ２をテストする場合、各メモリーＩＣ２ご
と、順番に動作テストしなければならないので、テスト
時間が長くかかるという問題点を有していた。特に１チ
ップ当りのメモリーＩＣの大容量化に伴い、１チップご
とのテスト時間もかなり多くかかる傾向にあるため、そ
れを複数個内蔵しているメモリーカードにおいては、製
造コストの削減及び製造納期の短縮のためにも、テスト
時間が長くかかることが大きな課題であった。そこで、
本発明は従来のこのような問題点を解決するため、メモ
リーカードのテスト時間を短縮することを目的とする。However, in the conventional memory card, as shown in FIG.
Since the data line 15 and the control line 16 are common to all the memory ICs, when testing the memory ICs 2 inside the memory card, it is necessary to sequentially perform an operation test for each memory IC 2, so the test time is long. Had the problem. In particular, as the capacity of memory ICs per chip increases, the test time for each chip tends to take considerably longer. Therefore, in the case of a memory card containing a plurality of chips, it is possible to reduce the manufacturing cost and delivery time. Even for shortening, it was a big problem that the test time was long. Therefore,
SUMMARY OF THE INVENTION It is an object of the present invention to reduce the test time of a memory card in order to solve the above-mentioned conventional problems.
【０００４】[0004]
【課題を解決するための手段】本発明は、各メモリーＩ
Ｃの動作テスト時に、各メモリーＩＣの信号ラインを独
立させたことを特徴とする。The present invention is directed to each memory I
It is characterized in that the signal line of each memory IC is made independent during the operation test of C.
【０００５】[0005]
【実施例】以下本発明について、実施例に基づき詳細に
説明する。図１は、本発明の実施例を示すメモリーカー
ドのブロック図である。１は外部機器と接続をとるイン
ターフェイス部、２はメモリーカード内部のメモリーＩ
Ｃである。２の各メモリーＩＣのアドレスライン１４、
データライン１５、コントロールライン１６は、１のイ
ンターフェイス部に接続するアドレスライン１１、デー
タライン１２、コントロールライン１３と１７の断線部
により切り放され、それぞれ独立した状態となってい
る。この状態でメモリーＩＣの動作テストをする場合、
各メモリーＩＣ２の各々の信号ライン（アドレスライン
１４、データライン１５、コントロールライン１６）に
テストパッドを設け、前記テストパッドを通して各メモ
リーＩＣの動作テストをすることにより、各メモリーＩ
Ｃの信号を、各メモリーＩＣごとに取り出すことができ
るため、同時にすべてのメモリーＩＣ２をテストするこ
とができ、テスト時間を短縮することができる。。図１
において、、データライン１５のみがデータライン１２
と独立になっていれば、各メモリーＩＣ２のデータを各
メモリーＩＣごとに取り出しテストすることができるた
め、アドレスライン１１とアドレスライン１４、および
コントロールライン１３とコントロールライン１６は１
７により断線せず共通化しても、同時にすべてのメモリ
ーＩＣ２をテストすることができる。EXAMPLES The present invention will be described in detail below based on examples. FIG. 1 is a block diagram of a memory card showing an embodiment of the present invention. 1 is an interface section for connecting to an external device, 2 is a memory I inside the memory card
It is C. 2, the address line 14 of each memory IC,
The data line 15 and the control line 16 are separated by the address line 11, the data line 12, and the disconnection portions of the control lines 13 and 17 which are connected to one interface section, and are in an independent state. When testing the operation of the memory IC in this state,
A test pad is provided on each signal line (address line 14, data line 15, control line 16) of each memory IC2, and an operation test of each memory IC is performed through the test pad to obtain each memory I.
Since the C signal can be taken out for each memory IC, all the memory ICs 2 can be tested at the same time, and the test time can be shortened. . Figure 1
, Only the data line 15 is the data line 12
, The data of each memory IC 2 can be taken out and tested for each memory IC. Therefore, the address line 11 and the address line 14, and the control line 13 and the control line 16 are 1
Even if they are made common without disconnection by 7, it is possible to test all the memory ICs 2 at the same time.
【０００６】また、各メモリーＩＣ２の動作テスト後、
断線部１７はジャンパー抵抗等により接続され、各信号
ライン（アドレスライン１１とアドレスライン１４、デ
ータライン１２とデータライン１５、コントロールライ
ン１３とコントロールライン１６）は共通化され、正常
に機能するメモリーカードとなる。After the operation test of each memory IC2,
The disconnection portion 17 is connected by a jumper resistor or the like, and each signal line (address line 11 and address line 14, data line 12 and data line 15, control line 13 and control line 16) is shared, and the memory card functions normally. Becomes
【０００７】図２は、本発明の他の実施例を示すブロッ
ク図である。FIG. 2 is a block diagram showing another embodiment of the present invention.
【０００８】３はゲートアレイであり、１のインターフ
ェイス部からの信号４を受け、ゲートアレイ３につなが
っている各メモリーＩＣ２を動作させる。各メモリーＩ
Ｃのアドレスライン２１、データライン２２、コントロ
ールライン２３は、各々独立してゲートアレイ３につな
げられている。各メモリーＩＣの動作テストをする場合
各々の独立した信号ライン（アドレスライン２１、デー
タライン２２、コントロールライン２３）にテストパッ
ドを設け、前記テストパッドを通して各メモリーＩＣの
動作テストをすることにより、各メモリーＩＣの信号
を、各メモリーＩＣごとに取り出すことができるため、
同時にすべてのメモリーＩＣ２をテストすることがで
き、テスト時間を短縮することができる。図２におい
て、データライン２２のみが独立になっていれば、各メ
モリーＩＣ２のデータを各メモリーＩＣごとに取り出し
テストすることができるため、図３のごとく、アドレス
ライン２１およびコントロールライン２３を共通化して
も、同時にすべてのメモリーＩＣ２をテストすることが
できる。A gate array 3 receives a signal 4 from the interface section 1 and operates each memory IC 2 connected to the gate array 3. Each memory I
The address line 21, the data line 22, and the control line 23 of C are independently connected to the gate array 3. When performing an operation test of each memory IC, a test pad is provided on each independent signal line (address line 21, data line 22, control line 23), and an operation test of each memory IC is performed through the test pad, Since the signal of the memory IC can be taken out for each memory IC,
All the memory ICs 2 can be tested at the same time, and the test time can be shortened. In FIG. 2, if only the data line 22 is independent, the data of each memory IC 2 can be taken out and tested for each memory IC. Therefore, as shown in FIG. 3, the address line 21 and the control line 23 are made common. However, all the memory ICs 2 can be tested at the same time.
【０００９】また、この実施例の場合、インターフェイ
ス部１と各メモリーＩＣは、ゲートアレイを介して接続
されているため、前述の実施例で述べた断線部１７は必
要なくゲートアレイ内部で処理することができる。Further, in the case of this embodiment, since the interface section 1 and each memory IC are connected through the gate array, the disconnection section 17 described in the above-mentioned embodiment is not necessary and processing is performed inside the gate array. be able to.
【００１０】[0010]
【発明の効果】本発明は、各メモリーＩＣの動作テスト
時に、各メモリーＩＣの信号ラインを独立させたので、
複数個のメモリーＩＣを同時にテストすることができ、
テスト時間を大幅に短縮することができる。According to the present invention, the signal line of each memory IC is made independent during the operation test of each memory IC.
Can test multiple memory ICs at the same time,
The test time can be greatly reduced.
【図１】本発明の実施例を示すメモリーカードのブロッ
ク図。FIG. 1 is a block diagram of a memory card showing an embodiment of the present invention.
【図２】本発明の別の実施例を示すメモリーカードのブ
ロック図。FIG. 2 is a block diagram of a memory card showing another embodiment of the present invention.
【図３】図２において信号ラインの一部を共通にした場
合のブロック図。FIG. 3 is a block diagram when a part of the signal lines in FIG. 2 are made common.
【図４】従来の実施例を示すメモリーカードのブロック
図。FIG. 4 is a block diagram of a memory card showing a conventional embodiment.
１ インターフェイス部 １１ インターフェイス部のアドレスライン １２ インターフェイス部のデータライン １３ インターフェイス部のコントロールライン １４ メモリーＩＣのアドレスライン １５ メモリーＩＣのデータライン １６ メモリーＩＣのコントロールライン １７ 断線部 ２ メモリーＩＣ ２１ メモリーＩＣとゲートアレイ間のアドレスライン ２２ メモリーＩＣとゲートアレイ間のデータライン ２３ メモリーＩＣとゲートアレイ間のコントロールラ
イン ３ ゲートアレイ ４ インターフェイス部とゲートアレイ間の信号1 interface section 11 address line of interface section 12 data line of interface section 13 control line of interface section 14 address line of memory IC 15 data line of memory IC 16 control line of memory IC 17 disconnection section 2 memory IC 21 memory IC and gate Address line between arrays 22 Data line between memory IC and gate array 23 Control line between memory IC and gate array 3 Gate array 4 Signal between interface section and gate array
Claims (7)
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているすべての信号ラインを各メモリー
ＩＣごとに独立させ、各メモリーＩＣのテスト後、独立
させた信号ラインを共通化したことを特徴とするメモリ
ーカード。1. A memory card comprising at least a plurality of memory IC groups, wherein part or all of the signal lines of each memory IC are shared, and all the shared signal lines are stored in each memory. A memory card in which each IC is made independent, and after the test of each memory IC, the signal lines made independent are made common.
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているコントロールライン及びデータラ
インを各メモリーＩＣごとに独立させ、各メモリーＩＣ
のテスト後、独立させたコントロールライン及びデータ
ラインを共通化したことを特徴とするメモリーカード。2. In a memory card which is composed of at least a plurality of memory IC groups and in which some or all of the signal lines of each memory IC are shared, each shared control line and data line is provided. Each memory IC is independent and each memory IC
After the test, the memory card is characterized by sharing the independent control line and data line.
構成され、さらに各メモリーＩＣの信号ラインの一部も
しくは全部が共通化されているメモリーカードにおい
て、共通化されているデータラインのみを各メモリーＩ
Ｃごとに独立させ各メモリーＩＣのテスト後、独立させ
たデータラインを共通化したことを特徴とするメモリー
カード。3. In a memory card comprising at least a plurality of memory IC groups, and a part or all of the signal lines of each memory IC are shared, only the shared data line is stored in each memory I.
A memory card in which each C has an independent data line after testing each memory IC.
際に、ジャンパー抵抗を使用したことを特徴とする請求
項１及び請求項２及び請求項項３記載のメモリーカー
ド。4. The memory card according to claim 1, wherein a jumper resistor is used when the independent signal lines are shared.
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐすべての信号ラインを独立
させたことを特徴とするメモリーカード。5. A memory card comprising at least a logic IC and a plurality of memory IC groups, wherein the logic I
A memory card characterized by making all signal lines connecting C and each memory IC independent.
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐデ−タライン及びコントロ
ールラインを独立させたことを特徴とするメモリーカー
ド。6. A memory card comprising at least a logic IC and a plurality of memory IC groups, wherein a logic I
A memory card characterized by having independent data lines and control lines that connect C and each memory IC.
ＩＣ群から構成されるメモリーカードにおいて、論理Ｉ
Ｃと各メモリーＩＣをつなぐデ−タラインのみを独立さ
せたことを特徴とするメモリーカード。7. A memory card comprising at least a logic IC and a plurality of memory IC groups, wherein a logic I
A memory card characterized in that only the data line connecting C and each memory IC is independent.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174025A JPH0729400A (en) | 1993-07-14 | 1993-07-14 | Memory card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174025A JPH0729400A (en) | 1993-07-14 | 1993-07-14 | Memory card |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729400A true JPH0729400A (en) | 1995-01-31 |
Family
ID=15971324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174025A Pending JPH0729400A (en) | 1993-07-14 | 1993-07-14 | Memory card |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729400A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044807A (en) * | 2001-07-30 | 2003-02-14 | Toppan Printing Co Ltd | Non-contact ic card, inlet for non-contact ic card, and method for inspecting the same |
-
1993
- 1993-07-14 JP JP5174025A patent/JPH0729400A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044807A (en) * | 2001-07-30 | 2003-02-14 | Toppan Printing Co Ltd | Non-contact ic card, inlet for non-contact ic card, and method for inspecting the same |
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