JPH07282127A - プログラマブル論理デバイス用配線経路構成法 - Google Patents

Abstract

(57)【要約】 【目的】 容量と漏洩電流の問題点を克服したユーザ・
プログラマブル電子集積回路配線経路構成法を提供す
る。 【構成】 複数の導体（２０〜２４、トラック０〜２）
と複数の論理モジュール（１２〜１８）を含む電子回路
配線構成法において、アンチヒューズは、前記導体を相
互にかつ前記論理モジュールを接続する。選択した導体
は、少なくとも２つの導体セグメント、即ち第１セグメ
ント６７と第２セグメント６９に分離する。第１セグメ
ントの多数の潜在的アンチヒューズ位置（３２、３４、
３６、３８）にアンチヒューズを配置したとすれば、第
２セグメントのアンチヒューズが第２セグメントの全漏
洩容量に寄与するよりも大きな割合で第１セグメントの
全漏洩容量に寄与する。第１セグメントのアンチヒュー
ズは、プログラミング性に悪影響を与えずに漏洩電流と
容量を最適に低減するように選択的に間引かれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に集積回路技術に
関し、より詳細には、フィールド・プログラマブル・ゲ
ート・アレー（Feild Programmabel Gate Array ）、プ
ログラマブル論理デバイスなど集積回路の配線経路構成
法（routing architecture）に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】集積電
子回路は、全て製造段階の工程中でセットされた内部結
線を用いて作られているのが普通である。しかしなが
ら、電子回路を作るために必要なツールが巨額となるだ
けでなく、回路設計と開発費用も巨額となるため、新型
の集積回路が集積回路市場に現れている。これらの回路
は、回路内部のプログラム可能な一連のリンクを使用し
てユーザがプログラミングできるため、ユーザ・プログ
ラマブル回路と呼ばれている。プログラマブル・リンク
は、完全につくられかつパッケージされた集積回路デバ
イス内の電子ノードを選択して、ユーザが切断したり接
続したりする電気的接続（electrical interconnects）
のことである。これらの相互接続はプログラミングによ
ってできあがるが、このプログラムは選択した電子ノー
ドを動作可能にしたり動作不能にしたりして、その集積
回路が希望する機能あるいはユーザが希望する１組の機
能を実行できるようにする。

【０００３】プログラマブル・リンクの１形式であるア
ンチヒューズ・リンク（antifuse link ）は、２つまた
はそれ以上のコネクタの間に短絡抵抗あるいは（たとえ
ば１キロオーム以下の）低抵抗のリンクを生成する。ア
ンチヒューズ・リンクまたは簡潔にアンチヒューズは、
２つの導体あるいは半導体の要素で構成されていうるの
が普通であり、これらの要素の間には、ある種の誘電体
あるいは絶縁用材料がある。プログラメング中に、導電
要素間で選択された点の誘電体は、所定のプログラミン
グ電圧を選択したアンチヒューズの導電要素に印加する
ことにより発生する電流で破壊する。このことが、導電
要素あるいは半導電要素を電気的に接続すことになる。

【０００４】使用されないアンチヒューズの有害な容量
や漏洩電流は、アンチヒューズを使用したユーザ・プロ
グラマブル集積回路において生ずる問題点である。つま
り、プログラミングされないときのアンチヒューズは通
常ではオープンデバイスであるが、アンチヒューズには
コネクタ間に付随する漏洩電流があり、コネクタ間に若
干の容量が生じる。いくつかのアンチヒューズは、プロ
グラミングされない状態のとき異なる特性を持ってい
る。たとえば、あるアンチヒューズは（たとえば、１ピ
コファラッドの範囲の）低容量であり、他のアンチヒュ
ーズは（たとえば、８ピコファラッドの範囲の）かなり
大容量である。一方、あるアンチヒューズは、他のアン
チヒューズの漏洩電流より（たとえば、３０ナノアンペ
アに対して１ナノアンペアと）低いレベルの漏洩電流で
ある。しかしながら、すべてのアンチヒューズは漏洩電
流と容量を有しており、これらの漏洩電流と容量が、ア
ンチヒューズを使用したユーザ・プログラマブル集積回
路の動作に悪影響を及ぼすのである。

【０００５】したがって、既存の配線経路構成法に内在
する容量と漏洩電流の問題点を克服するため、アンチヒ
ューズを使用したユーザ・プログラマブル集積回路に対
する配線経路構成法を改善する必要性がある。

【０００６】しがたって、本発明は、フィールド・プロ
グラマブル・ゲート・アレー（ＦＰＧＡ）などのプログ
ラマブル論理デバイスに対して、先行技術による集積電
子回路配線経路構成法に付随する不具合および制限事項
を克服あるいは低減する改善された配線経路構成法を提
供する。

【０００７】

【課題を解決する手段】本発明の一側面は、低漏洩電流
と低容量であると共に、複数の設計された導体と複数の
設計された機能回路ブロックを備えたユーザ・プログラ
マブル集積回路の設計を含む集積電子回路配線経路構成
法である。本配線経路構成法では、複数のユーザ・プロ
グラマブル・アンチヒューズ要素が複数の導体と複数の
機能回路ブロックに接続している。複数のユーザ・プロ
グラマブル・アンチヒューズ要素は、複数の導体を相互
に接続しかつ複数の機能回路ブロックに接続している。
複数の導体は、ユーザ・プログラマブル・アンチヒュー
ズ要素の関連導体を有し、第１のグループおよび第２の
グループを含む少なくとも２つのグループに分離され
る。アンチヒューズ要素の第１のグループには、充分に
多数のユーザ・プログラマブル・アンチヒューズ要素が
含まれているので、ユーザ・プログラマブル・アンチヒ
ューズ要素の関連導体は、該アンチヒューズ要素の第２
のグループの関連導体が、第２のグループの全漏洩電流
および容量に対して寄与するよりも多い部分を、第１の
グループの全漏洩電流および全容量に対して寄与する。
第１のグループに付随するアンチヒューズ要素は、第１
のグループの漏洩電流と容量を最適に低減するためにグ
ループから選択的に間引かれる（depopulated ）ことに
より、その電子回路の漏洩電流と容量を低減するが、ユ
ーザ・プログラマブル集積回路のプログラミング性（pr
ogrammability ）の低下は最小である。

【０００８】本発明の技術上の利点は、集積回路の特定
のゲート密度が最適になるように各種の長さのセグメン
ト上のアンチヒューズの数を減少していることである。
本発明の概念を使用するアンチヒューズを備えた集積電
子回路では、信号伝搬遅延時間が短縮し、さらにＣＭＯ
Ｓの尖頭電流および平均電流が減少したことを経験して
いる。このことは、電流ｉが次の関係を持つ事実に基づ
いている。則ち、ｉ＝ｆｃｖ、であり、ここにｉ＝電
流、ｆ＝周波数、ｃ＝容量、ｖ＝電圧であり、その両端
に直流電圧が印加されているアンチヒューズの静止漏洩
電流（quiescentleakage currents）が減少する。

【０００９】本発明の他の技術的利点は、関連集積回路
のコストあるいは集積回路の設計の費用を増加すること
なく、漏洩電流を低減し全体の容量を低減していること
である。

【００１０】本発明のさらに別の技術的利点は、プログ
ラマブル回路の融通性をそれほど損なうことなく、本発
明の概念を取り入れた集積電子回路の漏洩電流と全体の
容量を低減していることである。

【００１１】

【実施例】本発明とその使用形態および利点は、以下に
述べる本発明の分かりやすい実施例の説明を添付の図面
と共に読みかつ参照することにより、最も良く理解され
るであろう。

【００１２】本発明の分かりやすい実施例を最も良く理
解できるのは、図面を参照することであるが、図面中同
じ参照番号は、各種図面の同じかつ対応する部分に使用
されている。

【００１３】図１は、ユーザ・プログラマブル集積回路
１０を示しているが、集積回路１０には、たとえば、参
照番号１２の論理モジュール０（ＬＭ０）、１４のＬＭ
１、１６のＬＭ２および１８のＬＭ３が含まれている。
ＬＭ０からＬＭ３のそれぞれに接続しているのは入力ピ
ン、即ち参照番号がそれぞれ２０、２２、２４の入力ピ
ンＡ、Ｂ、Ｃの形をとる導体であり、入力ピンＡ、Ｂ、
Ｃは、トラック即ち参照番号が２６のトラック０、２８
のトラック１および３０のトラック２の形をとる別の導
体に接続できる。アンチヒューズ、即ちトラック０を入
力ピンＡに接続するアンチヒューズ３２、トラック１４
入力ピンＢに接続するアンチヒューズ３４およびトラッ
ク２を入力ピンＣに接続するアンチヒューズ３６は集積
回路の中にある。したがって、集積回路１０が示すよう
に、トラック１とピンＡの交差点３８のような接続があ
ってもよいが、アンチヒューズは現れていない。したが
って入力ピンＡとトラック１との間の接続は、この構成
では起こりえない。そのかわり、アンチヒューズ３４
は、唯一のアンチヒューズ・リンクとしてトラック１を
入力ピンＢに接続する。さらに、別のユーザ・プログラ
マブル・アンチヒューズは、その集積回路に接続する外
部ボンディング・パッドと通信するため、少なくとも１
つの入出力機能回路に接続することができる。

【００１４】本実施例の創造的概念は、いろいろな長さ
のセグメント上のアンチヒューズの数を減少する方法論
にある。したがって、本発明の実施例を使用する方法
は、セグメントの長さに従って、あるいはそのデバイス
の特定のゲート密度に対して最適な量に従って、そのセ
グメントからアンチヒューズを除去するのである。たと
えば、フィールド・プログラマブル・ゲート・アレー
（ＦＰＧＡ）のゲート密度を選択することができる。そ
の反対に、アンチヒューズを最適に間引く（depopulat
e）という別の方法もある。

【００１５】最適数のアンチヒューズを間引く方法が決
定すると、完成してパッケージされた集積回路に対して
ユーザが持っているマクロライブラリを検討することが
有用になる。しかし、重要なことは、最も共通なマクロ
を処理するためにセグメントは適正な数のアンチヒュー
ズが組込まれて（populated ）いるということである。

【００１６】本実施例は、短いトラックから同数のアン
チヒューズの接続を除去することに比べると、最小の融
通性が損なわれるだけで長いトラックからアンチヒュー
ズを削減することができるという観測結果を利用してい
る。したがって、長いトラックからアンチヒューズを除
去することは、長いトラックの融通性を適当に保持でき
るので、アンチヒューズを使用した集積回路の融通性も
適当に保持できることになる。

【００１７】短いセグメントに対して長いセグメントを
定義する場合、アンチヒューズがそのセグメントの全漏
洩電流と全容量に寄与することを、漏洩電流と容量に基
づいて区別することが可能である。図１のユーザ・プロ
グラマブル集積回路１０は、等価な論理モジュール構成
と導体構成を備えた既存のユーザ・プログラマブル回路
に比較して、一般により低い漏洩電流と減少した容量と
共に、効果的な接続能力を備えている。本実施例によれ
ば、ユーザ・プログラマブル集積回路１０を設計する配
線経路構成法は、トラック０、トラック１およびトラッ
ク２などの導体の回路レイアウトを、少なくとも２つの
グループの導体に分離するようになっている。第１のグ
ループは充分に多数のアンチヒューズ要素を備えている
ので、このアンチヒューズ要素は、第２のグループに付
随するアンチヒューズ要素が、第２のグループの全漏洩
電流および全容量に対して寄与するよりも大きな割合
で、第１のグループの全漏洩電流および全容量に対して
寄与する。これらの違いにより、本配線経路構成法は、
第１のグループアンチヒューズから選択したアンチヒュ
ーズを間引くことを熟考している。選択したアンチヒュ
ーズは、第１のグループの全漏洩電流と全容量を最適に
低減しながら、そのユーザ・プログラマブル集積回路の
プログラミング性の低下を最小にするように選択され
る。

【００１８】以下の例は、アンチヒューズを備えたユー
ザ・プログラマブル集積回路の容量と漏洩電流を計算す
る一方法を示している。これらの計算により、セグメン
トを複数のグループに集めることが可能であり、そのグ
ループに対して選択的にアンチヒューズを間引くことに
より漏洩電流と容量を大幅に減少できるのである。この
形式の相違点により、選択的にアンチヒューズを間引く
ことで達成できた全漏洩電流と全容量の減少を計算でき
るのである。

【００１９】この計算は、セグメントの容量と関連する
漏洩電流を解析することから始まる。セグメントの容量
は次に示す式を使用して計算できる。

【数１】 セグメント容量＝ ［Ｃ_metal ＊長さ］＋［Ｃ_antifuse＊数_antifuse」＋Ｃ_junction （１） 特定のパラメータの値を使用した例は、アンチヒューズ
をそこから間引く導体のグループの間で区別する概念を
理解するときの助けになる。次に示すパラメータの値を
使って容量を計算すると、次の値になる。 Ｃ_metal ＝０．３ｆＦ／μｍ 長さ ＝２００μｍ （論理モジュールの幅ある
いは高さあたり） Ｃ_antifuse ＝５ｆＦ／アンチヒューズ 数_antifuse ＝１６ （論理モジュールあたり） Ｃ_junction ＝１００ｆＦ（分割用トランジスタ(segme
ntation transistor）とプログラミング用トランジスタ
を含む） セグメント容量＝（０．３ｆＦ／μｍ＊２００μｍ）＋
（５ｆＦ）＊（１６アンチヒューズ）＋１００ｆＦ＝２
４０ｆＦ 一般に、各種の間引き構成は以下のようになる。

【数２】 Ｃ_TOTAL ＝全回路容量＝（他の容量＋Ｃ_antifuse） （２）

【数３】 Ｃ_full ＝全アンチヒューズが組込まれた回路容量 ＝（１００＋６０ｆＦ／論理モジュール幅）＋ ８０ｆＦ／論理モジュール幅 （３）

【数４】 Ｃ_half ＝全アンチヒューズレベルの２分の１が組込まれた アンチヒューズのある回路容量 ＝（１００＋６０ｆＦ／論理モジュール幅＋ ４０ｆＦ／論理モジュール幅） （４）

【数５】 Ｃ_quarter ＝全アンチヒューズレベルの４分の１だけが組込まれた アンチヒューズのある回路容量 ＝（１００＋６０ｆＦ／論理モジュール幅）＋ ２０ｆＦ／論理モジュール幅 （５）

【００２０】下の表１はいろいろな長さのトラックに付
随する容量のサンプルを示す。

【表１】

【００２１】複数のラインと交差するセグメントの場合
に関する別の例を示す。この関係は次の形式をとる。

【数６】 Ｃ_total ＝（１００＋６０Ｗ）＋［８０Ｗ＊（間引き係数）］ （６） ここに、Ｗ＝１つのセグメントが交差する線の数であ
る。したがって、本実施例は、４から８論理モジュール
長のセグメントを５０％間引くことにより全体負荷の２
５％ほどを削減している。本発明者は２８論理モジュー
ル長のセグメントを７５％間引くことにより全体負荷の
４０％の削減に成功している。更に別の例を挙げると、 Ｃ_metal ＝０．３ｆＦ／μｍ 長さ ＝２００μｍ Ｃ_antifuse ＝１ｆＦ／アンチヒューズ 数_antifuse ＝１６ アンチヒューズ Ｃ_junction ＝１００ｆＦ の場合、

【数７】 Ｃ_total ＝（他の容量）＋Ｃ_antifuse （７）

【数８】 Ｃ_full＝（１００＋６０ｆＦ／論理モジュール幅）＋１６ｆＦ （８）

【数９】 Ｃ_half ＝（１００＋６０ｆＦ／論理モジュール幅）＋８ｆＦ （９）

【数１０】 Ｃ_quarter ＝（１００＋６０ｆＦ／論理モジュール幅）＋２ｆＦ （１０）

【００２２】表２は、式（７）から式（１０）を使用し
て、変化する長さのトラックに対する容量値のサンプル
を引き出している。これによって、容量における間引き
の効果を示すことができる。

【表２】

【００２３】一般に、Ｗ本のラインを交差するセグメン
トに関して、

【数１１】 Ｃ_total ＝（１００＋６０Ｗ）＋［１６Ｗ＊（間引き係数）」 （１１）

【００２４】この例は、もしわずか１フェムトファラッ
ド（ｆＦ）のアンチヒューズを技術的に生産することが
できるならば、アンチヒューズの間引きにより性能が改
善されるということは疑わしいことを示している。本例
が示すように、５０％間引いたとしても、全体の負荷の
削減は５％から１０％にしかならないのである。

【００２５】選択的な間引きが有効なセグメントの間を
適切に区別するときと同様、適正な量の間引きを決定す
る場合、アンチヒューズに欠点のある（たとえばアモル
ファス・シリコンα−Ｓｉのような）ある種の材料は理
想的な絶縁物ではない。信号の配線経路構成の可能性
（routability ）あるいはプログラミングに許容不能な
低下を伴わなければ、漏洩電流を低減するのに選択的な
間引きを採用してもよい。漏洩電流が、１２５℃、５ボ
ルトでアンチヒューズ当たり５０ナノアナペアでありか
つそれがすべて無欠点のＣＭＯＳ内のα−Ｓｉアンチヒ
ューズのためであるとすれば、漏洩電流に対する間引き
の効果を研究するために表３の値を計算することができ
る。表３において、パラメータＮＴはトラック数を示
し、ＳＬはセグメント長を意味し、ＮＡはアンチヒュー
ズの数を意味し、ＡＬはアンチヒューズの漏洩電流を意
味している。複数のトラックと交差するセグメントに関
して、全容量を示す式は次の形をとる。即ち、

【数１２】 Ｃ_TOTAL ＝（１００＋６０Ｗ）＋１６Ｗ＊（間引き係数） （１２）

【００２６】４０トラック×５８論理モジュール幅＝２
３２０潜在的セグメント／チャネルとなる。したがっ
て、水平方向配線経路構成のトラックを間引くためにこ
の方式を使用すると、漏洩電流は５０％低減する。容量
と漏洩電流を解析したこの例から、この代表的な技術に
対する好適実施例は、５〜９論理モジュール幅のセグメ
ントの５０％を、１０〜２０論理モジュール幅のセグメ
ントの７５％を間引くことである。この解析を通じて、
誰でもその人専用の技術のパラメータ特性を容易に採用
して、本技術に良く適合する実施例を素早く引き出すこ
とがきるであろう。

【表３】

【００２７】本発明には、多数の創造的な概念を実現す
る広範囲な構成の用途がある。したがって、図２は別の
実施例を示しているが、この実施例は、１組の分割用ト
ランジスタを介して、集積回路の選択的にアンチヒュー
ズを間引いた長いセグメントを高密度でアンチヒューズ
を組み込んだセグメントに隣接させている。選択的に間
引いた集積回路４０を参照すると、分割用トランジスタ
／アンチヒューズを介して、全数あるいは高密度でアン
チヒューズが組込まれたセグメント４４に隣接する選択
的に間引いた長いセグメント４２がある。選択的に間引
いた長いセグメント４２には、たとえば、論理モジュー
ルＬＭ０からＬＭ６が含まれている。各論理モジュール
ＬＭ０からＬＭ６に対して、３個の入力ピンＡ、Ｂおよ
びＣがトラック０、トラック１およびトラック２につな
がっている。トラック０のセグメント４３、トラック１
のセグメント４５およびトラック２のセグメント４７の
それぞれに対して、分割用トランジスタ４８、４９、５
０がそれぞれ短いセグメントトラック５２、５４、５６
に接続している。またＬＭ７もセグメント５２でトラッ
ク０に、セグメント５４でトラック１に、セグメント５
６でトラック２に交差する入力ピンＡ、Ｂ、Ｃを備えて
いる。疎に組込まれた（sparsely populated）アンチヒ
ューズを備えることとは反対に、短いセグメント４４に
は、短いセグメント５２、５４、５６に対する入力ピン
Ａ、Ｂ、Ｃのそれぞれにアンチヒューズが含まれてい
る。結果として短いセグメントに対して総計９個のアン
チヒューズがあることになる。

【００２８】しかし、分割用ヒューズ４６の効果的な特
徴は、短いセグメント４４を長いセグメント４２に隣接
させることが必要なときに限り、高密度で組込まれたセ
グメント４４が、疎に組込まれた長いセグメント４２に
接続するということである。結果として、たとえば、ト
ラック０は、トランジスタ４８に電気的に並列な分割用
アンチヒューズをプログラミングすることによってトラ
ック０のセグメント５２にジャンパーできる。一方、分
割用トランジスタ４９は、トラック１のセグメント４５
とセグメント５４との間をオープンにしておくことがで
きるので、セグメント５４の高密度アンチヒューズ部分
の単位長あたり大きな漏洩電流と容量によって、長いセ
グメント４２の動作が影響を受けることはない。

【００２９】図３は、本発明のさらに進んだ実施例を示
しているが、この実施例には同じトラックのセグメント
の空間的に分散配置された点あるいは互い違いになった
分割用の点が含まれている。このような形式の互い違い
の配列をすると、ユーザ・プログラマブル集積回路６０
の配線経路構成の可能性が改善する。したがって、互い
違いに配列されたユーザ・プログラマブル集積回路６０
には、論理モジュールＬＭ０からＬＭ５が含まれてお
り、各論理モジュールには、付随する入力ピンＡ、Ｂ、
Ｃが備えられている。ユーザ・プログラマブル集積回路
６０の中にはトランジスタ６２、６４、６６、６８、７
０、７２などの分割用トランジスタがある。この分割用
トランジスタは、ユーザ・プログラマブル集積回路６０
の別の点に配置することもできる。したがって、図２の
分割用トランジスタが整列されている代わりに、図３の
分割用トランジスタは、各種トラックに沿った異なる点
に配置されている。この結果として、ユーザ・プログラ
マブル集積回路６０あるいは図１の同じようなユーザ・
プログラマブル集積回路１０の配線経路構成の可能性は
一般に改善される。

【００３０】図４は、異なる長さを持つ長いセグメント
のさらに別の例を示している。図１から図７の回路図
は、本発明を説明するため非常に簡潔な３入力論理モジ
ュールを示している。注意されたいことは、アンチヒュ
ーズを使用したＦＰＧＡ配線経路構成法における論理モ
ジュールは６から１０あるいはもっと多くの入力を備え
ているのが普通だということである。したがって、実際
の場合は、疎に組込まれたセグメントは、１つ以上の潜
在的に組込まれた入力アンチヒューズ位置（potential
populated input antifuse location ）を備えることが
できる。このような場合、回路設計者は、マクロライブ
ラリおよびマクロ利用度の関連統計からの情報を利用し
て、どの論理モジュールの入力が最も頻繁に組み込まれ
るか、あるいはその反対に、どの論理モジュールの入力
が最も頻繁に間引かれるかを決定することができる。そ
れと同時に、設計者は間引くことによって配線経路構成
の可能性の低下を最小にすることを検討しなければなら
ない。

【００３１】図４のユーザ・プログラマブル集積回路８
０は、いろいろな長さの高密度セグメントを示してい
る。したがって、高密度セグメント８２はトラック０に
現れ、分割用トランジスタ８４を介してトラック０の部
分８６につながる。同様に分割用トランジスタ８８はト
ラック１の部分９０を短い高密度セグメント９２から分
離する。トラック０の疎に組込まれたセグメント８６と
トラック１の疎に組込まれたセグメント９０とは異なる
長さを持っていることに注意されたい。同じことは高密
度で組込まれたセグメント８２と高密度で組込まれたセ
グメント９２とに対してもあてはまる。同様な方法で、
分割用トランジスタ９４、９６はトラック３を３つのセ
グメントに分離する。つまりセグメント９８、１００の
２つのセグメントは疎に組込まれており、一方短くて高
密度で組込まれたセグメントは分割用トランジスタ９
４、９６によって分離されている。

【００３２】図５は、図４のユーザ・プログラマブル集
積回路と同じユーザ・プログラマブル集積回路１１０を
示しており、疎に組込まれたセグメントに組み込まれる
論理モジュールの入力を分散する必要性を示している。
したがって、分割用トランジスタ１１４は、疎に組込ま
れたセグメント１１２を高密度で組込まれたセグメント
１１６から分離する。同様に、分割用トランジスタ１２
２、１２４はそれぞれ疎に組込まれたセグメント１１
８、１２０を短くて高密度で組込まれたセグメント１２
６から分離する。また、分割用トランジスタ１２８、１
３０はそれぞれ、選択的に間引かれたセグメント１３
２、１３４を高密度で組込まれた短いセグメント１３６
から分離する。

【００３３】したがって、ユーザ・プログラマブル集積
回路１１０は、疎セグメントが２つの異なる機能入力に
アクセスできるようにするという希望する効果を達成し
ている。このことは、（たとえば、マルチプレクサを使
用した論理モジュールなど）非同期の入力機能を備えた
論理モジュールを使用する配線経路構成法にとっては重
要なことである。たとえば、２入力ＮＡＮＤゲートを実
行する論理モジュールだとすれば、この論理モジュール
の入力は、入力ピンＡ、Ｃでは希望する結果が得られな
いような論理モジュールの入力ピンＢ、Ｃであることが
要求される。組込まれた入力をセグメントの周囲にシフ
トすると、配置付けツール（placementtool）によりマ
クロ手続き（macro instance）が経路付け可能な位置に
シフトされる。

【００３４】図６には、さらに進んだユーザ・プログラ
マブル集積回路１４０の実施例が示されている。ユーザ
・プログラマブル集積回路１４０には、トラック０の分
割用トランジスタ１４２、トラック１の分割用トランジ
スタ１４４、トラック２の分割用トランジスタ１４６が
含まれている。図６の実施例は、個々のセグメントの内
部の可変数のアンチヒューズを間引く概念を示してい
る。図６のユーザ・プログラマブル集積回路１４０が実
現している概念の１つは、アンチヒューズの数と、それ
に伴う寄生漏洩電流と寄生容量の特性値を大幅に削減し
ながら、配線経路構成の可能性を増加させるという考え
である。ユーザ・プログラマブル集積回路１４０では、
セグメントは、たとえば、ＬＭ０、ＬＭ８、ＬＭ９はト
ラック０接続されているので、ＬＭ０などの駆動ノード
（driving node）とＬＭ８あるいはＬＭ９などのあて先
点（destination point ）との間のかなりの距離を横断
することができる。

【００３５】ユーザ・プログラマブル集積回路１４０の
トラック０が示すように、ＬＭ０あるいはＬＭ１とＬＭ
８あるいはＬＭ９との間では、信号は非常に稀に要求さ
れるだけである。したがって、この距離は選択的に間引
きされる。セグメントの両端付近のアンチヒューズの組
込み密度（density of the antifuse population）を増
やせば、セグメントの信号が要求された論理モジュール
に対して使用可能であるという確率は増大する。また、
このことは、長くて疎のセグメントに接続されている、
短くて高密度セグメントを必要とする頻度を減少させる
かもしれない。

【００３６】図７には、本発明のいくつかの創造的概念
の組合わせが示されている。たとえば、図７には、長い
セグメント１５４の高密度で組込まれた部分に接続して
いる長いトラック０の分割用トランジスタ１５２が含ま
れている。これらの高密度で組込まれた部分はＬＭ０と
ＬＭ１につながっている。長いセグメント１５４の別の
高密度で組込まれた部分はＬＭ７とＬＭ８に現れてい
る。ＬＭ９も高密度で組込まれた部分であるが、ＬＭ９
からＬＭ８を分離しているのは、分割用トランジスタ１
５６である。トラック１に高密度で組込まれたセグメン
トＬＭ０があるが、ＬＭ０は、ＬＭ６とＬＭ７との高密
度で組込まれた部分までは疎に組み込まれている。分割
用トランジスタ１６０は、トラック１に沿ったＬＭ８と
ＬＭ９とのアンチヒューズを分離している。トラック２
では、長いセグメント１６２の疎に組込まれた部分が、
長いセグメント１６２のＬＭ５とＬＭ６に関する部分ま
で続いている。分割用トランジスタ１６４は、ＬＭ６と
ＬＭ７を分離し、分割用トランジスタ１６６は短いセグ
メント１６８を高密度で組込まれたセグメント１７０か
ら分離している。

【００３７】したがって、図７のユーザ・プログラマブ
ル集積回路１５０は、短くて高密度で組み込まれセグメ
ントと共に、高密度で組込まれた部分あるいはセグメン
トの両端を備えた、可変（アンチヒューズ）数が間引か
れた（variably depopulated：以下「可変数で間引かれ
た」と略記する）長い疎のセグメントを含む組合わせを
示している。図４のユーザ・プログラマブル集積回路８
０の場合のように、ユーザ・プログラマブル集積回路１
５０の短くて高密度で組み込まれたセグメントを可変長
にすることができる。

【００３８】図８は、本発明のさらに進んだ実施例をユ
ーザ・プログラマブル集積回路１８０の形で示してい
る。ユーザ・プログラマブル集積回路１８０は、各種実
施例の創造的概念が配線経路構成法のＸ、Ｙ方向（dime
nsions）にどのように使用されているかを示している。
例を挙げると、ユーザ・プログラマブル集積回路１８０
では、ＬＭ０は、それぞれトラック０、トラック１、ト
ラック２にそれぞれ関連するアンチヒューズ・リンク１
８２、１８４、１８６を有する入力ピンＡ、Ｂ、Ｃをそ
れぞれ備えている。これらはＹ方向に現れる上記説明の
接続である。しかし、また出力ピンＱはＬＭ０から出て
アンチヒューズ１９２、１９４の位置で縦方向トラック
１８８、１９０とそれぞれ交差する。また、縦方向トラ
ック１８８、１９０は、アンチヒューズ１９６、１９８
の位置でトラック０と、アンチヒューズ２００、２０２
の位置でトラック１と、さらに、たとえばアンチヒュー
ズ２０４の位置でトラック２と交差する。さらに、分割
用トランジスタ２０６、２０８は、たとえば、縦方向ト
ラック１８８、１９０を、アンチヒューズリンク２１
４、２１６を介してＬＭ４の出力ピンＱに接続している
縦方向トラック部分２１０、２１２から分離する。

【００３９】このように、ユーザ・プログラマブル集積
回路１８０は、各種実施例のアイデアが配線経路構成法
のＸ、Ｙ方向の双方に使用できることを説明しようとし
てている。ユーザ・プログラマブル集積回路１８０の簡
単な場合では、長い疎のセグメントが、わずか２つの論
理モジュールの行として示されている。高密度で組込ま
れた短いセグメントは一行の高さ（a single row tall
）である。実際の場合は、縦方向セグメントの長さは
もっと長くかつ変えることができる。したがって、上に
示した図１から図７の実施例の創造的概念は、縦方向配
線経路構成の資源にも適用できる。さらに、図８に示す
出力は各列の２つの縦方向セグメントに溶解できるよう
に示されているが、該出力は、縦方向セグメントあるい
は水平方向セグメントのいずれかに確実に接続されてい
る一方、同一方向に延びている追加セグメント（additi
onal segments)あるいは出力セグメントに隣接する外部
セグメントに対しては溶解できるようになっている。

【００４０】本発明の技術上の利点は、本発明が、アン
チヒューズからの漏洩電流と容量が、コネクタの全漏洩
電流と全容量に対して希望する量以上に寄与している集
積電子回路のコネクタ間を識別する方法（a way of dif
ferentiating）を提供していることである。

【００４１】本発明の別の技術上の利点は、本発明が、
次に示すようなフィールド・プログラマブル・ゲート・
アレー（ＦＰＧＡ）を含む数多くの論理デバイスに使用
できることである。即ち、このＦＰＧＡは、たとえば、
ＦＰＧＡの論理モジュールを各種のトラックに接続する
アンチヒューズに付随する漏洩電流と容量による望まぬ
効果を最小にする一方で、ＦＰＧＡのプログラミング性
を最適にするＦＰＧＡである。

【００４２】本発明の別の技術上の利点は、本発明が、
集積電子回路をプログラムするために使用可能なマクロ
（potential macro ）に従って、候補となる配線経路構
成から間引く特定のアンチヒューズを選択できるように
していることである。

【００４３】要約すると、本発明には、たとえばユーザ
・プログラマブル集積電子回路の全漏洩電流と全容量を
低減する方法およびシステムなど、各種実施例が含まれ
ていることである。ユーザ・プログラマブル集積回路
は、導体に接続されると共に電子回路を形成する機能回
路ブロックに接続されるユーザ・プログラマブル・アン
チヒューズをプログラミングすることによって、相互に
接続されると共に機能回路ブロックに接続される導体を
備えている。方法に関するステップには、それぞれがア
ンチヒューズを持つ少なくとも２つのセグメントに導体
を分離することが含まれている。２つの導体のセグメン
トには第１のセグメントと第２のセグメントが含まれて
いる。第１のセグメントには充分に多数の潜在的なアン
チヒューズ用位置（potential antifuse sites）がある
ので、潜在的なアンチヒューズ用位置のそれぞれにアン
チヒューズが配置されるとすれば、このアンチヒューズ
は、第２のセグメントのアンチヒューズが、第２のセグ
メントの全漏洩電流および全容量に対して寄与するより
も大きな割合で、第１のセグメントの全漏洩電流および
全容量に対して寄与する。この方法には、第１のセグメ
ントの潜在的なアンチヒューズ位置の選択した位置を間
引くステップがさらに含まれている。選択されたアンチ
ヒューズは、電子回路の全漏洩容量を低減する第１の設
計グループの全漏洩電流と全容量を最適に低減しなが
ら、その電子回路のプログラミング性を最も少なく減少
するように選択されている。

【００４４】上に特定した実施例を参照して本発明を説
明してきたが、本説明が、限定的意味に解釈されること
を意味していない。代替的な実施例と同様、開示した実
施例のいろいろな修正ができることは、上記説明を参照
すれば当業者には明かなことである。したがって、添付
の請求の範囲は、本発明の真の範囲内に落ちる、かかる
修正を含むことができるべく熟考されている。

【００４５】以上の説明に関して更に以下の項を開示す
る。 １．低漏洩電流と低容量とを持ったユーザ・プログラマ
ブル電子回路の配線経路構成法であって、複数の導体と
複数の機能回路ブロックを含むユーザ・プログラマブル
集積回路設計と、前記複数の導体と前記複数の機能回路
ブロックに接続され、前記複数の導体を相互に接続しか
つ前記複数の機能回路ブロックに接続するように設計さ
れた複数のユーザ・プログラマブル・アンチヒューズ
と、少なくとも２つのセグメントに分離された前記複数
の導体の少なくとも選択された導体であって、前記少な
くとも２つのセグメントは、第１のセグメントと第２の
セグメントを含み、前記第１のセグメントは、もしアン
チヒューズが、前記潜在的なアンチヒューズ位置のそれ
ぞれに配置されるとすれば、かかるアンチヒューズは、
前記第２のセグメントの全ての潜在的なアンチヒューズ
位置に配置されたアンチヒューズが前記第２のセグメン
トの全漏洩電流および全容量に対して寄与するよりも大
きな割合で、前記第１のセグメントの全漏洩電流および
全容量に対して寄与するように、充分に多数の潜在的な
アンチヒューズ位置を含む、前記少なくとも選択された
導体と、前記第１のセグメントの漏洩電流および容量を
低減しかつ前記ユーザ・プログラマブル集積回路のプロ
グラミング性に悪影響を与えないため選択的に間引かれ
た前記第１のセグメントに付随する複数のアンチヒュー
ズの前記アンチヒューズと、を含むことを特徴とする配
線経路構成法。

【００４６】２．第１項記載の配線経路構成法であっ
て、前記複数のユーザ・プログラマブル・アンチヒュー
ズは、集積回路に接続する外部ボンディングパッドと通
信する少なくとも１つの入力／出力機能回路にさらに接
続することを特徴とする配線経路構成法。

【００４７】３．第１項記載の配線経路構成法であっ
て、前記第１のセグメントは前記導体の長いセグメント
を含み、前記第２のセグメントは前記導体の短いセグメ
ントを含み、前記長いセグメントは前記短いセグメント
より長さが長いことを特徴とする配線経路構成法。

【００４８】４．第１項記載の配線経路構成法であっ
て、前記第１のセグメントは、前記導体の中のアンチヒ
ューズに付随する全漏洩電流と全容量を計算することに
より、前記第２のセグメントから区別されることを特徴
とする配線経路構成法。

【００４９】５．第１項記載の配線経路構成法であっ
て、前記アンチヒューズは、前記第１のセグメントから
前記アンチヒューズの２分の１を選択的に間引くことに
より、選択的に間引かれることを特徴とする配線経路構
成法。

【００５０】６．第１項記載の配線経路構成法であっ
て、前記ユーザ・プログラマブル集積回路設計はフィー
ルド・プログラマブル・ゲート・アレー回路の設計を含
むことを特徴とする配線経路構成法。

【００５１】７．第１項記載の配線経路構成法であっ
て、前記ユーザ・プログラマブル集積回路設計はプログ
ラマブル論理デバイス回路の設計を含むことを特徴とす
る配線経路構成法。

【００５２】８．第１項記載の配線経路構成法であっ
て、前記複数のアンチヒューズの前記アンチヒューズ
は、前記アンチヒューズの容量レベルの結果として間引
かれることを特徴とする配線経路構成法。

【００５３】９．第１項記載の配線経路構成法であっ
て、前記第１のセグメントに付随する前記アンチヒュー
ズは、前記アンチヒューズが前記第１のセグメントの全
漏洩電流に寄与する漏洩電流の関数として、選択的に間
引かれることを特徴とする配線経路構成法。

【００５４】１０．第１項記載の配線経路構成法であっ
て、前記第１のセグメントに付随する前記アンチヒュー
ズは、前記ユーザ・プログラマブル集積回路設計に付随
するマクロライブラリに従って、選択的に間引かれるこ
とを特徴とする配線経路構成法。

【００５５】１１．ユーザ・プログラマブル集積回路を
使用する電子回路の設計において、全漏洩電流と全容量
とを減少する方法であって、該ユーザ・プログラマブル
集積回路は、複数の導体に接続されかつ電子回路を形成
する機能回路ブロックに接続されたアンチヒューズ要素
をプログラミングすることによって、相互に接続されか
つ複数の機能回路ブロックに接続される導体を備えてお
り、導体の少なくとも１部分を、第１のセグメントと第
２のセグメントとを含む少なくとも２つのセグメントに
分離するステップであって、、第１のセグメントは、も
しアンチヒューズが、潜在的なアンチヒューズ位置のそ
れぞれに配置されるとすれば、全数のアンチヒューズ
は、第２のセグメントの全ての潜在的なアンチヒューズ
位置に配置されたアンチヒューズが前記第２のセグメン
トの全漏洩容量に対して寄与するよりも大きな部分で、
前記第１のセグメントの全漏洩電流および全容量に対し
て寄与するように、充分に多数の潜在的なアンチヒュー
ズ位置を含むステップと、前記第１のセグメントの前記
潜在的なアンチヒューズ位置の選択した位置を間引くス
テップであって、前記選択された潜在的なアンチヒュー
ズ位置は、前記第１のセグメントの全漏洩電流と全容量
を減少することによって前記電子回路の全漏洩容量を減
少しながら、ユーザ・プログラマブル集積回路のプログ
ラミング性に悪影響を与えないように選択されるステッ
プと、を含むことを特徴とする方法。

【００５６】１２．第１１項記載の方法であって、複数
のユーザ・プログラマブル・アンチヒューズのいくつか
のアンチヒューズを、前記電子回路に接続する外部ボン
ディングパッドと通信する、少なくとも１つの入力／出
力機能回路に接続するステップをさらに含むことを特徴
とする方法。

【００５７】１３．第１１項記載の方法であって、前記
分離するステップは、第１のセグメントを少なくとも１
つの長いセグメントの導体として分離しかつ第２のセグ
メントを少なくとも１つの短いセグメントとして分離す
るステップであって、前記短いセグメントは長いセグメ
ントよりも短い長さを持つ前記ステップをさらに含むこ
とを特徴とする方法。

【００５８】１４．第１１項記載の方法であって、前記
分離するステップは、導体設計の中のアンチヒューズに
付随する全漏洩電流と全容量を計算することにより、第
２のセグメントから第１のセグメントを区別するステッ
プをさらに含むことを特徴とする方法。

【００５９】１５．第１１項記載の方法であって、前記
間引くステップは、第１のセグメントのユーザ・プログ
ラマブル・アンチヒューズ設計の２分の１を選択的に間
引くステップをさらに含むことを特徴とする方法。

【００６０】１６．第１１項記載の方法であって、前記
分離するステップと前記間引くステップとをフィールド
・プログラマブル・ゲート・アレー設計に適用するステ
ップをさらに含むことを特徴とする方法。

【００６１】１７．第１１項記載の方法であって、前記
分離するステップと前記間引くステップとをプログラマ
ブル論理デバイス回路設計に適用するステップをさらに
含むことを特徴とする方法。

【００６２】１８．第１１項記載の方法であって、前記
間引くステップは、ユーザ・プログラマブル・アンチヒ
ューズ設計が、第１のセグメントの全容量を含む容量レ
ベルに基づいて前記アンチヒューズを選択的に間引くス
テップをさらに含むことを特徴とする方法。

【００６３】１９．第１１項記載の方法であって、前記
間引くステップは、前記アンチヒューズが前記第１のセ
グメントの全漏洩電流に寄与する漏洩電流の関数として
前記アンチヒューズを間引くステップをさらに含むこと
を特徴とする方法。

【００６４】２０．第１１項記載の方法であって、ユー
ザ・プログラマブル集積回路設計に付随するマクロライ
ブラリに従って、第１のグループ設計に付随する複数の
ユーザ・プログラマブル・アンチヒューズ設計のアンチ
ヒューズを選択的に間引くステップをさらに含むことを
特徴とする方法。

【００６５】２１．電子回路配線経路構成法には、複数
の導体（２０、２２、２４、トラック０、トラック１、
トラック２）と複数の機能回路ブロックあるいは論理モ
ジュール（１２、１４、１６、１８）が含まれている。
ユーザ・プログラマブル・アンチヒューズは、導体（２
０、２２、２４、トラック０、トラック１、トラック
２）と機能回路ブロック（２６、２８、３０）に接続す
る。アンチヒューズ（２６、２８、３０）は導体（２
６、２８、３０）を相互にかつ機能回路ブロック（１
２、１４、１６、１８）に接続する。選択された導体
は、少なくとも２つの導体セグメント（６７および６
９）に分離する。第１のセグメントには、充分に多数の
潜在的なアンチヒューズ位置（３２、３４、３６、３
８）が含まれているので、前記位置のそれぞれにアンチ
ヒューズが配置されるとすれば、アンチヒューズ（２
６、２８、３０）は、第２のセグメント（６９）のアン
チヒューズが第２のセグメントの全漏洩電流と全容量に
寄与するよりも大きな割合で第１のセグメント（６７）
の全漏洩電流と全容量に寄与する。第１のセグメントの
アンチヒューズは、ユーザ・プログラマブル集積回路の
プログラミング性に悪影響を与えずに漏洩電流と容量を
最適に低減するように選択的に間引かれる。

【図面の簡単な説明】

【図１】本発明のある種の概念の実現の可能性を示す
図。

【図２】本発明による長くかつアンチヒューズが間引か
れたセグメントに隣接して置くことができる最も短い長
さで、全数のアンチヒューズが組込まれたセグメントの
組合わせを示す図。

【図３】本発明の概念に一致して形成された同じトラッ
クのセグメントの分割点（segmentation point）の空間
的分散配置を示す図。

【図４】本発明に従って形成されたいろいろな長さを持
つセグメントを示す図。

【図５】アンチヒューズが疎に組込まれセグメントに対
してアンチヒューズを分配する回路の模式図。

【図６】本発明による個々のセグメント内で各種の数の
アンチヒューズを間引く概念を示す図。

【図７】高密度でアンチヒューズが組込まれたセグメン
トの両端を有し、可変アンチヒューズ数が間引かれた長
くて疎のセグメントと、隣接する短くて高密度でアンチ
ヒューズが組込まれたセグメントとの組合わせを示す
図。

【図８】本発明の創造的概念の応用を配線経路構成法の
Ｘ、Ｙ方向で表す図。

【符号の説明】

１０、４０、６０、８０、１１０、１４０、１５０、１
８０ユーザ・プログラマブル集積回路 １２、１４、１６、１８ 論理モジュール／機能
回路ブロック ２０、２２、２４ 複数の導体 ２６、２８、３０、３２、３４、３６、１９６、１９
８、２００、２０２アンチヒューズ／アンチヒューズリ
ンク ４３、５２、８６ トラック０セグメント ４５、５４、９０ トラック１セグメント ４７、６０、９８ トラック２セグメント ４８、１９、５０、６２、６４、６６、６８、７０、７
２、８４、８８、９４、 ９６、１１４、１２４、１２
８、１３０、１４２、１４４、１４６、１５２、１５
６、１５８、１６０、１６２、１６４、１６６、２０
６、２０８分割用トランジスタ ４２、８６、９０、１００、１１２、１１８、１２２、
１３２、１３４疎セグメント ４４、８２、９２、１１６、１２６、１３６、１７０高
密度セグメント ４４、５２、５４、５６、１２６、２３６、１６８短い
セグメント ４２、１１８、１２０、１５４、１６２長いセグメント １８８、１９０ 縦方向トラック ２１０、２１２ 縦方向トラック部分

Claims (2)

【特許請求の範囲】
1. 【請求項１】低漏洩電流と低容量とを持ったユーザ・プ
   ログラマブル電子回路の配線経路構成法であって、 複数の導体と複数の機能回路ブロックを含むユーザ・プ
   ログラマブル集積回路設計と、 前記複数の導体と前記複数の機能回路ブロックに接続さ
   れ、前記複数の導体を相互に接続しかつ前記複数の機能
   回路ブロックに接続するように設計された複数のユーザ
   ・プログラマブル・アンチヒューズと、 少なくとも２つのセグメントに分離された前記複数の導
   体の少なくとも選択された導体であって、前記少なくと
   も２つのセグメントは、第１のセグメントと第２のセグ
   メントを含み、前記第１のセグメントは、もしアンチヒ
   ューズが、前記潜在的なアンチヒューズ位置のそれぞれ
   に配置されるとすれば、かかるアンチヒューズは、前記
   第２のセグメントの全ての潜在的なアンチヒューズ位置
   に配置されたアンチヒューズが前記第２のセグメントの
   全漏洩電流および全容量に対して寄与するよりも大きな
   割合で、前記第１のセグメントの全漏洩電流および全容
   量に対して寄与するように、充分に多数の潜在的なアン
   チヒューズ位置を含む、前記少なくとも選択された導体
   と、 前記第１のセグメントの漏洩電流および容量を低減しか
   つ前記ユーザ・プログラマブル集積回路のプログラミン
   グ性に悪影響を与えないため選択的に間引かれた前記第
   １のセグメントに付随する複数のアンチヒューズの前記
   アンチヒューズと、 を含むことを特徴とする配線経路構成法。
2. 【請求項２】ユーザ・プログラマブル集積回路を使用す
   る電子回路の設計において、全漏洩電流と全容量とを減
   少する方法であって、該ユーザ・プログラマブル集積回
   路は、複数の導体に接続されかつ電子回路を形成する機
   能回路ブロックに接続されたアンチヒューズ要素をプロ
   グラミングすることによって、相互に接続されかつ複数
   の機能回路ブロックに接続される導体を備えており、 導体の少なくとも１部分を、第１のセグメントと第２の
   セグメントとを含む少なくとも２つのセグメントに分離
   するステップであって、、第１のセグメントは、もしア
   ンチヒューズが、潜在的なアンチヒューズ位置のそれぞ
   れに配置されるとすれば、全数のアンチヒューズは、第
   ２のセグメントの全ての潜在的なアンチヒューズ位置に
   配置されたアンチヒューズが前記第２のセグメントの全
   漏洩容量に対して寄与するよりも大きな部分で、前記第
   １のセグメントの全漏洩電流および全容量に対して寄与
   するように、充分に多数の潜在的なアンチヒューズ位置
   を含むステップと、 前記第１のセグメントの前記潜在的なアンチヒューズ位
   置の選択した位置を間引くステップであって、前記選択
   された潜在的なアンチヒューズ位置は、前記第１のセグ
   メントの全漏洩電流と全容量を減少することによって前
   記電子回路の全漏洩容量を減少しながら、ユーザ・プロ
   グラマブル集積回路のプログラミング性に悪影響を与え
   ないように選択されるステップと、を含むことを特徴と
   する方法。