JPH07273601A

JPH07273601A - フィルタ装置

Info

Publication number: JPH07273601A
Application number: JP6062563A
Authority: JP
Inventors: Mitsuhiro Kurata; 充浩倉田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-03-31
Filing date: 1994-03-31
Publication date: 1995-10-20

Abstract

(57)【要約】【目的】フィルタ係数群を矛盾なく時変化させることの
できるフィルタ装置を提供する。【構成】複数のフィルタ演算の各々に対応した複数のフ
ィルタ係数群を記憶する係数テーブルＴ_A〜Ｔ_Cが設定
されており、ＣＰＵ２はこれらの係数テーブルのうちフ
ィルタ演算に使用したいテーブル内オフセットアドレス
をオフセットアドレスレジスタＯＡＲに設定する。ＤＳ
Ｐ１は、上記のようにして選択された係数テーブルのフ
ィルタ係数群により所定のフィルタ演算を行う。【効果】フィルタ演算のためのフィルタ係数群を変更し
たいときにはＣＰＵ２は使用したいフィルタ係数群の記
憶されているオフセットアドレスをレジスタＯＡＲに設
定するだけで良い。すなわち、フィルタ係数群は一度に
変更されるために、ＤＳＰ１でのフィルタ演算はフィル
タ係数群の変更時にもフィルタ係数の矛盾のない状態で
行うことが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フィルタ係数群の時
変化が可能なディジタルフィルタ装置に関し、特に、フ
ィルタ演算がＤＳＰ等、制御部とは独立して非同期に高
速動作する演算部で実現され、音源用ＬＳＩ等に適用が
可能なフィルタ装置に関する。

【０００２】

【従来の技術】音源用ＬＳＩ等に使用されるフィルタ装
置は、入力信号に対するダイナミックなフィルタリング
処理を施す必要があることから、一般にはＤＳＰが使用
されることが多いが、この場合に、入力信号に応じてフ
ィルタ係数群を時変化させていくことが要求される。

【０００３】図１１は、ＤＳＰを使用した従来のフィル
タ装置の概念図を示している。

【０００４】図において、ＤＳＰ１にはフィルタ係数レ
ジスタＲから複数のフィルタ係数（ａ〜ｄ）が供給さ
れ、ＤＳＰ１は１サンプル演算時間にフィルタ入力信号
Ｓｉに対し、これらの係数ａ〜ｄをフィルタ演算（積和
演算）に使用する。フィルタ係数をダイナミックに変更
する場合、ＣＰＵ２は、経時的に係数レジスタＲに記憶
されている係数群を変えていく。この場合、ＣＰＵ２か
ら係数レジスタＲへの係数の書き込みはＣＰＵ２の演算
クロックに従って時系列に順次行われていく。したがっ
て、係数レジスタＲ内の全ての係数を書き換えるために
はある程度の時間が必要となる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
構成でフィルタ係数群の書換えを行うと、ＣＰＵ２が係
数を書き換えている期間に、係数レジスタＲ内の各係数
が１つのフィルタ演算を行うのに相互に矛盾した正しく
ないものとなる。たとえば、係数ａ〜ｄのグループから
係数ｅ〜ｈのグループに書き換える時に、完全に書き換
えるまでの間２つのグループの係数が混ざりあった状態
となり、この混ざりあった状態の時にＤＳＰ１は誤った
フィルタ演算を行ってしまうことになる。したがって、
このような状態の時にフィルタ出力信号Ｓｏにノイズが
乗ったりＤＳＰ１が発振動作して出力信号が異常となる
問題があった。

【０００６】この発明の目的は、フィルタ係数群を矛盾
なく時変化させることのできるフィルタ装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】図１は、この発明に係る
フィルタ装置の構成図である。

【０００８】このフィルタ装置が図１１に示す従来の装
置と相違する点は、従来の係数レジスタＲに代えて、複
数の係数テーブルＴ_A，Ｔ_B・・・Ｔ_C及びこれら係数
テーブルの係数のうちいずれの係数を選択するかを決定
するテーブル内のオフセットアドレスレジスタ（ＯＡ
Ｒ）を設けた点である。ＣＰＵ２は、係数テーブルを選
択するのに上記ＯＡＲを使用する。このＯＡＲに設定さ
れたアドレスを使ってテーブル内の係数が選択されて、
ＤＳＰ１に対し、それぞれテーブルに設定されている係
数群を一度に供給することになる。すなわち、各係数テ
ーブルはＤＳＰ１の係数入力部に並列的に接続されてい
るために、ＣＰＵ２によってあるＯＡＲが選択される
と、それぞれの係数テーブル内のフィルタ係数（フィル
タ係数群）がＤＳＰ１に対し、一度に供給される。

【０００９】ＯＡＲのアドレス情報はＣＰＵ２によって
時変化させることができる。すなわち、フィルタ入力信
号Ｓｉに対するフィルタ演算内容を変えようとする時
は、そのたびにＯＡＲの内容をＣＰＵ２が変えていく。
ＯＡＲの内容が書き換えられると、その瞬間からＤＳＰ
１に接続される係数テーブルが切り換えられるために、
ＤＳＰ１に与えられる係数の矛盾は生じない。

【００１０】

【作用】図１において、例えば、フィルタ入力信号Ｓｉ
に対し、各係数テーブルのＯＡＲ＝０に設定されている
各フィルタ係数を使用してフィルタ演算を行おうとする
時には、ＣＰＵ２は、ＯＡＲに「０」を設定する。ＤＳ
Ｐ１は、それによって各係数テーブルのＯＡＲ＝０に設
定されている各係数を使用しフィルタ演算処理（入力信
号Ｓｉと各係数により構成されるフィルタ係数群との積
和演算を行う）を行う。続いて、上記フィルタ演算のた
めのフィルタ係数群を各係数テーブルのＯＡＲ＝１の設
定値に変えようとする時には、ＯＡＲに「１」を設定す
る。この瞬間から、ＤＳＰ１はフィルタ演算に使用する
フィルタ係数群を各係数テーブルのＯＡＲ＝０からＯＡ
Ｒ＝１の設定値に切り変える。この切り換えはＯＡＲに
「１」が設定されると同時に行われ、且つその切り換え
時に各係数テーブルのＯＡＲ＝１の設定値のいずれもが
同時に使用可能となるために、フィルタ演算にフィルタ
係数値の矛盾が生じることはない。

【００１１】上記の作用は、フィルタＥＧを作成するの
に容易に応用できる。すなわち、ＥＧデータ発生部３で
生成されるＥＧデータをＣＰＵ２が監視し、そのＥＧデ
ータのレベルによってＯＡＲの設定値を設定していくよ
うにすれば、フィルタＥＧを難なく実現できるようにな
る。この場合、ＥＧレベルをＯＡＲに変換する専用の回
路を使用すれば、ＣＰＵ２の介在は必ずしも必要ではな
い。

【００１２】

【実施例】以下この発明に係るフィルタ装置をテレビゲ
ーム機に使用される音源ＬＳＩに適用した実施例につい
て詳細に説明する。

【００１３】図２は上記テレビゲーム機の構成図であ
る。ゲーム機本体１には、ディスプレイ４及びスピーカ
５が接続されている。これらディスプレイ４及びスピー
カ５としてはテレビ受像機に内蔵のものを用いることも
できる。また、ゲーム機本体１には前記ディスプレイ
４，スピーカ５の他に、ゲームプログラムを記憶したＲ
ＯＭ１９を内蔵するゲームカートリッジ３、及び、ゲー
ムを行うためにプレーヤーが操作するコントローラ２が
接続されている。コントローラ２はケーブルを介してゲ
ーム機本体１と接続され、ゲームカートリッジ３はゲー
ム機本体１に設けられたスロットに挿入される。ゲーム
機本体１にはメインＣＰＵ（ＭＣＰＵ）１０が内蔵され
ており、このＭＣＰＵ１０がゲームの進行等装置全体の
動作を制御する。ＭＣＰＵ１０には、前記コントローラ
２、ゲームカートリッジ３内のＲＯＭ１９、表示制御用
のディスプレイコントローラ１４、および、効果音やＢ
ＧＭ発生用の音源ＬＳＩ１１が接続されている。音源Ｌ
ＳＩ１１には発音制御用のサウンドＣＰＵ（ＳＣＰＵ）
１２、ＳＣＰＵ１２のプログラムやＰＣＭ波形データ等
が記憶されるＤＲＡＭ１３および発生した楽音データを
アナログの楽音信号に変換するＤ／Ａ変換回路１６が接
続されている。Ｄ／Ａ変換回路１６には前記スピーカ５
が接続されている。音源ＬＳＩ１１は外部入力端子を備
えており、外部から外部音源装置１８を接続し、ディジ
タル音声データを入力することも可能である。また、デ
ィスプレイコントローラ１４には画面表示データを記憶
するＶＲＡＭ１５および前記ディスプレイ４が接続され
ている。

【００１４】このゲーム機本体１にゲームカートリッジ
３がセットされ電源がオンされると、まずＭＣＰＵ１０
は所定の画面データを読み込んでディスプレイコントロ
ーラ１４に送るとともに、効果音やＢＧＭを発生するた
めのプログラムやＰＣＭ波形データをＤＲＡＭ１３に書
き込む。この後、コントローラ２の操作によってゲーム
がスタートし、ゲームの進行に従って、画面データの書
換えや効果音，ＢＧＭの発音が行われる。ゲームの進行
制御すなわち画面データの書換えはＭＣＰＵ１０が直接
制御する。効果音やＢＧＭの発生は、ＭＣＰＵ１０がＳ
ＣＰＵ１２に対して指示し、具体的な音声信号の合成
は、ＤＲＡＭ１３に書き込まれたプログラム，ＰＣＭ波
形データに基づいてＳＣＰＵ１２が行う。

【００１５】図２は前記音源ＬＳＩ１１の内部ブロック
図である。この音源ＬＳＩ１１ではＰＣＭ回路２３が、
ＤＲＡＭ１３に記憶されたＰＣＭ波形データを順次読み
だすことによってディジタル低周波信号を形成する。上
述したように、ゲームカートリッジ３がスロットにセッ
トされ電源がオンされる毎に、その内蔵ＲＯＭ１９から
ＤＲＡＭ１３に対して新たなデータが書き込まれる。こ
れにより、ゲーム毎に異なる独自の効果音やＢＧＭが発
音される。ＤＲＡＭ１３にはメモリコントローラ２１を
介してＭＣＰＵ１０，ＳＣＰＵ１２、及び、音源ＬＳＩ
１１内のＰＣＭ回路２３，ＤＳＰ２４が接続されてお
り、それぞれが時間をシェアしながらＤＲＡＭ１３をア
クセス可能になっている。ＭＣＰＵ１０及びＳＣＰＵ１
２はＣＰＵインターフェイス２０を介してメモリコント
ローラ２１と接続されている。ＣＰＵインターフェイス
２０には、ＭＣＰＵ１０及びＳＣＰＵ１１がＰＣＭ回路
２３やＤＳＰ２４にデータをセットするためのレジスタ
２２が接続されている。このレジスタ２２に割り当てら
れているレジスタＳＰは、図１に示すテーブル内オフセ
ットアドレスレジスタＯＡＲに対応するもので、ＤＳＰ
２４に対してフィルタ係数群を与える各フィルタ係数テ
ーブルのオフセットアドレスを設定する。

【００１６】ここで、図６を参照してＤＲＡＭ１３の内
部構成を説明する。ＤＲＡＭ１３には、図に示すよう
に、ボイス波形データ記憶エリアとフィルタ係数テーブ
ルが割当てられている。また、その他、前記ＳＣＰＵ１
２の動作を規定するＳＣＰＵプログラム記憶領域や、Ｄ
ＳＰリングバッファを備えている。ボイス波形データ記
憶エリアには、ＢＧＭや効果音用の楽音信号を発生する
ための複数種類のボイス波形データが記憶される。ボイ
ス波形データには、たとえば、サンプリングされた効果
音や楽器音等のデータが記憶されるが、いわゆるループ
読み出しを可能にするために、スタートアドレスＳＡ，
ループスタートアドレスＬＳＡ，ループエンドアドレス
ＬＥＡが設定されており、図の矢印で示すような順序に
よってループによるＬＳＡからＬＥＡまでの繰り返し読
出しを可能にし、メモリの節約を図っている。

【００１７】前記フィルタ係数テーブルは、各フィルタ
係数テーブルごとに記憶されており、前記内部レジスタ
２２のレジスタＳＰによって各係数テーブルのテーブル
内オフセットアドレスＯＡＲが指定可能になっている。

【００１８】図３に示す音源ＬＳＩでは、ＰＣＭ２３に
おいて３２スロット（３２チャンネル）の時分割処理が
できるようになっていて、任意のスロットの音声信号
（楽音信号等）を他の任意のスロットの音声信号の変調
用に使用することができたり、上記ＤＲＡＭ１３に変調
用ＰＣＭ波形データを記憶しておいて、このＰＣＭ波形
データを、ＰＣＭ内で生成される楽音信号の変調用に使
用できるようになっている。

【００１９】前記ＤＳＰ２４は、入力されたディジタル
低周波信号のうち音声信号に対してモジュレーションや
フィルタリング等の種々の効果を付与して出力ミキシン
グ回路ＯＭＩＸ２５に出力する。後述のように、ＰＣＭ
２３はエンベローブジェネレータ（ＥＧ）を備えてお
り、ＳＣＰＵ１２は、このＥＧの出力データを監視して
内部レジスタ２２内のレジスタＳＰの設定値を順次変え
るようにしている。なお、ＳＣＰＵ１２の介在は必ずし
も必要でない。

【００２０】図４は前記ＰＣＭ回路２３の内部構成を示
す図である。このＰＣＭ回路２３は、位相発生器３０、
アドレスポインタ３１、補間器３２、クリップ回路３
３、反転器３４、振幅変調用低周波発振器（ＡＬＦＯ）
３５、エンベロープジェネレータ（ＥＧ）３６、乗算器
３７、出力コントローラ３８からなっている。なお、以
下に説明する動作は、時分割で３２スロット（チャンネ
ル）分並行に行われている。

【００２１】位相発生器３０にはＳＣＰＵ１２から音名
に対応するＦＮＳデータ及びオクターブデータＯＣＴが
セットされる。位相発生器３０は、これらのデータに基
づいて所定のサンプリング周期（たとえば３２ｋＨｚ）
ごとに位相データを発生出力する。この位相データはア
ドレスポインタ３１に入力される。アドレスポインタ３
１には、ＰＣＭ波形データを指定するデータとしてスタ
ートアドレスＳＡ，ループスタートアドレスＬＳＡ，ル
ープエンドアドレスＬＥＡがＳＣＰＵ１２から入力され
る。アドレスポインタ３１は位相発生器３０から入力さ
れた位相データに基づいてアドレスの歩進量を決定し、
少数部を含むアドレスデータを出力する。少数部データ
ＦＲＡは補間器３２に出力され、この少数部を挟む２つ
の整数アドレスＭＥＡはメモリコントローラ２１を介し
てＤＲＡＭ１３に出力される。

【００２２】入力された２つの整数アドレスＭＥＡによ
ってＤＲＡＭ１３から隣接する２つのＰＣＭ波形データ
が読みだされる。ＤＲＡＭ１３から読みだされたＰＣＭ
波形データはメモリコントローラ２１を介して補間器３
２に入力される。補間器３２には、入力された２個のＰ
ＣＭ波形データをアドレスポインタ３１から入力された
少数部データＦＲＡの値に応じて補間することにより該
サンプリングタイミングのディジタル低周波信号を形成
する。補間器３２はこのデータをクリップ回路３３に入
力する。クリップ回路３３は、補間器３２から入力され
るディジタル低周波信号とオール“０”データとのセレ
クタであり、ＳＣＰＵ１２から入力されるセレクト信号
ＳＳＣＴＬによっていずれか一方が選択出力される。Ｓ
ＳＣＴＬが“０”の時は補間器３２から入力されたディ
ジタル低周波信号がそのまま次段の反転器３４に出力さ
れ、ＳＳＣＴＬが“１”の時は次段の反転器３４にオー
ル“０”のデータが出力される。

【００２３】上記クリップ回路３３及び反転器３４を設
けたことによって、乗算器３７に入力されるＡＬＦＯ３
５またはＥＧ３６の波形をそのまま乗算器３７から出力
させることが可能である。すなわち、そのようにする場
合には、ＳＳＣＴＬを“１”にして且つＳＰＣＴＬを反
転器３４が符号を除くビットを反転動作するようなデー
タに設定する。すると、クリップ回路３３の出力は０に
固定（クリップ）され、反転器３４の出力は最大値“０
１１１１ ”に固定される。これにより、乗算器３７
は、ＡＬＦＯ３５またはＥＧ３６から入力される値をそ
のままの形態で出力する。

【００２４】ＡＬＦＯ３５またはＥＧ３６のデータをそ
のまま出力することにより、ＤＳＰ２４はそのデータを
変調用のデータとして使用することが可能になる。ま
た、クリップ回路３３及び反転器３４の動作を無効にし
て、補間器３２の出力が乗算器３７にそのまま入力され
るようにすると、補間器３２の出力であるディジタル低
周波信号はＡＬＦＯ３５またはＥＧ３６のデータでエン
ベロープ制御を受け、その信号がＤＳＰ２４に出力され
るようになる。ＤＳＰ２４では、そのように制御された
データを、通常は、適当なフィルタ操作をしてから楽音
等の音声出力のためにＤＡ変換器１６に導く。

【００２５】なお、上記ＡＬＦＯ３５，ＥＧ３６は従来
より知られている一般的な構成の回路である。ＡＬＦＯ
３５は、ＳＣＰＵ１２から入力される周波数データＬＦ
ＯＳ，波形指定データＬＦＯＷＳ，影響度データ（振幅
データ）ＬＦＯＡに基づいてたとえば正弦波や図７に示
すような波形の低周波信号を発生する。ＥＧ３６にはＳ
ＣＰＵ１２からアタックレートＡＲ，第１ディケイレー
トＤ１Ｒ，第２ディケイレートＤ２Ｒ，リリースレート
ＲＲが入力され、図８に示すようなエンベロープ波形デ
ータを発生して出力する。なお、ＰＣＭ波形データには
アタック部（スタートアドレスＳＡからループスタート
アドレスＬＳＡの間）のみエンベロープを含む波形を記
憶したものがあるが、このようなＰＣＭ波形データを読
みだす場合にはアタック部として最大値を出力し、同図
破線で示すようなエンベロープを形成する。

【００２６】後述のように、このＥＧ３６が発生する図
８に示すＥＧデータはＳＣＰＵ１２によって監視され、
このＥＧデータに従ってＤＳＰ２４に与えるフィルタ係
数群を時変化できる構成になっている。

【００２７】図５は、前記音源ＬＳＩ１１に内蔵されて
いるＤＳＰ２４のブロック図である。このＤＳＰ２４
は、前記ＰＣＭ回路２３からのディジタル低周波信号を
１６チャンネル分入力することができ、また、外部から
入力されるディジタル信号を２チャンネル入力すること
ができる。このＤＳＰ２４は、入力された信号に対して
基本的にフィルタ操作を行う。図１に示したように、こ
のフィルタ操作に使用されるフィルタ係数群は、図６に
示すようにＤＲＡＭ１３の各フィルタ係数テーブルのＯ
ＡＲから選択される。そして、フィルタ係数テーブル内
のＯＡＲの選択は、ＳＣＰＵ１２が、音源ＬＳＩ１１内
のレジスタＳＰに、選択したいＯＡＲを設定することに
よって実現する。さらに、この時にＳＣＰＵ１２は、Ｅ
Ｇ３６の出力データに基づいてレジスタＳＰに設定する
データを変えていくことができる。ＤＳＰ２４の入力側
には、３つのレジスタＭＩＸＳ４１，ＥＸＴＳ４２及び
ＭＥＭＳ４３が配置されている。１６ワードのＭＩＸＳ
レジスタ４１にはＰＣＭ回路２３からのディジタル低周
波信号がセットされ、２ワードのレジスタＥＸＴＳ４２
には、外部のディジタル信号がセットされる。また、３
２ワードのレジスタＭＥＭＳ４３には、ＤＲＡＭ１３の
リングバッファから読みだされたデータがセットされ
る。これらのレジスタＭＩＸＳ４１，ＥＸＴＳ４２，Ｍ
ＥＭＳ４３は、それぞれ、レジスタ４５，セレクタ４８
に接続されており、各レジスタと次段の回路とは任意に
接続することができる。このＤＳＰ２４の動作はマイク
ロプログラムメモリ４０に記憶されている最大２５６ス
テップのマイクロプログラムに従うが、音声信号に対す
るフィルタ演算を行うために複数の遅延ループ回路を具
備し、該遅延ループ回路での演算を繰り返す畳込み演算
等の演算処理を行う。また、乗算器４９により、レジス
タＭＩＸＳ４１，ＥＸＴＳ４２，ＭＥＭＳ４３等から入
力されてきた信号に対し係数をかける処理を行う。フィ
ルタ演算を行うための遅延ループは、加算回路（ＡＤ
Ｄ）５０、ディレイ回路（１Ｄ）５１、セレクタ５４か
らなる遅延ループや、この外側に配置した、シフト回路
５２、一時記憶回路５３、セレクタ４８を含む遅延ルー
プ、さらにこの外側に配置した、ＤＲＡＭ１３のリング
バッファ、レジスタＭＥＭＳ４３を含む遅延ループで構
成され、係数の乗算は、乗算器４９によって実現され、
係数は、係数レジスタ４６から、もしくは“１”、また
は、レジスタ４５を介してＤＲＡＭ１３内のフィルタ係
数テーブルから供給される。

【００２８】本実施例では、ＤＳＰ２４によるダイナミ
ックフィルタリングを実現するために、フィルタ演算に
必要な上記フィルタ係数群は、レジスタ４５を介してＤ
ＲＡＭ１３内のフィルタ係数テーブルから供給する。し
たがって、ＤＲＡＭ１３内のフィルタ係数テーブルに記
憶されているフィルタ係数群は図５に示す信号経路ＲＴ
によって乗算器４９に供給される。そして、上記フィル
タ係数テーブルのフィルタ係数群の選択は、ＳＣＰＵ１
２が、選択したいフィルタ係数群に対応して各フィルタ
係数テーブルのＯＡＲを内部レジスタ回路２２のレジス
タＳＰに設定することによって行う。このレジスタＳＰ
に、選択すべきフィルタ係数群に対応するＯＡＲを設定
することにより、メモリコントローラ２１がレジスタＳ
Ｐに設定されているアドレスをオフセットアドレスとす
るフィルタ係数群を読出し可能にし、以後のフィルタ演
算において、該選択されたフィルタ係数群が直接読みだ
されて乗算回路４９に供給される。そして、フィルタ係
数群の変更を行う時には、このレジスタＳＰのアドレス
情報を、変更したいフィルタ係数群に対応したオフセッ
トアドレスに設定することで、その直後から乗算に使用
されるフィルタ係数はその変更されたフィルタ係数群の
記憶データとなる。このフィルタ係数群の変更の場合、
フィルタ係数群記憶エリアを切り換えた直後から当該エ
リアのフィルタ係数を直ちに使用可能となるために、従
来のようなフィルタ係数群の矛盾を生じることがない。

【００２９】このように、フィルタ係数群の変更はレジ
スタＳＰの設定データを変えることによって．直ちに可
能になるために、ダイナミックフィルタリングが容易に
できるようになるが、このダイナミックフィルタを実現
するのに、ＥＧ３６の出力データを使用することができ
る。すなわち、図８に示すＥＧ３６の出力データをＳＣ
ＰＵ１２が監視し、ＥＧレベルの変化に従って、レジス
タＳＰに設定するアドレス情報を切り換えていく。これ
により、フィルタＥＧを実現することができる。

【００３０】図９は、フィルタＥＧデータを得るための
ＳＣＰＵ１２の動作を示している。タイマ割り込み等に
よってＥＧデータ読み取りタイミングになると、ＥＧ３
６の出力データ（ＥＧデータ）を読み取り、図８に示す
どのレートの位置にあるかを判定する。レート判定は前
回の読みだしたＥＧデータと今回読みだしたＥＧデータ
のレベル差から判定することができる。レート判定を行
った後、判定したレートに応じたアドレス、すなわち、
そのレートの信号に対してフィルタ操作を行うためのフ
ィルタ係数群が記憶されているオフセットアドレスをレ
ジスタＳＰに設定する。なお、ＥＧレベルからＳＰのデ
ータ（すなわち、ＯＡＲ）に変換する専用回路、例えば
テーブルを設けることにより、ＣＰＵの介在を省略する
ことができる。

【００３１】図１０は、この発明の他の実施例を示す。
すなわち、この実施例では、フィルタ係数テーブルをＤ
ＳＰ２４内に設けた内部ＲＡＭに設定している。この構
成の場合でも、レジスタＳＰは内部ＲＡＭの各フィルタ
係数テーブルのテーブル内オフセットアドレスＯＡＲを
指定する。

【００３２】なお、フィルタ係数テーブルの書き込み
は、ＭＣＰＵ１０により適宜行うことが出来る。

【００３３】

【発明の効果】この発明によれば、フィルタ係数群を変
更する時に、各フィルタ係数をＣＰＵによって順次書き
換えていく必要がなく、予め設定してあるフィルタ係数
群の記憶アドレスを特定するだけでよいために、矛盾し
たフィルタ演算が行われるのを完全に防ぐことができ
る。したがって、ノイズや発振等のない精度の高いフィ
ルタ演算が実現される。

【００３４】また、アドレス情報記憶手段の記憶内容を
時間経過に従って書き換えることにより、専用のハード
ウェアを別途付加することなくフィルタＥＧを実現でき
る利点がある。

【図面の簡単な説明】

【図１】この発明に係るフィルタ装置の構成を示す図。

【図２】この発明に係るフィルタ装置を含む音源用ＬＳ
Ｉが適用されるゲーム機のブロック図。

【図３】同音源用ＬＳＩのブロック図。

【図４】同音源用ＬＳＩのＰＣＭ回路のブロック図。

【図５】同音源用ＬＳＩのＤＳＰのブロック図。

【図６】同音源用ＬＳＩに接続されるＤＲＡＭの内部構
成図。

【図７】ＡＬＦＯ３５の出力波形例を示す図。

【図８】ＥＧ３６が出力するエンベロープ波形の例を示
す図。

【図９】ＳＣＰＵ１２のＥＧデータ読み取りタイミング
時の動作を示すフローチャート。

【図１０】この発明の他の実施例におけるＤＳＰの要部
構成図。

【図１１】従来のフィルタ装置の構成図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１０Ｋ 15/12

Claims

【特許請求の範囲】

【請求項１】複数のフィルタ演算の各々に対応した複数
のフィルタ係数群を記憶するフィルタ係数記憶手段と、外部から設定可能であり、前記フィルタ係数群のいずれ
かを特定するアドレス情報を記憶するアドレス情報記憶
手段と、所定のフィルタ演算プログラムに基づき、入力信号と上
記アドレス情報により特定されたフィルタ係数群との積
和演算を行い入力信号をフィルタリングする信号処理手
段と、を備えることを特徴とするフィルタ装置。
【請求項２】前記アドレス情報記憶手段の記憶内容を時
間経過に従って書き換える書換制御手段を備えることを
特徴とする、請求項１記載のフィルタ装置。