JPH07271845A - Ｌｓｉ構成方法 - Google Patents
Ｌｓｉ構成方法Info
- Publication number
- JPH07271845A JPH07271845A JP6064773A JP6477394A JPH07271845A JP H07271845 A JPH07271845 A JP H07271845A JP 6064773 A JP6064773 A JP 6064773A JP 6477394 A JP6477394 A JP 6477394A JP H07271845 A JPH07271845 A JP H07271845A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- lsi
- latches
- high speed
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】 （修正有）
【目的】高速版、高集積版のスキャン設計用ラッチを使
い分け、要求されるチップ面積の最小化、信号伝搬ディ
レイの高速化を図る。 【構成】ＬＳＩのラッチに、スキャン設計用ラッチを割
当てる。その際、スキャン設計用ラッチは、信号伝搬デ
ィレイの短縮に重点を置いて高速版スキャン設計用ラッ
チと、回路面積の最小化に重点を置いた高集積版スキャ
ン設計用ラッチを用意し、使い分ける。 【効果】診断設計に要する工数を抑えつつ、信号伝搬デ
ィレイ、チップ面積の最適化を達成することができる。
い分け、要求されるチップ面積の最小化、信号伝搬ディ
レイの高速化を図る。 【構成】ＬＳＩのラッチに、スキャン設計用ラッチを割
当てる。その際、スキャン設計用ラッチは、信号伝搬デ
ィレイの短縮に重点を置いて高速版スキャン設計用ラッ
チと、回路面積の最小化に重点を置いた高集積版スキャ
ン設計用ラッチを用意し、使い分ける。 【効果】診断設計に要する工数を抑えつつ、信号伝搬デ
ィレイ、チップ面積の最適化を達成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ構成方法に関す
るもので、特に診断用の回路を持つスキャン設計用ラッ
チの割当て方法に関するものである。
るもので、特に診断用の回路を持つスキャン設計用ラッ
チの割当て方法に関するものである。
【０００２】
【従来の技術】従来技術として、スキャン回路の無い通
常のラッチを用いた診断設計がある。これはスキャン設
計用ラッチを使わないため、スキャン設計用ラッチを用
いた場合に比べて信号伝搬ディレイ、チップ面積が小さ
いという利点があるが、診断論理設計が必要、診断デー
タ作成工数増、検出率悪化など診断設計に要する工数が
非常に大きくなるという問題点がある。この種の技術
は、例えば”回路分割診断における同相転送チェック方
式の一考察”、情報処理学会第３６回全国大会、７Ｙ−
４に示される。次にスキャン設計用ラッチを用いた診断
設計がある。これはスキャン設計用ラッチを使うため、
診断論理設計が不要、診断データ作成工数小、検出率向
上など診断設計に要する工数が少なくなるという利点が
あるが、スキャン設計用ラッチを用いない場合に比べて
信号伝搬ディレイ、チップ面積が大きくなるという問題
点がある。
常のラッチを用いた診断設計がある。これはスキャン設
計用ラッチを使わないため、スキャン設計用ラッチを用
いた場合に比べて信号伝搬ディレイ、チップ面積が小さ
いという利点があるが、診断論理設計が必要、診断デー
タ作成工数増、検出率悪化など診断設計に要する工数が
非常に大きくなるという問題点がある。この種の技術
は、例えば”回路分割診断における同相転送チェック方
式の一考察”、情報処理学会第３６回全国大会、７Ｙ−
４に示される。次にスキャン設計用ラッチを用いた診断
設計がある。これはスキャン設計用ラッチを使うため、
診断論理設計が不要、診断データ作成工数小、検出率向
上など診断設計に要する工数が少なくなるという利点が
あるが、スキャン設計用ラッチを用いない場合に比べて
信号伝搬ディレイ、チップ面積が大きくなるという問題
点がある。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ＬＳ
Ｉ診断設計において高速だが低集積のラッチと低速だが
高集積のラッチの２つのスキャン設計用ラッチを回路条
件によって使い分け、チップ面積、信号伝搬ディレイの
最適化を図ることを可能とすることである。
Ｉ診断設計において高速だが低集積のラッチと低速だが
高集積のラッチの２つのスキャン設計用ラッチを回路条
件によって使い分け、チップ面積、信号伝搬ディレイの
最適化を図ることを可能とすることである。
【０００４】
【課題を解決するための手段】上記目的は、スキャン設
計用ラッチを構成するトランジスタに、発熱量は大きい
が高速動作するトランジスタを使う等、信号伝搬ディレ
イの短縮に重点を置いた高速版スキャン設計用ラッチ
と、スキャン設計用ラッチのセット、リセット端子を制
限し、またゲート数を少なくする等、回路面積の最小化
に重点を置いた高集積版スキャン設計用ラッチを用意す
ることにより達成される。但し、ＬＳＩ診断のプログラ
ムの変更がないように、スキャン設計用ラッチ内のスキ
ャン回路は同一にしておく必要がある。
計用ラッチを構成するトランジスタに、発熱量は大きい
が高速動作するトランジスタを使う等、信号伝搬ディレ
イの短縮に重点を置いた高速版スキャン設計用ラッチ
と、スキャン設計用ラッチのセット、リセット端子を制
限し、またゲート数を少なくする等、回路面積の最小化
に重点を置いた高集積版スキャン設計用ラッチを用意す
ることにより達成される。但し、ＬＳＩ診断のプログラ
ムの変更がないように、スキャン設計用ラッチ内のスキ
ャン回路は同一にしておく必要がある。
【０００５】
【作用】信号伝搬ディレイの高速化が要求されるところ
には高速版スキャン設計用ラッチを用い、回路面積の最
小化が要求されるところには高集積版スキャン設計用ラ
ッチを用いることにより、スキャン設計用ラッチで構成
される高速で高集積のＬＳＩを開発することが可能とな
る。
には高速版スキャン設計用ラッチを用い、回路面積の最
小化が要求されるところには高集積版スキャン設計用ラ
ッチを用いることにより、スキャン設計用ラッチで構成
される高速で高集積のＬＳＩを開発することが可能とな
る。
【０００６】
【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。
に説明する。
【０００７】図１は、本発明を用いたスキャン設計用ラ
ッチ自動割当てシステムの概要をあらわす図である。ま
ず、ＬＳＩ詳細論理ファイル１に記述されているラッチ
で、高速版ラッチを割当てたいものを高速版ラッチ割当
て指定カード２に記述する。次に、ＬＳＩ情報指示カー
ド５にマシンサイクル、クロック層数とＬＳＩの全入出
力ピンのクロック位相属性を記述する。これら２つのカ
ードとＬＳＩ詳細論理ファイル１、簡易ディレイチェッ
ク結果３、ライブラリ４をスキャン設計用ラッチ自動割
当てシステムに入力し、各ラッチに高速版または高集積
版のスキャン設計用ラッチが割当てられたラッチ割当て
後のＬＳＩ詳細論理ファイル７を作成する。これは全ラ
ッチがスキャン設計用ラッチで構成されているため、ス
キャン回路自動生成システム８に入力することでスキャ
ン回路の追加されたＬＳＩ詳細論理ファイル９を自動作
成することができる。こうして作成されたスキャン回路
生成後のＬＳＩ詳細論理ファイル９を診断データ自動生
成システム１０に入力することで診断データ１１を作成
すことができる。
ッチ自動割当てシステムの概要をあらわす図である。ま
ず、ＬＳＩ詳細論理ファイル１に記述されているラッチ
で、高速版ラッチを割当てたいものを高速版ラッチ割当
て指定カード２に記述する。次に、ＬＳＩ情報指示カー
ド５にマシンサイクル、クロック層数とＬＳＩの全入出
力ピンのクロック位相属性を記述する。これら２つのカ
ードとＬＳＩ詳細論理ファイル１、簡易ディレイチェッ
ク結果３、ライブラリ４をスキャン設計用ラッチ自動割
当てシステムに入力し、各ラッチに高速版または高集積
版のスキャン設計用ラッチが割当てられたラッチ割当て
後のＬＳＩ詳細論理ファイル７を作成する。これは全ラ
ッチがスキャン設計用ラッチで構成されているため、ス
キャン回路自動生成システム８に入力することでスキャ
ン回路の追加されたＬＳＩ詳細論理ファイル９を自動作
成することができる。こうして作成されたスキャン回路
生成後のＬＳＩ詳細論理ファイル９を診断データ自動生
成システム１０に入力することで診断データ１１を作成
すことができる。
【０００８】図２は、スキャン設計用ラッチ自動割当て
システム６の概要処理フローを記述した図でである。処
理１２では詳細論理、信号ネットとラッチあるいはゲー
トの接続情報、そしてクロック信号の位相属性の情報を
ＬＳＩ詳細論理ファイル１から読み込み、テーブルに展
開する。処理１３ではテーブルに格納された全ラッチに
高集積版ラッチを初期設定として割当てる。その中で高
速版ラッチ割当て指定カード２で指示されたラッチに関
しては処理１４で高速版ラッチを割当てる。処理１５で
はコーンの切り出しを行う。コーンとは、ＬＳＩの出力
エッジまたはラッチを出力点とし、出力点の信号値に影
響を及ぼす信号線を、ＬＳＩの入力エッジまたはラッチ
に接続されるまでバックトレースして切り出した回路の
事である。出力点に影響を及ぼすＬＳＩ入力エッジまた
はラッチを入力点と呼ぶ。処理１７〜２０は処理１６に
より各コーンについて繰り返し実行される処理である。
まず処理１７では、コーンの出力点と複数ある入力点を
結ぶ信号伝幡パスの目標ディレイ値を計算する。これ
は、マシンサイクル、クッロク属数、出力点の位相属
性、入力点の位相属性の各情報から計算することができ
る。この処理により、各入力点から出力点までどの位の
ディレイが最適かがわかる。処理１９〜２０は、処理１
８により信号伝幡パスの数だけ実行される。処理１９で
処理１７で求めた目標ディレイ値と、簡易ディレイチェ
ック結果３から該当するディレイチェック結果を読み込
み、比較する。簡易ディレイチェック結果３には、各信
号伝幡パスのゲートによるディレイ時間も含んだ値が記
述されており、この値が目標ディレイ値の０.８倍以上
の場合、処理２０で入力点のラッチに高速版ラッチを割
当てて高速化を図る。入力点がＬＳＩの入力エッジの場
合は処理不要である。また、処理１９の０.８という値
は初期検討時の値で、簡易ディレイチェック結果の精度
実績から値の調整が必要である。これらの処理を全コー
ンについて実行し、最後に処理２１で高速版、高集積版
のいずれかのスキャン設計用ラッチが割当てられたＬＳ
Ｉ詳細論理ファイル７を出力する。
システム６の概要処理フローを記述した図でである。処
理１２では詳細論理、信号ネットとラッチあるいはゲー
トの接続情報、そしてクロック信号の位相属性の情報を
ＬＳＩ詳細論理ファイル１から読み込み、テーブルに展
開する。処理１３ではテーブルに格納された全ラッチに
高集積版ラッチを初期設定として割当てる。その中で高
速版ラッチ割当て指定カード２で指示されたラッチに関
しては処理１４で高速版ラッチを割当てる。処理１５で
はコーンの切り出しを行う。コーンとは、ＬＳＩの出力
エッジまたはラッチを出力点とし、出力点の信号値に影
響を及ぼす信号線を、ＬＳＩの入力エッジまたはラッチ
に接続されるまでバックトレースして切り出した回路の
事である。出力点に影響を及ぼすＬＳＩ入力エッジまた
はラッチを入力点と呼ぶ。処理１７〜２０は処理１６に
より各コーンについて繰り返し実行される処理である。
まず処理１７では、コーンの出力点と複数ある入力点を
結ぶ信号伝幡パスの目標ディレイ値を計算する。これ
は、マシンサイクル、クッロク属数、出力点の位相属
性、入力点の位相属性の各情報から計算することができ
る。この処理により、各入力点から出力点までどの位の
ディレイが最適かがわかる。処理１９〜２０は、処理１
８により信号伝幡パスの数だけ実行される。処理１９で
処理１７で求めた目標ディレイ値と、簡易ディレイチェ
ック結果３から該当するディレイチェック結果を読み込
み、比較する。簡易ディレイチェック結果３には、各信
号伝幡パスのゲートによるディレイ時間も含んだ値が記
述されており、この値が目標ディレイ値の０.８倍以上
の場合、処理２０で入力点のラッチに高速版ラッチを割
当てて高速化を図る。入力点がＬＳＩの入力エッジの場
合は処理不要である。また、処理１９の０.８という値
は初期検討時の値で、簡易ディレイチェック結果の精度
実績から値の調整が必要である。これらの処理を全コー
ンについて実行し、最後に処理２１で高速版、高集積版
のいずれかのスキャン設計用ラッチが割当てられたＬＳ
Ｉ詳細論理ファイル７を出力する。
【０００９】図３は、コーンの切り出し、構成について
説明した図である。２２〜２９で示されるのはラッチ
で、３６〜３９で示されるのがコーンである。ラッチに
関してはスキャン用の信号ピンは省略してある。まず、
ラッチ２２をコーンの出力点とした場合のコーンの切り
出し方法について図３−ｂを用いて説明する。ラッチ２
２の値を決定するのは信号線３１である。信号線３１の
値は信号線３２と３３により決定し、信号線３３の値は
ラッチ２５によって決定する。よってラッチ２５はコー
ンの入力点となる。一方、信号線３２の値は信号線３４
と３５によって決まり、それらはラッチ２３，２４の値
によってそれぞれ決定する。よってラッチ２３，２４は
コーンの入力点となる。このようにしてコーンの出力点
ラッチ２２に対して、コーンの入力点ラッチ２３，２
４，２５を求めることができ、コーン３６が切り出され
ることになる。コーン３７，３８，３９についても同様
にしてコーンを切り出すことができる。
説明した図である。２２〜２９で示されるのはラッチ
で、３６〜３９で示されるのがコーンである。ラッチに
関してはスキャン用の信号ピンは省略してある。まず、
ラッチ２２をコーンの出力点とした場合のコーンの切り
出し方法について図３−ｂを用いて説明する。ラッチ２
２の値を決定するのは信号線３１である。信号線３１の
値は信号線３２と３３により決定し、信号線３３の値は
ラッチ２５によって決定する。よってラッチ２５はコー
ンの入力点となる。一方、信号線３２の値は信号線３４
と３５によって決まり、それらはラッチ２３，２４の値
によってそれぞれ決定する。よってラッチ２３，２４は
コーンの入力点となる。このようにしてコーンの出力点
ラッチ２２に対して、コーンの入力点ラッチ２３，２
４，２５を求めることができ、コーン３６が切り出され
ることになる。コーン３７，３８，３９についても同様
にしてコーンを切り出すことができる。
【００１０】図４は、参考のためスキャン設計用ラッチ
の例を示したものである。データ入力ピン、データ出力
ピン、クロックピンが通常のラッチのピンで、その他の
ピンがスキャン設計用のピンである。
の例を示したものである。データ入力ピン、データ出力
ピン、クロックピンが通常のラッチのピンで、その他の
ピンがスキャン設計用のピンである。
【００１１】
【発明の効果】本は明によれば、高速版、高集積版のス
キャン設計用ラッチ使い分けることにより、スキャン設
計用ラッチを用いることによる診断データ作成工数の低
減、開発期間短縮、検出率向上などの利点を備えたま
ま、信号伝搬ディレイ、チップの面積の最適化が可能と
なる。
キャン設計用ラッチ使い分けることにより、スキャン設
計用ラッチを用いることによる診断データ作成工数の低
減、開発期間短縮、検出率向上などの利点を備えたま
ま、信号伝搬ディレイ、チップの面積の最適化が可能と
なる。
【図１】スキャン設計用ラッチ自動割当てシステムを用
いた概要。
いた概要。
【図２】スキャン設計用ラッチ自動割当てシステムフロ
ー。
ー。
【図３】コーンの切り出しと構成図。
【図４】スキャン設計用ラッチ。
１…ＬＳＩ詳細論理ファイル、 ２…高速版ラッチ割当て指定カード、 ３…簡易ディレイチェック結果、 ４…セルライブラリ、 ５…ＬＳＩ情報指示カード、 ６…スキャン設計用ラッチ自動割当てシステム、 ７…ラッチ割当て後のＬＳＩ詳細論理ファイル、 ８…スキャン回路自動生成システム、 ９…スキャン回路生成後のＬＳＩ詳細論理ファイル、 ２２〜２９…ラッチ、 ３６〜３９…コーン。
Claims (1)
- 【請求項１】通常動作用の回路とは別に、診断用の回路
を持つスキャン設計用ラッチにより構成されるＬＳＩに
おいて、 高速だが低集積のラッチと低速だが高集積のラッチを、
チップの信号伝搬ディレイと面積の制限に応じて使い分
けることを特徴としたＬＳＩ構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064773A JPH07271845A (ja) | 1994-04-01 | 1994-04-01 | Ｌｓｉ構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6064773A JPH07271845A (ja) | 1994-04-01 | 1994-04-01 | Ｌｓｉ構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271845A true JPH07271845A (ja) | 1995-10-20 |
Family
ID=13267867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6064773A Pending JPH07271845A (ja) | 1994-04-01 | 1994-04-01 | Ｌｓｉ構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6189128B1 (en) | 1997-08-28 | 2001-02-13 | Nec Corporation | Design for testability method selectively employing two methods for forming scan paths in a circuit |
| US6282506B1 (en) | 1996-02-20 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit |
-
1994
- 1994-04-01 JP JP6064773A patent/JPH07271845A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6282506B1 (en) | 1996-02-20 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit |
| US7017135B2 (en) | 1996-02-20 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit utilizing a scan test function |
| US7475378B2 (en) | 1996-02-20 | 2009-01-06 | Panasonic Corporation | Method of designing semiconductor integrated circuit in which fault detection can be effected through scan-in and scan-out |
| US6189128B1 (en) | 1997-08-28 | 2001-02-13 | Nec Corporation | Design for testability method selectively employing two methods for forming scan paths in a circuit |
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