JPH07271557A - データ処理乗算装置および方法 - Google Patents
データ処理乗算装置および方法Info
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- JPH07271557A JPH07271557A JP7034099A JP3409995A JPH07271557A JP H07271557 A JPH07271557 A JP H07271557A JP 7034099 A JP7034099 A JP 7034099A JP 3409995 A JP3409995 A JP 3409995A JP H07271557 A JPH07271557 A JP H07271557A
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Abstract
(57)【要約】
【目的】 回路寸法を小さく保ちつつ、高速演算が可能
な乗算回路を提供する。 【構成】 それぞれの反復において部分結果（Ｃ、Ｓ）
を発生する乗算器コア３６を有する反復乗算器が説明さ
れる。乗算命令の早期終了が起こると、少なくとも１つ
の部分結果が、該早期終了が起こる前に行われた反復数
に依存するビット再整列のために、汎用バレルシフタ２
６へ送られる。ビット再整列せしめられた部分結果は、
次に論理演算装置２８へ送られ、そこでそれらは加算さ
れて最終結果を与える。
な乗算回路を提供する。 【構成】 それぞれの反復において部分結果（Ｃ、Ｓ）
を発生する乗算器コア３６を有する反復乗算器が説明さ
れる。乗算命令の早期終了が起こると、少なくとも１つ
の部分結果が、該早期終了が起こる前に行われた反復数
に依存するビット再整列のために、汎用バレルシフタ２
６へ送られる。ビット再整列せしめられた部分結果は、
次に論理演算装置２８へ送られ、そこでそれらは加算さ
れて最終結果を与える。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理の分野に関
する。特に、本発明は、特定目的乗算器を利用するデー
タ処理に関する。
する。特に、本発明は、特定目的乗算器を利用するデー
タ処理に関する。
【０００２】
【従来の技術】２つの入力整数オペランドの積を発生す
るディジタル回路に対しては、確立された設計の体系が
存在する。また、単一の「乗算−累算」命令（例えば
（Ａ＊Ｂ）＋Ｃ）に応答して乗算および加算演算を行う
回路を製造することは公知である。乗算および加算を行
う回路は、汎用乗算器回路に含まれる部分集合であると
考えられうる。
るディジタル回路に対しては、確立された設計の体系が
存在する。また、単一の「乗算−累算」命令（例えば
（Ａ＊Ｂ）＋Ｃ）に応答して乗算および加算演算を行う
回路を製造することは公知である。乗算および加算を行
う回路は、汎用乗算器回路に含まれる部分集合であると
考えられうる。
【０００３】回路の面積およびコストの制約に答えて、
一時に必要な乗算演算の一部のみを行う回路を用いる機
能を備え、かつその回路を反復使用して完全な乗算を完
成することは公知である。これの例は、もし２つの３２
ビット数の積が必要な場合は、３２ビット数と８ビット
数との積を発生して部分結果を与える回路を備え、この
回路を４回用いて全３２ビットの必要な結果を計算しう
ることである。そのような装置内において反復使用され
る該回路は、乗算器コアと呼ばれる。
一時に必要な乗算演算の一部のみを行う回路を用いる機
能を備え、かつその回路を反復使用して完全な乗算を完
成することは公知である。これの例は、もし２つの３２
ビット数の積が必要な場合は、３２ビット数と８ビット
数との積を発生して部分結果を与える回路を備え、この
回路を４回用いて全３２ビットの必要な結果を計算しう
ることである。そのような装置内において反復使用され
る該回路は、乗算器コアと呼ばれる。
【０００４】高性能の演算を目的とする精巧な乗算器コ
アにおいては、ブース記録（Ｂｏｏｔｈ ｒｅｃｏｒｄ
ｉｎｇ）および桁上げ−セーブ（ｃａｒｒｙ−ｓａｖ
ｅ）加算のような技術が用いられうるが、要求度の低い
装置においては１ビット毎サイクルの「ＡＮＤゲートお
よび加算器」乗算器コアが利用されうる。
アにおいては、ブース記録（Ｂｏｏｔｈ ｒｅｃｏｒｄ
ｉｎｇ）および桁上げ−セーブ（ｃａｒｒｙ−ｓａｖ
ｅ）加算のような技術が用いられうるが、要求度の低い
装置においては１ビット毎サイクルの「ＡＮＤゲートお
よび加算器」乗算器コアが利用されうる。
【０００５】添付図面の図１は、反復乗算器を示す。２
つの入力オペランドＡ、Ｂは、初期化およびラッチ回路
２へ供給され、それらはそこに記憶される。初期化およ
びラッチ回路２は、該２つのオペランドをラッチした
時、残余の回路を初期化し、次にＤおよびＲ（Ａおよび
Ｂのラッチされたバージョン）を直接乗算器コア４へ、
また初期化値Ｉをマルチプレクサ６を経て乗算器コア４
へ、出力する。初期化値Ｉは、用いられる乗算器コアの
タイプに依存して、０であるか、またはＡおよびＢから
計算されうる。それぞれの反復サイクルにおいて、乗算
器コア４は、結果ラッチ８内に記憶される部分結果を発
生する。該部分結果の少なくともある諸ビットは、次の
反復サイクルのために、マルチプレクサ６を経て乗算器
コア４へ帰還される。全サイクル数が完了した時、結果
ラッチ８から乗算結果が出力される。
つの入力オペランドＡ、Ｂは、初期化およびラッチ回路
２へ供給され、それらはそこに記憶される。初期化およ
びラッチ回路２は、該２つのオペランドをラッチした
時、残余の回路を初期化し、次にＤおよびＲ（Ａおよび
Ｂのラッチされたバージョン）を直接乗算器コア４へ、
また初期化値Ｉをマルチプレクサ６を経て乗算器コア４
へ、出力する。初期化値Ｉは、用いられる乗算器コアの
タイプに依存して、０であるか、またはＡおよびＢから
計算されうる。それぞれの反復サイクルにおいて、乗算
器コア４は、結果ラッチ８内に記憶される部分結果を発
生する。該部分結果の少なくともある諸ビットは、次の
反復サイクルのために、マルチプレクサ６を経て乗算器
コア４へ帰還される。全サイクル数が完了した時、結果
ラッチ８から乗算結果が出力される。
【０００６】図１の回路は、一貫して、オペランドおよ
び部分結果の標準的２進表現を用いる。添付図面の図２
は、それぞれの反復において、また最終反復の後に、乗
算器コアが発生する結果が、加算されて標準的２進表現
を生じなくてはならない２数（例えば、桁上げ−セーブ
装置における桁上げ結果およびセーブ結果）によって表
されるように、乗算器コア内において冗長データ表現を
用いる回路を示す。図２に示されているような回路は、
乗算を完成するために最終加算を行わなくてはならない
という代償のもとに、より高速かつ／またはより経済的
な乗算器コアを与える。
び部分結果の標準的２進表現を用いる。添付図面の図２
は、それぞれの反復において、また最終反復の後に、乗
算器コアが発生する結果が、加算されて標準的２進表現
を生じなくてはならない２数（例えば、桁上げ−セーブ
装置における桁上げ結果およびセーブ結果）によって表
されるように、乗算器コア内において冗長データ表現を
用いる回路を示す。図２に示されているような回路は、
乗算を完成するために最終加算を行わなくてはならない
という代償のもとに、より高速かつ／またはより経済的
な乗算器コアを与える。
【０００７】図２は、２つの部分結果Ｃ、Ｓがどのよう
に、冗長データ表現を用いて乗算器コア１０から出力さ
れ、結果ラッチ１２内に記憶されるかを示す。これら２
つの部分結果Ｃ、Ｓの少なくともある諸ビットは、次に
それぞれのマルチプレクサ１４、１６を経て、次の反復
のために乗算器コア１０へ帰還される。最終反復が完了
した時、２つの部分結果Ｃ、Ｓは加算器１８へ供給さ
れ、そこでそれらは加算器演算を受けて最終乗算結果を
発生する。
に、冗長データ表現を用いて乗算器コア１０から出力さ
れ、結果ラッチ１２内に記憶されるかを示す。これら２
つの部分結果Ｃ、Ｓの少なくともある諸ビットは、次に
それぞれのマルチプレクサ１４、１６を経て、次の反復
のために乗算器コア１０へ帰還される。最終反復が完了
した時、２つの部分結果Ｃ、Ｓは加算器１８へ供給さ
れ、そこでそれらは加算器演算を受けて最終乗算結果を
発生する。
【０００８】図１および図２に示されている乗算器に対
する公知の改良は、早期終了（ｅａｒｌｙ ｔｅｒｍｉ
ｎａｔｉｏｎ）の機構を備えることである。早期終了と
は、乗算器コアを経てのさらなる反復が（通常は、これ
らの反復がそれぞれ結果に対して０のみを加算するであ
ろうという理由により）乗算結果の値を変化させないで
あろう状況を検出することにより、乗算器コアを経ての
平均反復数（従って、乗算演算を行うための平均時間）
を減少させようとする技術である。ある乗算器の設計に
おいては、入力オペランドの値を検査することにより、
必要とされるはずの反復数を決定することができる。通
常は、もしオペランドの一方または双方が小さければ、
最大反復数よりも少ない反復しか要らないが、もしオペ
ランドの双方が大きければ、全ての反復が必要となる。
する公知の改良は、早期終了（ｅａｒｌｙ ｔｅｒｍｉ
ｎａｔｉｏｎ）の機構を備えることである。早期終了と
は、乗算器コアを経てのさらなる反復が（通常は、これ
らの反復がそれぞれ結果に対して０のみを加算するであ
ろうという理由により）乗算結果の値を変化させないで
あろう状況を検出することにより、乗算器コアを経ての
平均反復数（従って、乗算演算を行うための平均時間）
を減少させようとする技術である。ある乗算器の設計に
おいては、入力オペランドの値を検査することにより、
必要とされるはずの反復数を決定することができる。通
常は、もしオペランドの一方または双方が小さければ、
最大反復数よりも少ない反復しか要らないが、もしオペ
ランドの双方が大きければ、全ての反復が必要となる。
【０００９】そのような早期終了の後の省略された反復
は、結果の値を変化させることはないが、乗算器コアを
経てのそれぞれの反復は乗算器出力に対し異なる重みを
与えるので、省略された反復は通常、出力バス上におけ
る該結果の位置、すなわち「整列（ａｌｉｇｎｍｅｎ
ｔ）」を変化させる。これを処理するために、早期終了
を実行する乗算器は、任意の早期終了によって起こされ
る結果整列への効果に対抗するために、乗算器コア出力
の可変長シフトを行う回路を備える。
は、結果の値を変化させることはないが、乗算器コアを
経てのそれぞれの反復は乗算器出力に対し異なる重みを
与えるので、省略された反復は通常、出力バス上におけ
る該結果の位置、すなわち「整列（ａｌｉｇｎｍｅｎ
ｔ）」を変化させる。これを処理するために、早期終了
を実行する乗算器は、任意の早期終了によって起こされ
る結果整列への効果に対抗するために、乗算器コア出力
の可変長シフトを行う回路を備える。
【００１０】添付図面の図３は、早期終了能力を備える
ように改変された図２の回路を示す。図３の回路は、図
２の回路と、部分結果Ｃ、Ｓに作用するそれぞれの早期
終了シフト機構２０、２２が追加されている点が異なっ
ている。演算において、もし乗算が早期終了せしめられ
るべきであれば、結果ラッチ１２の内容は、早期終了シ
フト機構２０、２２を経て送られ、乗算が終了せしめら
れた段階に依存する度合の再整列（ｒｅａｌｉｇｎｍｅ
ｎｔ）を受ける。再整列せしめられた部分結果は、次に
加算器１８によって組合わされる。
ように改変された図２の回路を示す。図３の回路は、図
２の回路と、部分結果Ｃ、Ｓに作用するそれぞれの早期
終了シフト機構２０、２２が追加されている点が異なっ
ている。演算において、もし乗算が早期終了せしめられ
るべきであれば、結果ラッチ１２の内容は、早期終了シ
フト機構２０、２２を経て送られ、乗算が終了せしめら
れた段階に依存する度合の再整列（ｒｅａｌｉｇｎｍｅ
ｎｔ）を受ける。再整列せしめられた部分結果は、次に
加算器１８によって組合わされる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、回路
寸法を小さく保ちつつ、高速演算が可能な乗算回路を提
供することである。小さい回路寸法は、小さい集積回路
ダイス型寸法を可能ならしめ、製造歩留りを改善し、か
つ集積回路上に他の機能素子のためのより多くのスペー
スを許容することにより、製造コストを低下せしめる。
寸法を小さく保ちつつ、高速演算が可能な乗算回路を提
供することである。小さい回路寸法は、小さい集積回路
ダイス型寸法を可能ならしめ、製造歩留りを改善し、か
つ集積回路上に他の機能素子のためのより多くのスペー
スを許容することにより、製造コストを低下せしめる。
【００１２】
【課題を解決するための手段】１特徴から見ると、本発
明は、１つまたはそれ以上の入力オペランドに対し複数
の異なるデータ処理演算の選択可能な１つを行う装置で
あって、行われるべき該データ処理演算が命令によって
選択されるようになっており、該装置が、 （ａ）乗算指令に応答して乗算結果を発生する乗算演算
を行う反復乗算器であって、該反復乗算器が、（i) 乗
算器コアと、（ii）該乗算器コアの出力から該乗算器コ
アの入力へ部分結果を帰還して反復演算を行う帰還手段
と、（iii)さらなる反復が前記乗算結果を変化せしめな
いであろう時、前記反復乗算器の演算を早期に終了せし
める早期終了手段と、を含む、前記反復乗算器と、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して入力オペランドに対し可変長シフトを行う汎用
シフト手段と、 （ｃ）前記反復乗算器の早期終了に応答して、前記乗算
結果の発生の一部としての前記汎用シフト手段によるビ
ット再整列のために、前記乗算器コアからの部分結果出
力を該汎用シフト手段へ送る手段と、 を含む、前記データ処理乗算装置を提供することであ
る。
明は、１つまたはそれ以上の入力オペランドに対し複数
の異なるデータ処理演算の選択可能な１つを行う装置で
あって、行われるべき該データ処理演算が命令によって
選択されるようになっており、該装置が、 （ａ）乗算指令に応答して乗算結果を発生する乗算演算
を行う反復乗算器であって、該反復乗算器が、（i) 乗
算器コアと、（ii）該乗算器コアの出力から該乗算器コ
アの入力へ部分結果を帰還して反復演算を行う帰還手段
と、（iii)さらなる反復が前記乗算結果を変化せしめな
いであろう時、前記反復乗算器の演算を早期に終了せし
める早期終了手段と、を含む、前記反復乗算器と、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して入力オペランドに対し可変長シフトを行う汎用
シフト手段と、 （ｃ）前記反復乗算器の早期終了に応答して、前記乗算
結果の発生の一部としての前記汎用シフト手段によるビ
ット再整列のために、前記乗算器コアからの部分結果出
力を該汎用シフト手段へ送る手段と、 を含む、前記データ処理乗算装置を提供することであ
る。
【００１３】本発明は、早期終了機構を有する反復乗算
器を提供する。本装置はまた、前記乗算器コアによって
実行される乗算命令以外の命令により要求されるシフト
を行う汎用シフト手段を有する。この汎用シフト手段
は、乗算器コア演算の早期終了の後に要求される任意の
ビット再整列の少なくともあるものを行うために、本発
明により再使用される。このような汎用シフト手段の再
使用は、１つの早期終了シフト機構の必要性を回避し、
従って、前記乗算器を実現するために要求される回路面
積を有利に減少せしめる。
器を提供する。本装置はまた、前記乗算器コアによって
実行される乗算命令以外の命令により要求されるシフト
を行う汎用シフト手段を有する。この汎用シフト手段
は、乗算器コア演算の早期終了の後に要求される任意の
ビット再整列の少なくともあるものを行うために、本発
明により再使用される。このような汎用シフト手段の再
使用は、１つの早期終了シフト機構の必要性を回避し、
従って、前記乗算器を実現するために要求される回路面
積を有利に減少せしめる。
【００１４】本発明は、前記反復乗算器がそれぞれの反
復において少なくとも２つの部分結果を生じる冗長デー
タ表現を用いる、高性能装置において用いられうる。冗
長データ表現の特に好ましい形式は、桁上げ−セーブ表
現であり、該表現によれば、加算器連鎖に沿っての桁上
げビットの比較的遅い伝搬が回避される。
復において少なくとも２つの部分結果を生じる冗長デー
タ表現を用いる、高性能装置において用いられうる。冗
長データ表現の特に好ましい形式は、桁上げ−セーブ表
現であり、該表現によれば、加算器連鎖に沿っての桁上
げビットの比較的遅い伝搬が回避される。
【００１５】そのような冗長データ表現を用いる装置に
おいては、それぞれの反復において１つより多くの部分
結果が発生せしめられることを認識すべきである。この
場合、早期終了が起こった時は、１つより多くの部分結
果が再整列を必要とする。従って、実施例においては、
前記汎用シフト手段へ送られない部分結果をビット再整
列させる、少なくとも１つの早期終了シフト手段もまた
備えられる。
おいては、それぞれの反復において１つより多くの部分
結果が発生せしめられることを認識すべきである。この
場合、早期終了が起こった時は、１つより多くの部分結
果が再整列を必要とする。従って、実施例においては、
前記汎用シフト手段へ送られない部分結果をビット再整
列させる、少なくとも１つの早期終了シフト手段もまた
備えられる。
【００１６】汎用シフト手段は、１つの部分結果の再整
列を処理することができ、従って、１つの早期終了シフ
ト機構の必要性を回避するが、他のシフト機構は、前記
汎用シフト手段によって行われるものと並列な、他の部
分結果の高速再整列のために備えられることを必要とす
る。
列を処理することができ、従って、１つの早期終了シフ
ト機構の必要性を回避するが、他のシフト機構は、前記
汎用シフト手段によって行われるものと並列な、他の部
分結果の高速再整列のために備えられることを必要とす
る。
【００１７】速度を犠牲にすることなく、そのような冗
長データ表現を処理するためには、前記部分結果から前
記乗算結果を発生する加算器を備えることが好ましい。
そのような加算器は、高性能の加算演算を行うように配
置されうる。
長データ表現を処理するためには、前記部分結果から前
記乗算結果を発生する加算器を備えることが好ましい。
そのような加算器は、高性能の加算演算を行うように配
置されうる。
【００１８】本発明は、異なる応用（例えば、ディジタ
ル信号プロセッサ、コンピュータ中央処理装置、など）
に対して適用されうることを認識すべきであるが、冗長
データ表現を用いる反復乗算器と組合わされた汎用シフ
ト手段の再使用は、前記加算器が加算演算および論理演
算を行う論理演算装置を含んでいる実施例においては特
に有利であるようである。
ル信号プロセッサ、コンピュータ中央処理装置、など）
に対して適用されうることを認識すべきであるが、冗長
データ表現を用いる反復乗算器と組合わされた汎用シフ
ト手段の再使用は、前記加算器が加算演算および論理演
算を行う論理演算装置を含んでいる実施例においては特
に有利であるようである。
【００１９】論理演算装置および汎用シフト手段を有す
る装置においては、汎用シフト手段は、論理演算装置と
並列に、または論理演算装置の下流に、配置されると有
効である。対照的に、本発明の実施例においては、前記
論理演算装置は複数のオペランド入力を有し、該オペラ
ンド入力の１つは前記汎用シフト手段の出力から取られ
る。
る装置においては、汎用シフト手段は、論理演算装置と
並列に、または論理演算装置の下流に、配置されると有
効である。対照的に、本発明の実施例においては、前記
論理演算装置は複数のオペランド入力を有し、該オペラ
ンド入力の１つは前記汎用シフト手段の出力から取られ
る。
【００２０】汎用シフト手段を論理演算装置の上流に置
くと、汎用シフト手段は、本発明に従って再使用され、
乗算の早期終了に続いてビット再整列を行うことが可能
になり、再整列せしめられた結果は必要な加算のために
論理演算装置へ送られる。
くと、汎用シフト手段は、本発明に従って再使用され、
乗算の早期終了に続いてビット再整列を行うことが可能
になり、再整列せしめられた結果は必要な加算のために
論理演算装置へ送られる。
【００２１】汎用シフト手段はいくつかの形式を取りう
るが、前記汎用シフト手段はバレルシフタを含むことが
好ましい。バレルシフタは、本発明との関係で用いられ
る有利な高速性能を有する。本発明の装置は、離散回路
部品として実現され、寸法の減少および回路部品数の減
少の利点を生じうる。しかし、本発明は、集積回路とし
ての実施例に特に適する。
るが、前記汎用シフト手段はバレルシフタを含むことが
好ましい。バレルシフタは、本発明との関係で用いられ
る有利な高速性能を有する。本発明の装置は、離散回路
部品として実現され、寸法の減少および回路部品数の減
少の利点を生じうる。しかし、本発明は、集積回路とし
ての実施例に特に適する。
【００２２】もう１つの特徴から見ると、本発明は、１
つまたはそれ以上の入力オペランドに対し複数の異なる
データ処理演算の選択可能な１つを行う方法であって、
行われるべき該データ処理演算が命令によって選択され
るようになっており、該方法が、 （ａ）乗算指令に応答して乗算結果を発生する反復乗算
演算を行うステップであって、該反復乗算演算ステップ
が、（i) 部分結果を発生するステップと、（ii）反復
演算を行うために該部分結果を帰還するステップと、
（iii)さらなる反復が前記乗算結果を変化せしめないで
あろう時、前記反復乗算を早期に終了せしめるステップ
と、を含む、前記反復乗算演算ステップと、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して、汎用シフト手段により、入力オペランドに対
し可変長シフトを行うステップと、 （ｃ）前記反復乗算演算の早期終了に応答して、前記乗
算結果の発生の一部としての前記汎用シフト手段による
ビット再整列のために、部分結果を該汎用シフト手段へ
送るステップと、 を含む、前記データ処理乗算方法を提供する。
つまたはそれ以上の入力オペランドに対し複数の異なる
データ処理演算の選択可能な１つを行う方法であって、
行われるべき該データ処理演算が命令によって選択され
るようになっており、該方法が、 （ａ）乗算指令に応答して乗算結果を発生する反復乗算
演算を行うステップであって、該反復乗算演算ステップ
が、（i) 部分結果を発生するステップと、（ii）反復
演算を行うために該部分結果を帰還するステップと、
（iii)さらなる反復が前記乗算結果を変化せしめないで
あろう時、前記反復乗算を早期に終了せしめるステップ
と、を含む、前記反復乗算演算ステップと、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して、汎用シフト手段により、入力オペランドに対
し可変長シフトを行うステップと、 （ｃ）前記反復乗算演算の早期終了に応答して、前記乗
算結果の発生の一部としての前記汎用シフト手段による
ビット再整列のために、部分結果を該汎用シフト手段へ
送るステップと、 を含む、前記データ処理乗算方法を提供する。
【００２３】本発明の、上述の、およびその他の、諸目
的、諸特徴および諸利点は、添付図面を参照しつつ行わ
れる、実施例に関する以下の詳細な説明により明らかに
される。
的、諸特徴および諸利点は、添付図面を参照しつつ行わ
れる、実施例に関する以下の詳細な説明により明らかに
される。
【００２４】
【実施例】図４は、コンピュータの中央処理装置部分内
のデータ経路を示す。算術および論理演算を受けること
を所望されるオペランドは、レジスタバンク２４のレジ
スタ内へロードされる。第１オペランドＸは、レジスタ
バンク２４から汎用バレルシフタ２６へ出力され、そこ
でそれは必要な任意の所望の可変長シフトを受け、その
後論理演算装置２８へ送られる。第２オペランドＹは、
レジスタバンク２４から直接論理演算装置２８へ出力さ
れる。
のデータ経路を示す。算術および論理演算を受けること
を所望されるオペランドは、レジスタバンク２４のレジ
スタ内へロードされる。第１オペランドＸは、レジスタ
バンク２４から汎用バレルシフタ２６へ出力され、そこ
でそれは必要な任意の所望の可変長シフトを受け、その
後論理演算装置２８へ送られる。第２オペランドＹは、
レジスタバンク２４から直接論理演算装置２８へ出力さ
れる。
【００２５】論理演算装置２８は、加算（減算はその特
殊なタイプである）のような算術演算およびビット毎の
ＡＮＤおよびＸＯＲのような論理演算を行う公知のタイ
プのものである。論理演算装置２８からの出力結果Ｚ
は、レジスタバンク２４へ送り返され、そこでそれは後
の操作のために記憶される。
殊なタイプである）のような算術演算およびビット毎の
ＡＮＤおよびＸＯＲのような論理演算を行う公知のタイ
プのものである。論理演算装置２８からの出力結果Ｚ
は、レジスタバンク２４へ送り返され、そこでそれは後
の操作のために記憶される。
【００２６】図５は、特定目的乗算器を含むように改変
された図４の回路を示す。入力オペランドＸ、Ｙは、レ
ジスタバンク２４から初期化装置３０へ出力され、初期
化装置３０は、乗算器の残部を初期化し、入力オペラン
ドのラッチされたバージョンであるＲおよびＤを直接反
復乗算器コア３６へ送る働きをする。
された図４の回路を示す。入力オペランドＸ、Ｙは、レ
ジスタバンク２４から初期化装置３０へ出力され、初期
化装置３０は、乗算器の残部を初期化し、入力オペラン
ドのラッチされたバージョンであるＲおよびＤを直接反
復乗算器コア３６へ送る働きをする。
【００２７】初期化値Ｉｃは、値ＲおよびＤから計算さ
れ、マルチプレクサ３２を経て乗算器コアへ送られる。
もし命令が、この演算が累算および乗算を行うべきこと
を指定していれば、累算オペランドは追加サイクルにお
いてレジスタバンク２４から初期化装置３０へ送られ
る。この追加サイクルは、サイクルシーケンス内の、値
ＲおよびＤを送るサイクルの直前に挿入される。ラッチ
された累算オペランドＩｓは、マルチプレクサ３４を経
て乗算器コアへ送られる。もし命令が、この演算が累算
を行うべきでないことを指定していれば、Ｉｓは０にセ
ットされる。初期化演算の一部として、桁上げビット
は、この特定の反復乗算器コア３６が、改変されたブー
ス被加数における桁上げ値およびセーブ値の一方を初期
化する様式の結果として、発生せしめられ、該桁上げビ
ットは、正しい結果を発生する終了時において結果内へ
加算される必要がある。
れ、マルチプレクサ３２を経て乗算器コアへ送られる。
もし命令が、この演算が累算および乗算を行うべきこと
を指定していれば、累算オペランドは追加サイクルにお
いてレジスタバンク２４から初期化装置３０へ送られ
る。この追加サイクルは、サイクルシーケンス内の、値
ＲおよびＤを送るサイクルの直前に挿入される。ラッチ
された累算オペランドＩｓは、マルチプレクサ３４を経
て乗算器コアへ送られる。もし命令が、この演算が累算
を行うべきでないことを指定していれば、Ｉｓは０にセ
ットされる。初期化演算の一部として、桁上げビット
は、この特定の反復乗算器コア３６が、改変されたブー
ス被加数における桁上げ値およびセーブ値の一方を初期
化する様式の結果として、発生せしめられ、該桁上げビ
ットは、正しい結果を発生する終了時において結果内へ
加算される必要がある。
【００２８】乗算器コア３６は、入力オペランドＤ、Ｒ
およびマルチプレクサの出力ＶおよびＷに対して乗算演
算を反復的に行い、部分結果を桁上げ−セーブ形式で結
果ラッチ３８内に記憶せしめ、該部分結果の少なくとも
ある諸ビットをマルチプレクサ３２、３４を経て乗算器
コア３６の入力へ帰還する。
およびマルチプレクサの出力ＶおよびＷに対して乗算演
算を反復的に行い、部分結果を桁上げ−セーブ形式で結
果ラッチ３８内に記憶せしめ、該部分結果の少なくとも
ある諸ビットをマルチプレクサ３２、３４を経て乗算器
コア３６の入力へ帰還する。
【００２９】早期終了が検出された（例えば、入力Ｘ、
Ｙが、結果のビット数を制限する小さい数である）時、
または乗算器が４反復を全て完了した時は、結果ラッチ
３８内の部分結果は、汎用バレルシフタ２６および早期
終了シフト機構４０を経て論理演算装置２８へ送られ
る。汎用バレルシフタ２６および早期終了シフト機構４
０は、起こった早期終了の前に乗算器コア３６が行った
反復サイクル数に依存して、前記部分結果のビット再整
列を行う。一般的にいうと、行われた反復サイクル数が
少ないほど、要求されるであろうビット再整列は大きく
なる。論理演算装置２８は、再整列せしめられた部分結
果（例えば、桁上げ結果およびセーブ結果）を、汎用バ
レルシフタ２６および早期終了シフト機構４０から受
け、これらと桁上げビットとを加算して最終結果を発生
し、該最終結果は次にレジスタバンク２４へ帰されて記
憶される。
Ｙが、結果のビット数を制限する小さい数である）時、
または乗算器が４反復を全て完了した時は、結果ラッチ
３８内の部分結果は、汎用バレルシフタ２６および早期
終了シフト機構４０を経て論理演算装置２８へ送られ
る。汎用バレルシフタ２６および早期終了シフト機構４
０は、起こった早期終了の前に乗算器コア３６が行った
反復サイクル数に依存して、前記部分結果のビット再整
列を行う。一般的にいうと、行われた反復サイクル数が
少ないほど、要求されるであろうビット再整列は大きく
なる。論理演算装置２８は、再整列せしめられた部分結
果（例えば、桁上げ結果およびセーブ結果）を、汎用バ
レルシフタ２６および早期終了シフト機構４０から受
け、これらと桁上げビットとを加算して最終結果を発生
し、該最終結果は次にレジスタバンク２４へ帰されて記
憶される。
【００３０】乗算器の演算は、乗算器コア３６の１、
２、３、または４反復の後に終了しうる。コアの反復の
後には、コアの出力値を、汎用バレルシフタ２６、早期
終了シフト機構４０、論理演算装置２８、を経て送り、
結果をレジスタバンク２４内へ書込むための１または２
サイクルが存在する。これらのサイクルの第１のものＷ
Ｌは常に生じて、結果の低位３２ビットを指示された結
果レジスタに書込む。これらのサイクルの第２のものＷ
Ｈは、もし乗算命令が、結果の高位６４ビットもレジス
タへ書込まれるべきである旨を指定していれば、生じ
る。
２、３、または４反復の後に終了しうる。コアの反復の
後には、コアの出力値を、汎用バレルシフタ２６、早期
終了シフト機構４０、論理演算装置２８、を経て送り、
結果をレジスタバンク２４内へ書込むための１または２
サイクルが存在する。これらのサイクルの第１のものＷ
Ｌは常に生じて、結果の低位３２ビットを指示された結
果レジスタに書込む。これらのサイクルの第２のものＷ
Ｈは、もし乗算命令が、結果の高位６４ビットもレジス
タへ書込まれるべきである旨を指定していれば、生じ
る。
【００３１】下記の表１は、汎用バレルシフタ２６が、
乗算命令中に、反復乗算器コア３６からの桁上げ値に対
してビット再整列を行うために用いられる８つの場合の
それぞれにおいて、汎用バレルシフタ２６が行う演算を
与える。
乗算命令中に、反復乗算器コア３６からの桁上げ値に対
してビット再整列を行うために用いられる８つの場合の
それぞれにおいて、汎用バレルシフタ２６が行う演算を
与える。
【００３２】
【表１】
【００３３】反復乗算器コア３６からの（セーブ値とし
ても知られる）加算結果の整列を補正するために用いら
れる早期終了シフト機構４０はまた、同じ演算の一部と
して選択機能をも行う。早期終了シフト機構４０は、本
明細書においてｓｕｍａ〔３２：０〕およびｓｕｍｂ
〔３２：０〕と呼ばれる、反復乗算器コア３６からの２
つの３３ビットバスを受入れ、それらのバスはいっしょ
に６６ビットの加算結果を表す。下記の表２は、これら
の入力バスからのいずれの諸ビットが、論理演算装置２
８へのバスＡ〔３１：０〕上へ供給されるべく選択され
るかを示す。
ても知られる）加算結果の整列を補正するために用いら
れる早期終了シフト機構４０はまた、同じ演算の一部と
して選択機能をも行う。早期終了シフト機構４０は、本
明細書においてｓｕｍａ〔３２：０〕およびｓｕｍｂ
〔３２：０〕と呼ばれる、反復乗算器コア３６からの２
つの３３ビットバスを受入れ、それらのバスはいっしょ
に６６ビットの加算結果を表す。下記の表２は、これら
の入力バスからのいずれの諸ビットが、論理演算装置２
８へのバスＡ〔３１：０〕上へ供給されるべく選択され
るかを示す。
【００３４】
【表２】
【００３５】早期終了ビット再整列が行われる諸サイク
ル中における、さまざまなバス上の値の例を、 （１）１×１、 （２）１００×１００、 （３）１００００×１００００、 （４）１００００００×１００００００、 の計算（全て１６進数の値）の場合について、以下に与
える。これらの値は、それらがそれぞれ１、２、３、お
よび４反復サイクルの後に完了するために選択されたも
のである。諸値は、表３に記載されている以下のバスに
対して与えられる。
ル中における、さまざまなバス上の値の例を、 （１）１×１、 （２）１００×１００、 （３）１００００×１００００、 （４）１００００００×１００００００、 の計算（全て１６進数の値）の場合について、以下に与
える。これらの値は、それらがそれぞれ１、２、３、お
よび４反復サイクルの後に完了するために選択されたも
のである。諸値は、表３に記載されている以下のバスに
対して与えられる。
【００３６】
【表３】
【００３７】例１：１反復サイクル後に終了する、１×
１の計算。 サイクルＷＬ： Ｂ＝０１００００００、ｓｕｍａ＝０
０００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝０００００００４、Ａ
＝ＦＦＦＦＦＦＦＣ、およびＡＬＵ＝０００００００
１。サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ
＝００００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦ
Ｆ、桁上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＦＦＦＦＥ０
０、Ａ＝０００００１ＦＦ、およびＡＬＵ＝０００００
０００。
１の計算。 サイクルＷＬ： Ｂ＝０１００００００、ｓｕｍａ＝０
０００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝０００００００４、Ａ
＝ＦＦＦＦＦＦＦＣ、およびＡＬＵ＝０００００００
１。サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ
＝００００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦ
Ｆ、桁上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＦＦＦＦＥ０
０、Ａ＝０００００１ＦＦ、およびＡＬＵ＝０００００
０００。
【００３８】例２：２反復サイクル後に終了する、１０
０×１００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝０
０００１ＦＣ８０、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０００００４８０、Ａ
＝ＦＦＦＦＦＣ８０、およびＡＬＵ＝０００００１０
０。 サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ＝０
０００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＦＦＦＦＥ００、Ａ
＝０００００１ＦＦ、およびＡＬＵ＝０００００００
０。
０×１００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝０
０００１ＦＣ８０、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０００００４８０、Ａ
＝ＦＦＦＦＦＣ８０、およびＡＬＵ＝０００００１０
０。 サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ＝０
０００００１ＦＣ、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＦＦＦＦＥ００、Ａ
＝０００００１ＦＦ、およびＡＬＵ＝０００００００
０。
【００３９】例３：３反復サイクル後に終了する、１０
０００×１００００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝０
０１ＦＣ８０００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０００４８０００、Ａ
＝ＦＦＦＣ８０００、およびＡＬＵ＝０００１０００
０。 サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ＝０
０１ＦＣ８０００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＥ００００００、Ａ
＝０１ＦＦＦＦＦＦ、およびＡＬＵ＝０００００００
０。
０００×１００００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝０
０１ＦＣ８０００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０００４８０００、Ａ
＝ＦＦＦＣ８０００、およびＡＬＵ＝０００１０００
０。 サイクルＷＨ： Ｂ＝８０００００００、ｓｕｍａ＝０
０１ＦＣ８０００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝ＦＥ００００００、Ａ
＝０１ＦＦＦＦＦＦ、およびＡＬＵ＝０００００００
０。
【００４０】例４：４反復サイクル後に終了する、１０
０００００×１００００００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝１
ＦＣ８０００００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０４８０００００、Ａ
＝ＦＣ８０００００、およびＡＬＵ＝０１０００００
０。 サイクルＷＨ： Ｂ＝００００００００、ｓｕｍａ＝１
ＦＣ８０００００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝００００００００、Ａ
＝ＦＦＦＦＦＦＦＦ、およびＡＬＵ＝０００００００
０。
０００００×１００００００の計算。 サイクルＷＬ： Ｂ＝０１２０００００、ｓｕｍａ＝１
ＦＣ８０００００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝０、Ｓｈｉｆｔ０ｏｕｔ＝０４８０００００、Ａ
＝ＦＣ８０００００、およびＡＬＵ＝０１０００００
０。 サイクルＷＨ： Ｂ＝００００００００、ｓｕｍａ＝１
ＦＣ８０００００、ｓｕｍｂ＝０ＦＦＦＦＦＦＦＦ、桁
上げ＝１、Ｓｈｉｆｔ０ｏｕｔ＝００００００００、Ａ
＝ＦＦＦＦＦＦＦＦ、およびＡＬＵ＝０００００００
０。
【００４１】汎用バレルシフタ２６は、乗算器コア３６
により単一結果のみが出力されるように非冗長データ表
現が用いられる状況において、再使用されうる。この場
合、別個の早期終了シフト機構４０は必要でなくなる。
汎用バレルシフタ２６と論理演算装置２８との相対位置
は逆にされうる。この場合は、論理演算装置２８は、汎
用バレルシフタ２６内における適切な可変長シフトによ
り最終結果が発生せしめられる前に行われるべき、乗算
演算が早期終了しうるそれぞれの異なる段階に対し１つ
ある、いくつかの特定目的加算を実行する必要がある。
により単一結果のみが出力されるように非冗長データ表
現が用いられる状況において、再使用されうる。この場
合、別個の早期終了シフト機構４０は必要でなくなる。
汎用バレルシフタ２６と論理演算装置２８との相対位置
は逆にされうる。この場合は、論理演算装置２８は、汎
用バレルシフタ２６内における適切な可変長シフトによ
り最終結果が発生せしめられる前に行われるべき、乗算
演算が早期終了しうるそれぞれの異なる段階に対し１つ
ある、いくつかの特定目的加算を実行する必要がある。
【００４２】論理演算装置２８の上流への汎用バレルシ
フタ２６の配置は、乗算器による早期終了再整列に対す
るその再使用を特に容易ならしめる。汎用バレルシフタ
は、通常、論理演算装置と並列に、または論理演算装置
の下流に、配設される。
フタ２６の配置は、乗算器による早期終了再整列に対す
るその再使用を特に容易ならしめる。汎用バレルシフタ
は、通常、論理演算装置と並列に、または論理演算装置
の下流に、配設される。
【００４３】以上においては、本発明の実施例を同期論
理装置に関して詳述してきたが、本発明は、非同期論理
装置に対しても適用可能であることを認識すべきであ
る。ここでは、本発明の説明のための実施例を、添付図
面を参照しつつ詳述したが、本発明は記載通りのそれら
の実施例に制限されるものではないこと、および添付の
特許請求の範囲によって定められる本発明の範囲および
精神から逸脱することなく、それに対するさまざまな変
更および改変が、本技術分野に習熟した者によりなされ
うることを理解すべきである。
理装置に関して詳述してきたが、本発明は、非同期論理
装置に対しても適用可能であることを認識すべきであ
る。ここでは、本発明の説明のための実施例を、添付図
面を参照しつつ詳述したが、本発明は記載通りのそれら
の実施例に制限されるものではないこと、および添付の
特許請求の範囲によって定められる本発明の範囲および
精神から逸脱することなく、それに対するさまざまな変
更および改変が、本技術分野に習熟した者によりなされ
うることを理解すべきである。
【図１】反復乗算器を示す図。
【図２】冗長データ表現を用いる反復乗算器を示す図。
【図３】冗長データ表現を用い、かつ早期終了機構を有
する反復乗算器を示す図。
する反復乗算器を示す図。
【図４】論理演算装置およびバレルシフタの配置を示す
図。
図。
【図５】早期終了機構の一部として汎用バレルシフタを
再使用する反復乗算器を示す図。
再使用する反復乗算器を示す図。
２６ 汎用バレルシフタ ２８ 論理演算装置 ３２ マルチプレクサ ３４ マルチプレクサ ３６ 反復乗算器コア ３８ 結果ラッチ ４０ 早期終了シフト機構
Claims (10)
- 【請求項１】 １つまたはそれ以上の入力オペランドに
対し複数の異なるデータ処理演算の選択可能な１つを行
う装置であって、行われるべき該データ処理演算が命令
によって選択されるようになっており、該装置が、 （ａ）乗算指令に応答して乗算結果を発生する乗算演算
を行う反復乗算器であって、該反復乗算器が、（i) 乗
算器コアと、（ii）該乗算器コアの出力から該乗算器コ
アの入力へ部分結果を帰還して反復演算を行う帰還手段
と、（iii)さらなる反復が前記乗算結果を変化せしめな
いであろう時、前記反復乗算器の演算を早期に終了せし
める早期終了手段と、を含む、前記反復乗算器と、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して入力オペランドに対し可変長シフトを行う汎用
シフト手段と、 （ｃ）前記反復乗算器の早期終了に応答して、前記乗算
結果の発生の一部としての前記汎用シフト手段によるビ
ット再整列のために、前記乗算器コアからの部分結果出
力を該汎用シフト手段へ送る手段と、 を含む、前記データ処理乗算装置。 - 【請求項２】 前記反復乗算器が、それぞれの反復にお
いて少なくとも２つの部分結果を与える冗長データ表現
を用いる、請求項１記載の装置。 - 【請求項３】 前記冗長データ表現が桁上げ−セーブ表
現である、請求項２記載の装置。 - 【請求項４】 前記汎用シフト手段へ送られない部分結
果をビット再整列せしめる、少なくとも１つの早期終了
シフト手段をさらに含む、請求項２記載の装置。 - 【請求項５】 前記部分結果から前記乗算結果を発生す
る加算器をさらに含む、請求項２記載の装置。 - 【請求項６】 前記加算器が、加算演算および論理演算
を行う論理演算装置を含む、請求項５記載の装置。 - 【請求項７】 前記論理演算装置が複数のオペランド入
力を有し、該オペランド入力の１つが、前記汎用シフト
手段の出力から取られる、請求項６記載の装置。 - 【請求項８】 前記汎用シフト手段がバレルシフタを含
む、請求項１記載の装置。 - 【請求項９】 集積回路の形式を有する、請求項１記載
の装置。 - 【請求項１０】 １つまたはそれ以上の入力オペランド
に対し複数の異なるデータ処理演算の選択可能な１つを
行う方法であって、行われるべき該データ処理演算が命
令によって選択されるようになっており、該方法が、 （ａ）乗算指令に応答して乗算結果を発生する反復乗算
演算を行うステップであって、該反復乗算演算ステップ
が、（i) 部分結果を発生するステップと、（ii）反復
演算を行うために該部分結果を帰還するステップと、
（iii)さらなる反復が前記乗算結果を変化せしめないで
あろう時、前記反復乗算を早期に終了せしめるステップ
と、を含む、前記反復乗算演算ステップと、 （ｂ）前記乗算指令以外の１つまたはそれ以上の命令に
応答して、汎用シフト手段により、入力オペランドに対
し可変長シフトを行うステップと、 （ｃ）前記反復乗算演算の早期終了に応答して、前記乗
算結果の発生の一部としての前記汎用シフト手段による
ビット再整列のために、部分結果を該汎用シフト手段へ
送るステップと、 を含む、前記データ処理乗算方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94047677 | 1994-03-11 | ||
| GB9404767A GB2287333B (en) | 1994-03-11 | 1994-03-11 | Data processing multiplier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07271557A true JPH07271557A (ja) | 1995-10-20 |
| JP3516504B2 JP3516504B2 (ja) | 2004-04-05 |
Family
ID=10751697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03409995A Expired - Lifetime JP3516504B2 (ja) | 1994-03-11 | 1995-02-22 | データ処理乗算装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557563A (ja) |
| JP (1) | JP3516504B2 (ja) |
| GB (1) | GB2287333B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451712B1 (ko) * | 1997-03-12 | 2004-11-16 | 엘지전자 주식회사 | 멀티플리케이션장치및방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008608A1 (en) * | 1995-08-31 | 1997-03-06 | Intel Corporation | A set of instructions for operating on packed data |
| US6173303B1 (en) | 1998-11-06 | 2001-01-09 | National Semiconductor Corp. | Multiply circuit and method that detects portions of operands whose partial products are superfluous and modifies partial product manipulation accordingly |
| US7200738B2 (en) | 2002-04-18 | 2007-04-03 | Micron Technology, Inc. | Reducing data hazards in pipelined processors to provide high processor utilization |
| EP1710690A1 (en) * | 2005-04-07 | 2006-10-11 | STMicroelectronics (Research & Development) Limited | Multiplication circuitry |
| US9146706B2 (en) * | 2006-05-05 | 2015-09-29 | Qualcomm Incorporated | Controlled-precision iterative arithmetic logic unit |
| US20240111525A1 (en) * | 2022-09-29 | 2024-04-04 | Tenstorrent Inc. | Multiplication hardware block with adaptive fidelity control system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4276607A (en) * | 1979-04-09 | 1981-06-30 | Sperry Rand Corporation | Multiplier circuit which detects and skips over trailing zeros |
| US4868777A (en) * | 1986-09-12 | 1989-09-19 | Matsushita Electric Industrial Co., Ltd. | High speed multiplier utilizing signed-digit and carry-save operands |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
| JPH0792739B2 (ja) * | 1989-05-22 | 1995-10-09 | 甲府日本電気株式会社 | 浮動小数点データ正規化方式 |
| US5008850A (en) * | 1990-05-25 | 1991-04-16 | Sun Microsystems, Inc. | Circuitry for multiplying binary numbers |
-
1994
- 1994-03-11 GB GB9404767A patent/GB2287333B/en not_active Expired - Lifetime
- 1994-08-26 US US08/297,694 patent/US5557563A/en not_active Expired - Lifetime
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1995
- 1995-02-22 JP JP03409995A patent/JP3516504B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
| KR100451712B1 (ko) * | 1997-03-12 | 2004-11-16 | 엘지전자 주식회사 | 멀티플리케이션장치및방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2287333A (en) | 1995-09-13 |
| GB2287333B (en) | 1998-02-11 |
| US5557563A (en) | 1996-09-17 |
| GB9404767D0 (en) | 1994-04-27 |
| JP3516504B2 (ja) | 2004-04-05 |
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