JPH07271486A - 電子回路 - Google Patents
電子回路Info
- Publication number
- JPH07271486A JPH07271486A JP5883994A JP5883994A JPH07271486A JP H07271486 A JPH07271486 A JP H07271486A JP 5883994 A JP5883994 A JP 5883994A JP 5883994 A JP5883994 A JP 5883994A JP H07271486 A JPH07271486 A JP H07271486A
- Authority
- JP
- Japan
- Prior art keywords
- electronic circuit
- dev3
- dev1
- devices
- dev2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 回路規模を増大させることなく、異なる二つ
のデバイスがそれぞれ他のデバイスとデータ転送を行う
ことができる電子回路を提供する。 【構成】 ＤＥＶ１とＤＥＶ３の間の信号線１を接続す
る際、その信号線１の途中にＤＥＶ１およびＤＥＶ２の
出力インピーダンスに比べて十分大きな抵抗２を挿入
し、ＤＥＶ２とＤＥＶ３の間は直接接続して電子回路を
構成する。ＤＥＶ１とＤＥＶ３の間でデータ転送をして
いる最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信号
を出力すると、ＤＥＶ１からのデータ転送制御信号は抵
抗２を介してＤＥＶ３に接続されているため、ＤＥＶ２
の信号がＤＥＶ３に伝わりＤＥＶ２とＤＥＶ３の間でデ
ータ転送が可能となる。
のデバイスがそれぞれ他のデバイスとデータ転送を行う
ことができる電子回路を提供する。 【構成】 ＤＥＶ１とＤＥＶ３の間の信号線１を接続す
る際、その信号線１の途中にＤＥＶ１およびＤＥＶ２の
出力インピーダンスに比べて十分大きな抵抗２を挿入
し、ＤＥＶ２とＤＥＶ３の間は直接接続して電子回路を
構成する。ＤＥＶ１とＤＥＶ３の間でデータ転送をして
いる最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信号
を出力すると、ＤＥＶ１からのデータ転送制御信号は抵
抗２を介してＤＥＶ３に接続されているため、ＤＥＶ２
の信号がＤＥＶ３に伝わりＤＥＶ２とＤＥＶ３の間でデ
ータ転送が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ装置等に
適用される電子回路に関する。
適用される電子回路に関する。
【０００２】
【従来の技術】従来、二つのデバイス（以下、これらを
ＤＥＶ１、ＤＥＶ２と呼ぶ。）がそれぞれ他のデバイス
（以下、これらをＤＥＶ３と呼ぶ。）とデータ転送可能
な電子回路としては、図９および図１０に示すよう電子
回路が知られている。
ＤＥＶ１、ＤＥＶ２と呼ぶ。）がそれぞれ他のデバイス
（以下、これらをＤＥＶ３と呼ぶ。）とデータ転送可能
な電子回路としては、図９および図１０に示すよう電子
回路が知られている。
【０００３】ここで、図９に示す電子回路においては、
ＤＥＶ１とＤＥＶ２の調停回路２０を持ち、例えば、Ｄ
ＥＶ１とＤＥＶ３の間でデータ転送中は、ＤＥＶ２は待
ち状態となり、ＤＥＶ１とＤＥＶ３の間のデータ転送が
終了した後ＤＥＶ２とＤＥＶ３の間のデータ転送を行う
ようになっている。
ＤＥＶ１とＤＥＶ２の調停回路２０を持ち、例えば、Ｄ
ＥＶ１とＤＥＶ３の間でデータ転送中は、ＤＥＶ２は待
ち状態となり、ＤＥＶ１とＤＥＶ３の間のデータ転送が
終了した後ＤＥＶ２とＤＥＶ３の間のデータ転送を行う
ようになっている。
【０００４】また、図１０に示す電子回路においては、
ＤＥＶ３が独立にＤＥＶ１およびＤＥＶ２用のインター
フェースを持ち、ＤＥＶ１とＤＥＶ３の間およびＤＥＶ
２とＤＥＶ３の間でそれぞれ独立にデータ転送を行うよ
うになっている。
ＤＥＶ３が独立にＤＥＶ１およびＤＥＶ２用のインター
フェースを持ち、ＤＥＶ１とＤＥＶ３の間およびＤＥＶ
２とＤＥＶ３の間でそれぞれ独立にデータ転送を行うよ
うになっている。
【０００５】しかしながら、上述したような従来の電子
回路においては、次のような問題がある。
回路においては、次のような問題がある。
【０００６】まず、図９に示す電子回路においては、Ｄ
ＥＶ１とＤＥＶ２の調停回路２０が新たに必要となるた
め、回路規模が増大するという問題がある。
ＥＶ１とＤＥＶ２の調停回路２０が新たに必要となるた
め、回路規模が増大するという問題がある。
【０００７】また、図１０に示す電子回路においては、
ＤＥＶ３が独立にＤＥＶ１およびＤＥＶ２用のインター
フェースを持つため、ＤＥＶ３の回路規模が増大すると
いう問題がある。
ＤＥＶ３が独立にＤＥＶ１およびＤＥＶ２用のインター
フェースを持つため、ＤＥＶ３の回路規模が増大すると
いう問題がある。
【０００８】
【発明が解決しようとする課題】このように従来の電子
回路では、回路規模を増大させることなく、異なる二つ
のデバイスがそれぞれ他のデバイスとデータ転送を行う
ことはできなかった。
回路では、回路規模を増大させることなく、異なる二つ
のデバイスがそれぞれ他のデバイスとデータ転送を行う
ことはできなかった。
【０００９】本発明は、かかる課題を解決するためにな
されたもので、回路規模を増大させることなく、異なる
二つのデバイスがそれぞれ他のデバイスとデータ転送を
行うことができる電子回路の提供を目的とする。
されたもので、回路規模を増大させることなく、異なる
二つのデバイスがそれぞれ他のデバイスとデータ転送を
行うことができる電子回路の提供を目的とする。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め、請求項１記載の発明は、第１及び第２のデバイスが
それぞれ第３のデバイスとデータ転送可能な電子回路に
おいて、第３のデバイスと第１及び第２のデバイスとの
間を接続する信号線と、第３のデバイスと第１のデバイ
スとの間の信号線に挿入された抵抗とを具備する。
め、請求項１記載の発明は、第１及び第２のデバイスが
それぞれ第３のデバイスとデータ転送可能な電子回路に
おいて、第３のデバイスと第１及び第２のデバイスとの
間を接続する信号線と、第３のデバイスと第１のデバイ
スとの間の信号線に挿入された抵抗とを具備する。
【００１１】請求項２記載の発明は、第１及び第２のデ
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第３のデバイスと第１及び第２のデバ
イスとの間を接続する信号線と、第３のデバイスと第１
のデバイスとの間の信号線に挿入され、第１及び第２の
デバイスの内部抵抗よりも十分大きな値をもつ抵抗とを
具備する。
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第３のデバイスと第１及び第２のデバ
イスとの間を接続する信号線と、第３のデバイスと第１
のデバイスとの間の信号線に挿入され、第１及び第２の
デバイスの内部抵抗よりも十分大きな値をもつ抵抗とを
具備する。
【００１２】請求項３記載の発明は、二つのデバイスで
ある専用メモリを持つ演算装置とメモリアクセス制御回
路をそれぞれ他のデバイスであるメモリと接続したＣＰ
Ｕを有するコンピュータ装置における電子回路におい
て、演算装置とメモリの間の信号線の途中に演算装置お
よびメモリアクセス制御回路の出力インピーダンスに比
べて十分大きな抵抗を挿入し、メモリアクセス制御回路
とメモリの間は直接接続して構成したことを特徴とす
る。
ある専用メモリを持つ演算装置とメモリアクセス制御回
路をそれぞれ他のデバイスであるメモリと接続したＣＰ
Ｕを有するコンピュータ装置における電子回路におい
て、演算装置とメモリの間の信号線の途中に演算装置お
よびメモリアクセス制御回路の出力インピーダンスに比
べて十分大きな抵抗を挿入し、メモリアクセス制御回路
とメモリの間は直接接続して構成したことを特徴とす
る。
【００１３】請求項４記載の発明は、第１及び第２のデ
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第１のデバイスと第３のデバイスの間
の信号線の途中に設けられ、第１及び第２のデバイスの
出力インピーダンスに比べて十分大きな値をもつ抵抗
と、第１のデバイスによるデータ送受信のタイミングを
コントロールする手段と、第２のデバイスと第３のデバ
イスとを直接接続する手段とを具備する。
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第１のデバイスと第３のデバイスの間
の信号線の途中に設けられ、第１及び第２のデバイスの
出力インピーダンスに比べて十分大きな値をもつ抵抗
と、第１のデバイスによるデータ送受信のタイミングを
コントロールする手段と、第２のデバイスと第３のデバ
イスとを直接接続する手段とを具備する。
【００１４】請求項５記載の発明は、第１及び第２のデ
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第１のデバイスと第３のデバイスの間
の信号線の途中に設けられ、第１及び第２のデバイスの
出力インピーダンスに比べて十分大きな値をもつ抵抗
と、第１のデバイスに対してデータを再送させる手段
と、第２のデバイスと第３のデバイスとを直接接続する
手段とを具備する。
バイスがそれぞれ第３のデバイスとデータ転送可能な電
子回路において、第１のデバイスと第３のデバイスの間
の信号線の途中に設けられ、第１及び第２のデバイスの
出力インピーダンスに比べて十分大きな値をもつ抵抗
と、第１のデバイスに対してデータを再送させる手段
と、第２のデバイスと第３のデバイスとを直接接続する
手段とを具備する。
【００１５】
【作用】本発明では、ＤＥＶ１とＤＥＶ３の間の信号線
を接続する際、その信号線の途中にＤＥＶ１およびＤＥ
Ｖ２の出力インピーダンスに比べて十分大きな抵抗を挿
入し、ＤＥＶ２とＤＥＶ３の間は直接接続して電子回路
を構成してある。
を接続する際、その信号線の途中にＤＥＶ１およびＤＥ
Ｖ２の出力インピーダンスに比べて十分大きな抵抗を挿
入し、ＤＥＶ２とＤＥＶ３の間は直接接続して電子回路
を構成してある。
【００１６】ＤＥＶ１とＤＥＶ３の間でデータ転送をし
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、ＤＥＶ１からのデータ転送制御信号は
抵抗を介してＤＥＶ３に接続されているため、ＤＥＶ２
の信号がＤＥＶ３に伝わりＤＥＶ２とＤＥＶ３の間でデ
ータ転送が可能となる。
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、ＤＥＶ１からのデータ転送制御信号は
抵抗を介してＤＥＶ３に接続されているため、ＤＥＶ２
の信号がＤＥＶ３に伝わりＤＥＶ２とＤＥＶ３の間でデ
ータ転送が可能となる。
【００１７】特に、上記電子回路において、ＤＥＶ１を
演算装置、ＤＥＶ２をメモリアクセス制御回路、ＤＥＶ
３をメモリとすると、従来、専用メモリを持つ演算装置
ではＣＰＵが直接この専用メモリにアクセスすることは
不可能であったが、本発明によって簡単に可能となる。
演算装置、ＤＥＶ２をメモリアクセス制御回路、ＤＥＶ
３をメモリとすると、従来、専用メモリを持つ演算装置
ではＣＰＵが直接この専用メモリにアクセスすることは
不可能であったが、本発明によって簡単に可能となる。
【００１８】
【実施例】以下、本発明の実施例の詳細を図面に基づい
て説明する。
て説明する。
【００１９】まず、本発明の第一実施例について説明す
る。
る。
【００２０】図１は、本発明の第一実施例に係る電子回
路の構成を示す図である。
路の構成を示す図である。
【００２１】同図に示す電子回路は、ＤＥＶ１とＤＥＶ
３の間のデータ転送よりも、ＤＥＶ２とＤＥＶ３の間の
データ転送を優先させた場合の例を示す。
３の間のデータ転送よりも、ＤＥＶ２とＤＥＶ３の間の
データ転送を優先させた場合の例を示す。
【００２２】図１に示す電子回路では、ＤＥＶ１とＤＥ
Ｖ３の間の信号線１を接続する際、その信号線１の途中
にＤＥＶ１およびＤＥＶ２の出力インピーダンスに比べ
て十分大きな抵抗２を挿入し、ＤＥＶ２とＤＥＶ３の間
は直接接続して構成してある。 次に動作を示す。
Ｖ３の間の信号線１を接続する際、その信号線１の途中
にＤＥＶ１およびＤＥＶ２の出力インピーダンスに比べ
て十分大きな抵抗２を挿入し、ＤＥＶ２とＤＥＶ３の間
は直接接続して構成してある。 次に動作を示す。
【００２３】ＤＥＶ１とＤＥＶ３の間でデータ転送をし
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
【００２４】これは、ＤＥＶ１からのデータ転送制御信
号は抵抗２を介してＤＥＶ３に接続されているためであ
る。詳しくは、図２に示すように、ＤＥＶ１とＤＥＶ３
の間でデータ転送をしている最中に、ＤＥＶ２からデー
タ転送制御信号が出力されると、Ｒ＞＞ｒ1 ，ｒ2 （ｒ
1 ，ｒ2 は内部抵抗）なので、
号は抵抗２を介してＤＥＶ３に接続されているためであ
る。詳しくは、図２に示すように、ＤＥＶ１とＤＥＶ３
の間でデータ転送をしている最中に、ＤＥＶ２からデー
タ転送制御信号が出力されると、Ｒ＞＞ｒ1 ，ｒ2 （ｒ
1 ，ｒ2 は内部抵抗）なので、
【数１】 であり、Ｖ3 とＶ2 がほぼ等しくなるからである。
【００２５】次に、本発明の第二実施例について説明す
る。
る。
【００２６】第二実施例は本発明の電子回路をコンピュ
ータ装置に適用した場合の例を示す。 図３は、本発明
の第二実施例に係る電子回路の構成を示す図である。
ータ装置に適用した場合の例を示す。 図３は、本発明
の第二実施例に係る電子回路の構成を示す図である。
【００２７】図３に示す電子回路では、ＣＰＵ６の他に
演算装置３を持ち、この演算装置３は専用メモリを持
つ。
演算装置３を持ち、この演算装置３は専用メモリを持
つ。
【００２８】第二実施例においては、図１に示した第一
実施例に係る電子回路において、ＤＥＶ１を演算装置
３、ＤＥＶ２をメモリアクセス制御回路４、ＤＥＶ３を
メモリ５とし場合に相当する。
実施例に係る電子回路において、ＤＥＶ１を演算装置
３、ＤＥＶ２をメモリアクセス制御回路４、ＤＥＶ３を
メモリ５とし場合に相当する。
【００２９】動作に関しては図１に示した第一実施例に
係る電子回路と同様である。
係る電子回路と同様である。
【００３０】なお、従来、専用メモリを持つ演算装置で
はＣＰＵが直接この専用メモリにアクセスすることは不
可能であったが、本発明によって簡単に可能となる。
はＣＰＵが直接この専用メモリにアクセスすることは不
可能であったが、本発明によって簡単に可能となる。
【００３１】第二実施例の他の例を図４に示す。図４に
示す電子回路では、ラインバッファにアクセスする二つ
のアドレス線の一方に抵抗Ｒを挿入してある。抵抗Ｒを
適当な値にとると、ＰＤＣあるいはＣＯＤＥＣが常にメ
モリへのアドレス線、データ線（ＭＡ ０〜１５、ＭＤ
０〜３１）をドライブしていてもバッファの内容をホ
ストバスよりＣＰＵによって直接読み出すことができ
る。これは、ラインバッファをアクセスしているとき、
抵抗ＲはＰＤＣあるいはＣＯＤＥＣの状態により、Ｐｕ
ｌｌ−ｕｐあるいはＰｕｌｌ−ｄｏｕｎ抵抗としてみえ
るからである。なお、ＰＤＣあるいはＣＯＤＥＣがアク
セスする際は、ＯＥをdisable することが必要である。
示す電子回路では、ラインバッファにアクセスする二つ
のアドレス線の一方に抵抗Ｒを挿入してある。抵抗Ｒを
適当な値にとると、ＰＤＣあるいはＣＯＤＥＣが常にメ
モリへのアドレス線、データ線（ＭＡ ０〜１５、ＭＤ
０〜３１）をドライブしていてもバッファの内容をホ
ストバスよりＣＰＵによって直接読み出すことができ
る。これは、ラインバッファをアクセスしているとき、
抵抗ＲはＰＤＣあるいはＣＯＤＥＣの状態により、Ｐｕ
ｌｌ−ｕｐあるいはＰｕｌｌ−ｄｏｕｎ抵抗としてみえ
るからである。なお、ＰＤＣあるいはＣＯＤＥＣがアク
セスする際は、ＯＥをdisable することが必要である。
【００３２】次に、本発明の第三実施例について説明す
る。
る。
【００３３】図５は、本発明の第三実施例に係る電子回
路の構成を示す図である。
路の構成を示す図である。
【００３４】同図に示す電子回路は、ＤＥＶ１がデータ
送受信のタイミングをコントロールするＲＤＹ信号７を
備えていること以外は図１に示す電子回路と同様であ
る。なお、ＲＤＹ信号７は、インアクティブの時ＤＥＶ
１はウエイト状態となり、アクティブの時ＤＥＶ１はデ
ータ転送状態となる。
送受信のタイミングをコントロールするＲＤＹ信号７を
備えていること以外は図１に示す電子回路と同様であ
る。なお、ＲＤＹ信号７は、インアクティブの時ＤＥＶ
１はウエイト状態となり、アクティブの時ＤＥＶ１はデ
ータ転送状態となる。
【００３５】次に動作を各デバイス間のデータ制御信号
を示す図６を参照して説明する。
を示す図６を参照して説明する。
【００３６】ＤＥＶ１とＤＥＶ３の間でデータ転送をし
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
【００３７】一方、ＤＥＶ１とＤＥＶ３の間でデータ転
送中にＤＥＶ２からアクセスを発生すると、通常ＤＥＶ
１は正常なデータを送受信することができない。しか
し、本実施例では、ＤＥＶ１がデータ送受信のタイミン
グをコントロールするＲＤＹ信号を備えているので、Ｄ
ＥＶ２がＤＥＶ３をアクセスしている期間中はＤＥＶ１
に対してＲＤＹ信号をインアクティブにすることによ
り、ＤＥＶ１が誤ったデータを送受信することがなくな
る。
送中にＤＥＶ２からアクセスを発生すると、通常ＤＥＶ
１は正常なデータを送受信することができない。しか
し、本実施例では、ＤＥＶ１がデータ送受信のタイミン
グをコントロールするＲＤＹ信号を備えているので、Ｄ
ＥＶ２がＤＥＶ３をアクセスしている期間中はＤＥＶ１
に対してＲＤＹ信号をインアクティブにすることによ
り、ＤＥＶ１が誤ったデータを送受信することがなくな
る。
【００３８】次に、本発明の第四実施例について説明す
る。
る。
【００３９】図７は、本発明の第四実施例に係る電子回
路の構成を示す図である。
路の構成を示す図である。
【００４０】同図に示す電子回路は、ＤＥＶ１がデータ
を再送可能であって、ＤＥＶ２がＤＥＶ１にＲＥＳＥＮ
Ｄ信号８を出力可能であること以外は図１に示す電子回
路と同様である。
を再送可能であって、ＤＥＶ２がＤＥＶ１にＲＥＳＥＮ
Ｄ信号８を出力可能であること以外は図１に示す電子回
路と同様である。
【００４１】次に動作を各デバイス間のデータ制御信号
を示す図８を参照して説明する。
を示す図８を参照して説明する。
【００４２】ＤＥＶ１とＤＥＶ３の間でデータ転送をし
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
ている最中に、ＤＥＶ２がＤＥＶ３にデータ転送制御信
号を出力すると、その信号はＤＥＶ３に伝わりＤＥＶ２
とＤＥＶ３の間でデータ転送が可能となる。
【００４３】一方、ＤＥＶ１とＤＥＶ３の間でデータ転
送中にＤＥＶ２からアクセスを発生すると、通常ＤＥＶ
１は正常なデータを送受信することができない。しか
し、本実施例では、この場合、ＤＥＶ２がＤＥＶ１にＲ
ＥＳＥＮＤ信号を出力することにより、ＤＥＶ１が誤っ
たデータを送受信することがなくなる。また、ＤＥＶ１
がデータを再送可能でるので、ＤＥＶ２とＤＥＶ３の間
のデータ転送が終了した後に、ＤＥＶ１とＤＥＶ３の間
のデータ転送を再開できる。
送中にＤＥＶ２からアクセスを発生すると、通常ＤＥＶ
１は正常なデータを送受信することができない。しか
し、本実施例では、この場合、ＤＥＶ２がＤＥＶ１にＲ
ＥＳＥＮＤ信号を出力することにより、ＤＥＶ１が誤っ
たデータを送受信することがなくなる。また、ＤＥＶ１
がデータを再送可能でるので、ＤＥＶ２とＤＥＶ３の間
のデータ転送が終了した後に、ＤＥＶ１とＤＥＶ３の間
のデータ転送を再開できる。
【００４４】ＤＥＶ１がデータ送受信のタイミングをコ
ントロールするＲＤＹ信号を備えているので、ＤＥＶ２
がＤＥＶ３をアクセスしている期間中はＤＥＶ１に対し
てＲＤＹ信号をインアクティブにすることにより、ＤＥ
Ｖ１が誤ったデータを送受信することがなくなる。
ントロールするＲＤＹ信号を備えているので、ＤＥＶ２
がＤＥＶ３をアクセスしている期間中はＤＥＶ１に対し
てＲＤＹ信号をインアクティブにすることにより、ＤＥ
Ｖ１が誤ったデータを送受信することがなくなる。
【００４５】なお、本発明は、上述した実施例に限定さ
れない。
れない。
【００４６】例えば、上述した実施例では、ＤＥＶ１〜
ＤＥＶ３の一例として演算装置、をメモリアクセス制御
回路、メモリなどを挙げたが、ＤＥＶ１〜ＤＥＶ３はこ
れらに限定されず、ＤＥＶ１〜ＤＥＶ３には、例えば、
各種装置、素子、回路などが含まれる。
ＤＥＶ３の一例として演算装置、をメモリアクセス制御
回路、メモリなどを挙げたが、ＤＥＶ１〜ＤＥＶ３はこ
れらに限定されず、ＤＥＶ１〜ＤＥＶ３には、例えば、
各種装置、素子、回路などが含まれる。
【００４７】また、抵抗の代わりに抵抗と同様の機能を
奏する各種素子、装置、回路などを挿入してもよい。
奏する各種素子、装置、回路などを挿入してもよい。
【００４８】
【発明の効果】以上説明したように本発明の電子回路に
よれば、回路規模を増大させることなく、異なる二つの
デバイスがそれぞれ他のデバイスとデータ転送を行うこ
とができる。
よれば、回路規模を増大させることなく、異なる二つの
デバイスがそれぞれ他のデバイスとデータ転送を行うこ
とができる。
【図１】本発明の第一実施例に係る電子回路の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の第一実施例に係る電子回路の構成の詳
細を示すブロック図である。
細を示すブロック図である。
【図３】本発明の第二実施例に係る電子回路の構成を示
すブロック図である。
すブロック図である。
【図４】本発明の第二実施例に係る電子回路の他の構成
を示すブロック図である。
を示すブロック図である。
【図５】本発明の第三実施例に係る電子回路の構成を示
すブロック図である。
すブロック図である。
【図６】本発明の第三実施例に係る電子回路における各
デバイス間のデータ制御信号を示す図である。
デバイス間のデータ制御信号を示す図である。
【図７】本発明の第四実施例に係る電子回路の構成を示
すブロック図である。
すブロック図である。
【図８】本発明の第四実施例に係る電子回路における各
デバイス間のデータ制御信号を示す図である。
デバイス間のデータ制御信号を示す図である。
【図９】従来の電子回路の構成を示すブロック図であ
る。
る。
【図１０】従来の他の電子回路の構成を示すブロック図
である。
である。
１…信号線 ２…抵抗 ３…演算装置 ４…メモリアクセス制御回路 ５…メモリ ６…ＣＰＵ ７…ＲＤＹ信号 ８…ＲＥＳＥＮＤ信号
Claims (5)
- 【請求項１】 第１及び第２のデバイスがそれぞれ第３
のデバイスとデータ転送可能な電子回路において、 第３のデバイスと第１及び第２のデバイスとの間を接続
する信号線と、 第３のデバイスと第１のデバイスとの間の信号線に挿入
された抵抗とを具備することを特徴とする電子回路。 - 【請求項２】 第１及び第２のデバイスがそれぞれ第３
のデバイスとデータ転送可能な電子回路において、 第３のデバイスと第１及び第２のデバイスとの間を接続
する信号線と、 第３のデバイスと第１のデバイスとの間の信号線に挿入
され、第１及び第２のデバイスの内部抵抗よりも十分大
きな値をもつ抵抗とを具備することを特徴とする電子回
路。 - 【請求項３】 二つのデバイスである専用メモリを持つ
演算装置とメモリアクセス制御回路をそれぞれ他のデバ
イスであるメモリと接続したＣＰＵを有するコンピュー
タ装置における電子回路において、 演算装置とメモリの間の信号線の途中に演算装置および
メモリアクセス制御回路の出力インピーダンスに比べて
十分大きな抵抗を挿入し、メモリアクセス制御回路とメ
モリの間は直接接続して構成したことを特徴とする電子
回路。 - 【請求項４】 第１及び第２のデバイスがそれぞれ第３
のデバイスとデータ転送可能な電子回路において、 第１のデバイスと第３のデバイスの間の信号線の途中に
設けられ、第１及び第２のデバイスの出力インピーダン
スに比べて十分大きな値をもつ抵抗と、 第１のデバイスによるデータ送受信のタイミングをコン
トロールする手段と、 第２のデバイスと第３のデバイスとを直接接続する手段
とを具備することを特徴とする電子回路。 - 【請求項５】 第１及び第２のデバイスがそれぞれ第３
のデバイスとデータ転送可能な電子回路において、 第１のデバイスと第３のデバイスの間の信号線の途中に
設けられ、第１及び第２のデバイスの出力インピーダン
スに比べて十分大きな値をもつ抵抗と、 第１のデバイスに対してデータを再送させる手段と、 第２のデバイスと第３のデバイスとを直接接続する手段
とを具備することを特徴とする電子回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5883994A JPH07271486A (ja) | 1994-03-29 | 1994-03-29 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5883994A JPH07271486A (ja) | 1994-03-29 | 1994-03-29 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271486A true JPH07271486A (ja) | 1995-10-20 |
Family
ID=13095828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5883994A Withdrawn JPH07271486A (ja) | 1994-03-29 | 1994-03-29 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07271486A (ja) |
-
1994
- 1994-03-29 JP JP5883994A patent/JPH07271486A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7328399B2 (en) | Synchronous serial data communication bus | |
| TWI242717B (en) | Memory bus termination | |
| US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
| JPH07182078A (ja) | データ処理システムおよび動作方法 | |
| JP4377603B2 (ja) | バス通信システムおよびその通信制御方法 | |
| US5978865A (en) | System for performing DMA transfers where an interrupt request signal is generated based on the value of the last of a plurality of data bits transmitted | |
| JP3405360B2 (ja) | コンピュータ装置バス、マスタ装置とスレーブ装置の間で通信する方法およびデータ幅を調整する方法 | |
| US20100064083A1 (en) | Communications device without passive pullup components | |
| IL189039A (en) | A serial communication channel that responds to addresses | |
| US20070002827A1 (en) | Automated serial protocol target port transport layer retry mechanism | |
| WO1992016896A1 (en) | Eight-bit parallel communications method and apparatus | |
| US20180196764A1 (en) | Computing module with serial data connectivity | |
| US5896549A (en) | System for selecting between internal and external DMA request where ASP generates internal request is determined by at least one bit position within configuration register | |
| US7096290B2 (en) | On-chip high speed data interface | |
| US6742142B2 (en) | Emulator, a data processing system including an emulator, and method of emulation for testing a system | |
| JP3703532B2 (ja) | 多重化アドレスバスを備えたコンピュータシステム | |
| JPH07271486A (ja) | 電子回路 | |
| US6629171B2 (en) | Driving the last inbound signal on a line in a bus with a termination | |
| EP0793181B1 (en) | Data transmission system between master and slave and slave using the same | |
| JPH09102808A (ja) | 相手方メモリを用いた二つのプロセッサ間の非同期直列通信用送受信装置 | |
| US6292861B1 (en) | Processor having interface with bus arbitration circuit | |
| TW490614B (en) | UART automatic half-duplex direction control with programmable delay | |
| JPS63231665A (ja) | バス有効利用方式 | |
| JPH1188381A (ja) | 通信システム、ｕｓｂファンクションデバイス、通信システム制御方法および通信状況表示プログラムを記録した媒体 | |
| JPH02257352A (ja) | Ｖｍｅバスを用いた高速ローカルバス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |