JPH07271413A - 制御命令演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 命令の実行性能に影響を与えずに、ＰＯＬ命
令の実行スケジューリングでのタスクスイッチ時間のオ
ーバーヘッドを最小に抑える。 【構成】 汎用マイクロプロセッサμＰと産業用プラン
ト制御用のプログラミングＰＯＬ命令を実行する専用ハ
ードウェアＨ／Ｗである専用プロセッサＰＯＬＧと、Ｐ
ＯＬコードの命令が格納されているＰＯＬコードメモリ
と、ＰＯＬＧがＰＯＬ命令の実行上使用するＰＯＬソー
ス空間とからなり、上記ＰＯＬＧを、ＰＯＬ命令の実行
コードのアドレスを示すプログラムカウンタと、ＰＯＬ
命令実行専用の汎用レジスタであるアキュームレータを
含むＰＯＬ命令を実行するのに必要な各種データを記憶
する汎用レジスタと、ＰＯＬのソースアドレスを計算す
るソースアドレス計算部と、μＰとのインターフェース
を行うバスインターフェースと、ソースアクセスを行う
ソースアクセスインターフェースと、ＰＯＬコードをフ
ェッチするＣＤＩＦ部と、ＰＯＬ命令の演算を行う演算
部と、実行制御を行う管理部とから構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、産業用プラントコン
トローラ等の制御命令すなわちＰＯＬ命令を、汎用マイ
クロプロセッサとＰＯＬＧとを組み合せたマルチプロセ
ッサ方式で実行する制御命令演算処理装置に関するもの
である。

【０００２】

【従来の技術】図３９は、特開昭６１−４８００１号公
報の「プログラマブルコントローラ」に示された従来の
システム構成例である。図において、（５０−１）は汎
用マイクロプロセッサ（以下ＭＰＵ）、（５０−２）は
システムメモリ、（５０−３）はシステム入出力回路、
（５０−４）はプログラムメモリ、（５０−５）は１ビ
ット論理プロセッサ（以下ＬＰＵ）、（５０−５）はダ
ミーオペレーションコード発生器を示す。又図４０は、
特開昭６１−２６４４３２号公報の「シーケンス演算制
御装置」に示された従来のシステム構成例である。図に
おいて、（５１−１）はタイマーオン・オフ処理、カウ
ンタ処理等のワード（１６ビット）毎の演算処理を行う
プロセッサ（以下ＣＰＵ）、（５１−２）は論理和、論
理積、排他論理和等のビットごとの演算処理を行うプロ
セッサ（以下ＳＱＣ）、（５１−３）はワード演算命令
及びビット演算命令からなる一連の命令を記憶するメモ
リを示す。

【０００３】次に、特開昭６１−４８００１号公報の
「プログラマブルコントローラ」（図３９）に示された
従来のシステム構成例の動作について説明する。この従
来例は、汎用マイクロプロセッサと１ビット論理プロセ
ッサを併用するＨ／Ｗ構成を持ち、汎用μＰではシステ
ム制御と数値演算処理を、１ビット論理プロセッサ（以
下ＬＰＵ）ではシーケンス制御を分担させている。ＭＰ
ＵとＬＰＵは各々実行モードを持っており、数値演算実
行はＭＰＵモードで、シーケンス制御はＬＰＵモードで
行う事になる。これらの実行モードの切り替えは、ＭＰ
ＵモードからＬＰＵモードへは、ＭＰＵのモード切り替
え命令によって行われ、ＬＰＵモードからＭＰＵモード
へは、ＬＰＵのモード切り替え命令によって行われる。
ＭＰＵモードの時にはＬＰＵはホールドされ、ＬＰＵモ
ードの時にはＭＰＵはホールドされる。

【０００４】次に、特開昭６１−２６４４３２号公報の
「シーケンス演算制御装置」（図４０）に示された従来
のシステム構成例の動作について説明する。この従来例
もビット演算部（以下ＳＱＣ）とワード演算部間でＣＰ
Ｕがその実行判断を行い、ビット演算で有れば上記ＳＱ
Ｃへ実行を移し、ワード演算で有ればＣＰＵが続けて実
行する。又、ＳＱＣが実行するときはＣＰＵはホールド
されている。

【０００５】

【発明が解決しようとする課題】図３９で示した従来の
プログラマブルコントローラでは、 （１）ＭＰＵの実行する命令とＬＰＵの実行する命令を
意識してモードの切り替えを行う必要がある。 （２）ＭＰＵモード時にはＬＰＵはホールド状態にな
り、ＬＰＵモード時にはＭＰＵはホールド状態になる。 これらの問題点として、以下があげられる。 （１）ＭＰＵ／ＬＰＵモードを意識するには、アプリケ
ーションプログラムでモード切り替えを行うか、システ
ムで行うか、いずれにしてもＳ／Ｗが関与し、システム
全体のオーバヘッドを大きくする。 （２）又、アプリケーションで切り替えを行うとする
と、ユーザーにとっては非常に使い難いシステムとな
り、システムで切り替えを行うと、命令毎にＭＰＵ命令
かＬＰＵ命令かを認識せねばならず、益々オーバヘッド
は大きくなる。 （３）ホールド状態に移行する時と、ホールド状態が解
除される時にＭＰＵとＬＰＵ間でハンドシェークに要す
る時間が必要となる。

【０００６】更に、図４０で示した従来のシーケンス演
算制御装置でも、 （１）ＣＰＵが行う命令かＳＱＣが行う命令かの判断処
理が必要である。 （２）ＣＰＵ−ＳＱＣ間のバスの取り合いを相手方をホ
ールドＨＯＬＤすることで調停しており、その調停で数
バスサイクル必要である。 （３）ＳＱＣの演算結果をＣＰＵへ渡すのにＳ／Ｗ処理
数ステップが必要である。 等の問題点がある。これらのＨ／Ｗ及びＳ／Ｗ処理は、
極端な性能低下を招くことになる。本発明では「汎用μ
Ｐを用いて、制御用ＰＯＬ命令を高速に実行する。」こ
とが最大の課題である。

【０００７】この発明は上記のような課題を解決するた
めになされたものであり、汎用μＰと制御命令実行専用
プロセッサを用いて、制御命令を高速に実行することを
主な目的としている。個々の目的を詳述するとつぎのと
おりである。 （１）ＰＯＬ命令実行自体の高速化を図る。 （２）汎用μＰとＰＯＬ命令実行専用コプロセッサの同
期方法の効率化を図る。 （３）汎用μＰ実行とＰＯＬＧ実行の命令の切り分けを
行う。 （４）ＰＯＬＧで検出した命令実行中に発生したエラー
の、汎用μＰへのリアルタイムな通知を図る。 （５）ＰＯＬ命令の実行管理Ｆ／Ｗ（ＰＯＬエミュレー
タ）と各モジュールの起動スケジュールを管理するＦ／
Ｗ（ＰＯＬスケジューラ）の、切り替え時間の短縮を行
う。 （６）ＰＯＬのアプリケーションの不正アクセスをＨ／
Ｗで検出し、アプリケーションのデバッグ効率をあげ
る。 （７）ＰＯＬ命令実行時間に影響与えずに、プログラム
モニタやソースモニタ等のＰＯＬプログラムのデバッグ
を行う。

【０００８】

【課題を解決するための手段】この発明に係わる制御命
令演算処理装置はつぎのとおりである。ＰＯＬＧを、Ｐ
ＯＬ命令の実行コードのアドレスを示すＰＣと、ＰＯＬ
命令実行専用の汎用レジスタであるＡＣＣを含むＰＯＬ
命令を実行するのに必要な各種データを記憶するレジス
タファイルと、ＰＯＬのソースアドレスを計算するＳＡ
Ｄ部と、前記μＰとのＩ／Ｆを行うＭＰＩＦ部と、ソー
スアクセスを行うＳＡＩＦ部と、ＰＯＬコードをフェッ
チするＣＤＩＦ部と、ＰＯＬ命令の演算を行うＡＬＵ部
と、実行制御を行うＥＸＥ部とから構成し、上記ＣＰＵ
で、前記ＰＯＬＧでのＰＯＬ命令の実行を、上記汎用μ
Ｐのリードバスアクセスと同期させ、上記汎用μＰへの
ＰＯＬステータスとして、ＰＯＬ命令の実行結果をＰＯ
ＬＧから返し、ＰＯＬ命令の実行を起動し、これらの命
令実行状態を監視しているＰＯＬエミュレータと、この
ＰＯＬエミュレータの動作とＰＯＬＧの命令実行を同期
化し、前記ＰＯＬＧのＨ／Ｗの動作及びＰＯＬエミュレ
ータ動作のオーバヘッドを最小にした。

【０００９】又ＣＰＵに、上記ＰＯＬＧ内部の上記ＣＤ
ＩＦ部で上記ＰＯＬ命令のコードを判別し、ＰＯＬＧの
上記Ｈ／Ｗで実行可能な実行命令か、上記汎用μＰで実
行することが必要なＦ／Ｗ実行命令かを判別するデコー
ド部を設け、その判断結果を上記ＰＯＬＧから上記汎用
μＰへ上記ＰＯＬステータスとして返し、上記ＰＯＬエ
ミュレータが前記Ｈ／Ｗ実行命令か前記Ｆ／Ｗ実行命令
かを即座に認識できるようにした。

【００１０】又ＣＰＵで、ＣＤＩＦ部で上記ＰＯＬステ
ータスのフォーマット構成図内にＰＯＬ命令のオペコー
ドを実装して、上記Ｆ／Ｗ実行命令の実行時に、上記汎
用μＰで前記ＰＯＬステータスのオペコード部を分岐判
断し、上記ＰＯＬエミュレータの分岐処理に要するオー
バヘッドを削減する。

【００１１】又ＣＰＵで、ＰＯＬ命令を実行した時に発
生するオーバーフローやメモリパリティエラー等を上記
ＰＯＬＧで検出し、これらエラーをＰＯＬＧからＰＯＬ
ステータスとして返し、上記ＰＯＬエミュレータでＰＯ
Ｌ命令毎のエラー発生を認識し、エラー発生タイミング
とエラー発生箇所を認識し、命令毎のエラー処理をリア
ルタイムに行う。

【００１２】又ＣＰＵにおいて、ＰＯＬ命令を実行した
時に発生するエラーを一箇所にまとめるＥＸステータス
レジスタを設け、ＥＸステータスレジスタにエラー要因
がセットされた事でＰＯＬステータスの上記フォーマッ
トの特定ビットがセットされる様にして、ＰＯＬ命令実
行中に発生する多くのエラー要因を一つにまとめ、上記
ＰＯＬエミュレータは前記ＰＯＬステータスの前記特定
のビットのみをチェックして、エラーの発生の有無を確
認し、更にエラー処理内で前記ＥＸステータスレジスタ
の内容をチェックしてどのようなエラーが発生したかを
判断する。

【００１３】又ＣＰＵで、ＰＯＬＧ内部にＰＯＬ命令の
実行時間を計数するカウンタを設け、一定時間ＰＯＬ命
令の実行が行われると、上記ＰＯＬステータスのフォー
マットの特定ビットをセットして、上記ＰＯＬエミュレ
ータ経由でＰＯＬ命令の実行と通信Ｓ／Ｗやメンテナン
ス用Ｓ／Ｗ等他のＳ／Ｗとの時間割スケジューリングを
管理するＰＯＬスケジューラを設け、前記特定ビットを
検出して前記ＰＯＬスケジューラがＰＯＬ命令の占有時
間超過を判断し、各種ＰＯＬプログラムの集合であるＰ
ＯＬモジュールについて、切り替え時間のオーバヘッド
を少なくする。

【００１４】又ＣＰＵにおいて、上記ＰＯＬＧ内部に計
数カウンタ値設定用のレジスタを設け、このレジスタの
設定値と上記計数カウンタの出力とを比較するコンパレ
ータとを設け、ＰＯＬ命令の実行占有時間を可変にし、
上記ＰＯＬスケジューラが任意にＰＯＬ命令の実行占有
時間を調整する。

【００１５】又ＣＰＵにおいて、上記ＰＯＬ命令の実行
より優先順位の高い通信Ｓ／Ｗやメンテナンス用Ｓ／Ｗ
等からの要求で、ＰＯＬ命令の実行を中断する為の手段
として、ＰＯＬＧ内部に他のＳ／Ｗからライトできるス
ケジューラポートを設け、上記Ｓ／Ｗがこのスケジュー
ラポートにライトアクセスすることで、ＰＯＬステータ
スのフォーマットの特定ビットをセットし、上記ＰＯＬ
スケジューラがこの特定ビットを検出して、上記ＰＯＬ
モジュールについて切り替え時間のオーバヘッドを少な
くする。

【００１６】又ＣＰＵにおいて、上記ＰＯＬソース空間
をアドレス計算の為にベースポインタを備えた１６個の
セグメントに分割し、前記ソース空間のアクセス方式と
して前記セグメント方式を採用し、ＰＯＬエミュレータ
がソース空間の管理を行う。

【００１７】又ＣＰＵにおいて、上記ＰＯＬ命令で使用
する４個のインデックスレジスタを設け、該インデック
スレジスタと前記１６個のセグメントを使用して１６種
類のインデックス修飾を上記ＰＯＬＧで行い、ＰＯＬソ
ースのアドレス計算を行う。

【００１８】又ＣＰＵにおいて、上記インデックスレジ
スタと上記セグメントとでインデックス修飾されたソー
スアドレスに対し、これらアドレスの上限値及び下限値
を設定できるソースアドレスリミットレジスタを設け、
ＰＯＬアプリケーションで誤ったソースアドレス指定が
あった場合に上／下限をチェックし、上／下限を越える
アドレスについてリミットエラーを検出する。

【００１９】又ＣＰＵにおいて、上記リミットエラーを
検出する為の上記リミットレジスタを上記セグメントレ
ジスタに対応すべく、１６個の空間に分割し、ＰＯＬア
プリケーションで誤ったソースアドレス指定があった場
合に上／下限をチェックし、前記リミットエラーを１６
個のソース空間毎に検出する。

【００２０】又ＣＰＵにおいて、アプリケーションでア
クセスされる上記ＰＯＬソース空間のリミットエラー
を、ＰＯＬステータス及びＥＸステータスのフォーマッ
ト内に実装し、上記ＰＯＬＧから汎用μＰにＰＯＬステ
ータスとして返すことで、ＰＯＬエミュレータにリミッ
トエラーの有ったことをリアルタイムに通知し、エラー
発生時の命令実行状態等を故障情報として残すようにし
た。

【００２１】又ＣＰＵにおいて、上記ＰＯＬ命令のソー
スアドレスを設定するＳＡＲレジスタを設け、この設定
値とＰＯＬ命令実行時に計算されたソースアドレスとの
比較を行うコンパレータとを設け、これらの値が一致し
たことを検出し、この検出結果を上記ＰＯＬエミュレー
タに通知して、ＰＯＬ命令の実行を中断し、メンテナン
スツールからのソースモニタ機能などを行う。

【００２２】又ＣＰＵにおいて、上記ＰＯＬ命令のソー
スアドレスが一致したことを検出した結果をＰＯＬエミ
ュレータに通知する為、一致結果をＰＯＬステータスフ
ォーマット内の特定ビットに実装してこのフォーマット
を返すことにより上記ＰＯＬスケジューラに通知し、ソ
ースモニタ機能等のメンテナンスツールへの応答をＰＯ
Ｌ命令の実行に影響を与えること無く実現する。

【００２３】又ＣＰＵにおいて、上記ＰＯＬ命令の実行
アドレスを設定するＰＣＲレジスタを設け、この設定値
とコードフェッチ時に計算されたプログラムカウンタＰ
Ｃ値とを比較するコンパレータとを設け、プログラムカ
ウンタＰＣ値が一致したことを検出し、この検出結果を
ＰＯＬエミュレータに通知することで、ＰＯＬ命令の実
行を中断し、メンテナンスツールからのプログラムモニ
タ機能などを行う。

【００２４】又ＣＰＵにおいて、上記ＰＯＬ命令の上記
プログラムカウンタＰＣ値の一致を検出し、その結果を
ＰＯＬエミュレータに通知する為、一致結果をＰＯＬス
テータスフォーマット内の特定ビットに実装して、この
フォーマットを返すことによりＰＯＬスケジューラに通
知し、プログラムモニタ機能等のメンテナンスツールへ
の応答をＰＯＬ命令の実行に影響を与える事無く実現す
る。

【００２５】

【作用】この発明における制御命令演算処理装置は、上
記手段に対応して以下の作用を果たす。

【００２６】汎用μＰもＰＯＬＧもお互いの動作中に他
のプロセッサをホールドせずに、汎用μＰのバスアクセ
スでＰＯＬＧと同期をとっている為、μＰ−ＰＯＬＧ間
でのハンドシェーク処理や競合処理によるオーバヘッド
を無くすこともできる。μＰからＰＯＬＧへのリードア
クセスで返すＰＯＬステータスに、ＰＯＬＧでの演算結
果を示す事で、ＰＯＬＧでの命令実行状態がμＰで認識
でき、又次命令への起動処理も高速に行われる。また、
ＣＤＩＦ部に各ＰＯＬ命令の実行部位を識別する機能を
持つ事で、μＰのＰＯＬエミュレータで行うＦ／Ｗ実行
命令か、ＰＯＬＧのみで行うＨ／Ｗ命令かを即座に判断
し、Ｈ／Ｗ命令で有ればそのままＰＯＬＧで命令実行ま
で行う。

【００２７】ＰＯＬステータスに、Ｆ／Ｗ実行命令であ
る事を示すと共に、ＰＯＬエミュレータで行う命令コー
ドを実装する事で、Ｆ／Ｗの分岐処理を高速化する。

【００２８】更に、ＰＯＬステータスに、ＰＯＬ命令実
行時のエラー発生を示し、エラー要因レジスタやエラー
発生アドレス，エラー発生データを格納するレジスタに
よって、エラー発生時の解析を容易に行う事ができる。

【００２９】ＥＸステータスに、各種エラーの詳細内容
を示す事で、ＰＯＬステータスのビットアサインを節減
し、ＰＯＬエミュレータ処理を簡単にする事ができる。

【００３０】又、ＰＯＬＧ実行時間をカウントするカウ
ンタによって、ＰＯＬスケジューラに対してＰＯＬ命令
実行の占有時間を知らせ、エミュレータからスケジュー
ラへの切り替え時間を最小にすると共に、割り込み処理
を使用したスイッチ（切換）動作に比べ、精度の高いス
イッチ動作が可能となる。

【００３１】更に、上記カウンタの設定値を可変とする
事で、ＰＯＬ命令の実行時間をチューニング（調整）す
る事を容易に行う事ができる。

【００３２】各種Ｓ／Ｗがセットできるスケジューラへ
のＰＯＬ命令中断要求ビットを上記ＰＯＬステータスに
設けた事で、各Ｓ／ＷとＰＯＬスケジューラ間のスイッ
チ時間を最小にする事ができる。

【００３３】１６種類のソース空間をサポ−トするセグ
メントレジスタによって、ＰＯＬのソース空間をアプリ
ケーションで柔軟に使用できる様になる。

【００３４】専用プロセッサ内にインデックスレジスタ
を設け、インデックス修飾時のアドレス計算を、ＰＯＬ
Ｇで行う事によって、ＰＯＬ命令の実行時間を更に短縮
できる。

【００３５】１６種のインデックスによりＰＯＬソース
のアドレスを高速に計算する。

【００３６】ソースアドレスリミットレジスタによっ
て、アプリケーションの不正アドレスを検出する事がで
き、前記レジスタを分割し、不正アドレスをより細かい
範囲で検出できる。又リミットエラーをリアルタイムで
検出できる。

【００３７】１６個のセグメントに分割して、エラーを
ソース空間毎に検出し、不正アドレスによるアクセスに
柔軟に対応する。

【００３８】エラー発生時の命令実行状態等を故障情報
として正確に残すようにする。

【００３９】プログラムモニタ機能等のメンテナンスツ
ールへの応答が直接できる。

【００４０】ソースアドレス一致検出用に設けた一致レ
ジスタＳＡＲと、一致検出した結果をＰＯＬステータス
に示す事によって、ＰＯＬスケジューラにアドレスが一
致した事を通知する事ができる。メンテナンスツールへ
の応答が直接できるようになる。

【００４１】ＰＣアドレス一致検出用に設けた一致レジ
スタＰＣＲと、一致検出した結果をＰＯＬステータスに
示す事によって、ＰＯＬスケジューラにアドレスが一致
した事を通知する事ができる。又プログラムモニタ機能
を行うこともできる。

【００４２】

【実施例】

実施例１．以下、この発明の実施例１を図１および図
２、図３を用いて説明する。まず明細書中で省略して使
用する用語について列挙する。

【００４３】ＳＡＤ部 ブロック（計算用） ＳＡＩＦ ソースアクセスインタフェース

【００４４】ＳＡＡ ソースアドレス ＤＳＤ 入出力バス ＩＳＤ 入出力バス ＣＡ ＰＯＬステータスレジスタのアドレス ＤＥＣ デコード結果信号 ＦＥＴＣＨ コードフェッチ信号 ＣＯＤＥＣ デコード済信号 ＡＤＣＡＬ ソースアクセス信号 ＳＡ ソースアドレス

【００４５】ＡＤＳ ＰＯＬステータスアクセス ＨＷＩＮＳ 結果信号 ＦＷＩＮＳ 結果信号 ＯＶＦ オーバーフロー（信号） ＵＮＦ アンダーフロー（信号） ＭＰＥＲ メモリのパリティエラー ＢＰＥＲ バスのデータパリティエラー ＡＤＥＲ バスのアドレスパリティエラー ＴＯＵＴ バスのタイムアウト（信号） ＥＸＥＲ１ エラー第１（信号） ＥＸＥＲ２ エラー第２（信号） Ｓｃｈ・Ｒｅｑ スケジューラリクエスト（信号）

【００４６】ＳＡＳＥＬ セレクト情報 ＩＮＤＥＸ 追加したインディックス ＯＦＦＳＥＴ オフセット値 ＬＩＭＥＲ リミットエラー ＥＸＥＲ３ エラー第３ ＳＡＲ 設定レジスタ ＣＡＬＬ コール Source Address Consisteuce ソースアドレス一致信
号 ＳＡＲ 設定用レジスタ ＰＣＲ 設定用レジスタ Program Counta Lonsisteuce 一致信号

【００４７】図１は汎用μＰとＰＯＬＧで構成させる本
発明の基本構成を示す。図１において、（１−１）は命
令実行の一連の動作を管理し、命令実行のタイミングを
生成する汎用μＰ、（１−２）は汎用μＰ（１−１）か
らの命令実行要求を受けて、命令を実行する命令実行Ｈ
／Ｗ即ちＰＯＬＧである。更に、（１−３）はＰＯＬ命
令が格納されているＰＯＬコードメモリ。（１−４）
は、ＰＯＬ命令の実行上使用するＰＯＬのソースメモリ
やＩ／Ｏ等のＰＯＬソース空間。（１−５）は、汎用μ
Ｐ（１−１）のアドレス線、（１−６）は汎用μＰ（１
−１）のデータ線、（１−７）はＰＯＬＧ（１−２）か
らＰＯＬコードメモリ（１−３）へのアドレス線、即ち
ＰＯＬ命令のＰＣを示す。（１−８）は、ＰＯＬＧから
読み出した信号でＰＯＬコ−ドメモリの内容、即ちＰＯ
Ｌコードを示し、（１−９）は、ＰＯＬＧがソースアク
セスする時に使用するＰＯＬソースアドレス線を示し、
（１−１０）は、ＰＯＬソース（１−４）のデータ線を
示す。

【００４８】図２は、上記図１のＰＯＬＧ（１−２）の
内部ブロック図を詳示したものである。図２において、
（２−１）は汎用μＰ（１−１）のバスと接続され、汎
用μＰのアクセス内容をデコードするμＰバスインタフ
ェース部（ＭＰＩＦ）である。（２−２）は、ＰＯＬコ
ードをフェッチする為のＰＯＬコードメモリとのインタ
フェースを行う制御部（ＣＤＩＦ部）であり、（２−
３）はＰＯＬコードのアドレス即ちＰＯＬ命令の実行プ
ログラムカウンタ値ＰＣである。（２−４）は、ＰＯＬ
命令のソースアドレスを計算するブロック（ＳＡＤ部）
であり、（２−５）はソース空間をアクセスする為のソ
ースアクセスインタフェース（ＳＡＩＦ）である。（２
−６）は命令実行に必要な論理演算・算術演算部（ＡＬ
Ｕ）であり、（２−７）はＰＯＬ命令実行時のアキュー
ムレータやポインタを示すレジスタファイル（ＡＣＣ）
である。

【００４９】（２−８）は、各ブロックに対する制御信
号を生成している実行管理部（ＥＸＥ）であり、ＰＯＬ
命令実行時のコードのプリフェッチやパイプライン制御
等ＰＯＬＧ内の実行は全てこのＥＸＥ（２−８）が管理
している。

【００５０】（２−９）はＭＰＩＦ（２−１）から実行
制御部ＥＸＥ（２−８）に出力されるμＰのデコード結
果信号（ＤＥＣ）で、ＰＯＬ命令の実行起動信号を示
す。（２−１０）はＥＸＥ（２−８）から汎用μＰへ返
すＰＯＬステータス（信号）を示す。（２−１１）はＥ
ＸＥ（２−８）からＰＯＬコードインタフェース部ＣＤ
ＩＦ部（２−２）へ出力されるコードフェッチ信号、
（２−１２）はＥＸＥ（２−８）からソースアドレス計
算ＳＡＤ部（２−４）やソースアクセスインタフェース
ＳＡＩＦ（２−５）へ出力されるソースアクセス開始信
号、（２−１３）は、ＳＡＤ部（２−４）からＳＡＩＦ
（２−５）へ出力されるソースアドレス（ＳＡＡ）で、
そのままソース空間のアドレスとして出力される。（２
−１４）と（２−１５）は、ＡＬＵ（２−６）及びレジ
スタファイル（２−７）とＳＡＩＦ部（２−５）とのデ
ータの各入出力バス（ＯＳＤ，ＩＳＤ）をそれぞれ示
す。（２−１６）はＣＤＩＦ部（２−２）からＥＸＥ
（２−８）及びＡＬＵ（２−６）、レジスタファイル
（２−７）にデコード結果を示す信号線である。図３は
図１の汎用μＰからＰＯＬＧに対するＰＯＬ命令の起動
を示したタイミングチャートである。

【００５１】次に動作について説明する。図１におい
て、ＰＯＬ命令の実行は、汎用μＰ（１−１）からＰＯ
ＬＧ（１−２）に対するＰＯＬステータスのリードアク
セスで起動される。この時アドレス線（１−５）には後
述するＰＯＬステータスレジスタのアドレス（ＣＡ）が
出力される。

【００５２】［コードフェッチ動作］図１のＰＯＬＧ
（１−２）では、この汎用μＰ（１−１）からのリード
アクセスを、図２のＭＰＩＦ（２−１）で受けると、そ
のＣＡをデコードし、ＰＯＬステータスへのアクセスで
あれば、ＥＸＥ（２−８）に対してＤＥＣ信号（２−
９）を有意にする。ＥＸＥ（２−８）では、このＤＥＣ
信号によってＣＤＩＦ部（２−２）に対してＦＥＴＣＨ
信号（２−１１）を有意にする事で、ＣＤＩＦ部（２−
２）はＰＯＬコードメモリ（１−３）のアドレスとなる
ＰＣ信号をアドレス線（１−７）を介してＰＯＬコード
メモリ（１−３）に出力し、ＰＯＬコード信号ＣＯＤ
（１−８）をそこから入力する。これをＰＯＬ命令のコ
ードフェッチ動作と呼ぶ。このフェッチ動作時にＰＣ
（２−３）がカウントアップ（＋１）され、次命令のア
ドレスを示す。

【００５３】［デコード動作］前記動作でフェッチされ
た命令コードは、ＣＤＩＦ部（２−２）でデコードさ
れ、信号線（２−１６）を介してＣＯＤＥＣ信号として
ＥＸＥ（２−８）に返される。

【００５４】［命令実行動作］ＥＸＥ（２−８）は、Ｃ
ＤＩＦ部（２−２）からのＣＯＤＥＣ信号によって、Ｅ
ＸＥ（２−８）にある後述するステートマシンに次ステ
ートへの実行指示を行う。ＥＸＥ（２−８）はＣＯＤＥ
Ｃ信号に基づいてＳＡＤ部（２−４）やＳＡＩＦ（２−
５）、ＡＬＵ（２−６）、レジスタファイル（２−７）
に対して制御信号を出力する。

【００５５】例えばＰＯＬ命令がソースに対するロード
命令である場合は、ＥＸＥ（２−８）はＡＤＣＡＬ（２
−１２）によってＳＡＤ部（２−４）に対し、アドレス
を計算するような指示を与え、ＳＡＩＦ（２−５）に対
してはＳＡＤ部（２−４）から出力されるＳＡＡ（２−
１３）を使用してソース空間（１−４）をアクセスする
様に指示を与える。ＳＡＩＦ（２−５）は、ＰＯＬソー
ス空間（１−４）へのアクセスを行う為、ソースアドレ
ス線（１−９）を介してソースアドレスＳＡを出力し、
ソースデータ線（１−１０）を介してソースデータＳＤ
をソース空間（１−４）から読みだしてくる。読み出さ
れたソースデータＳＤは、ＳＡＩＦ（２−５）を経由し
て入力ソースデータとして入力データバスＩＳＤ（２−
１５）を介してＡＬＵ（２−６）経由でレジスタファイ
ルＡＣＣ（２−７）にあるアキュームレータに格納され
る。この時ＣＤＩＦ部（２−２）から出力されるＣＯＤ
ＥＣ信号（２−１６）はＡＬＵ（２−６）に対してＮＯ
Ｐ（無実行）コマンドを指定する事でデータはスルーさ
れる。

【００５６】［ステータスライト動作］上記の命令実行
フェーズが終わると、実行の完了した事を汎用μＰ（１
−１）に通知する為、ＰＯＬステータスがＰＯＬＧ（１
−２）から汎用μＰ（１−１）に返される。これによっ
て汎用μＰ（１−１）は１回のバスアクセスを完了し、
次の動作を行う。次に他の主な命令について、動作を以
下に示す。コードフェッチ動作、デコード動作、ステー
タスライト動作はどの命令も同じであるので説明は省略
し、命令実行動作について説明する。

【００５７】［ストア命令実行動作］命令がストアの場
合もコードフェッチからＳＡＤ部（２−４）におけるＳ
ＡＡ（２−１３）生成迄は同じで、ＡＣＣ（２−７）か
らＡＬＵ（２−６）経由でＯＳＤ線（２−１４）を用い
て、ＳＡＩＦ（２−５）へそのときのアキュームレータ
の内容が出力され、更にＰＯＬソース空間（１−４）に
ソースデータが書き込まれる。

【００５８】［算術・論理演算実行動作］又、加減算等
の算術論理演算は、アキュームレータの内容と指定され
たソースデータとの演算を行い、結果をＡＣＣ（２−
７）のアキュームレータに格納する動作を行う。即ち、
ＳＡＤ部（２−４）で計算されたソースアドレスでＳＡ
ＩＦ（２−５）が入出力バスＩＳＤ（２−１５）に読み
出したソースデータと、ＡＣＣのアキュームレータのデ
ータの演算を、ＡＬＵ（２−６）部で行い、結果を入出
力バスＯＳＤ（２−１４）を介して出力しＡＣＣのアキ
ュームレータ内に格納する様に動作する。

【００５９】上記内容をタイミングチャートに表したも
のが図３である。図３で、ＡＤＳは汎用μＰ（１−１）
のＰＯＬステータスアクセスを示し、ＰＯＬＧ（１−
２）でこれを認識すると、コードフェッチ動作を行い、
続けてデコード、命令実行、ステータスライト動作を順
次行う。このシーケンスは全てＥＸＥ（２−８）で管理
される。

【００６０】汎用μＰ（１−１）は、ＰＯＬ命令を実行
する時には上記ＰＯＬステータスを読み出す事で、命令
の実行を順次起動するように動作する。この命令の起動
操作及び実行管理は、汎用μＰ（１−１）が備える”Ｐ
ＯＬエミュレータ”と呼ぶファームウェアＦ／Ｗにより
行われる。

【００６１】実施例２．図４は実施例１の制御命令演算
装置を使用して実現する他の制御部ＣＤＩＦ部（２−
２）で、この発明の実施例２となるものを示す。実行す
るＰＯＬコードが、Ｈ／Ｗ実行命令かＦ／Ｗ実行命令か
を示すものである。（４−１）は、ＰＯＬコードメモリ
（１−３）から読み出してきたＰＯＬコード、（４−
２）はＰＯＬコード（４−１）の一部をデコードし、Ｈ
／Ｗ実行命令かＦ／Ｗ実行命令かを判別するデコード部
を示す。（４−３），（４−４）は上記デコード部（４
−２）でデコードした結果信号ＨＷＩＮＳ，ＦＷＩＮＳ
であり、汎用μＰ（１−１）にこれら命令の種別がＰＯ
Ｌステータス（４−５）として埋め込まれる。図５は、
ＰＯＬ命令の実行毎にＰＯＬＧ（１−２）から汎用μＰ
（１−１）へ返すＰＯＬステータス（４−５）ＰＯＬ＿
ＳＴＡＴＵＳのフォーマットである。図６は、図４のＰ
ＯＬコードのフォーマットで、Ｈ／Ｗ実行命令かＦ／Ｗ
実行命令かをＣＤＩＦ部（２−２）で簡単に認識できる
ようにビットＭＯＤＥをアサイン（割り当て）してい
る。なお、ＰＯＬコード（４−１）等はレジスタやバッ
フアに格納されるが、説明上数番号で直接ＰＯＬコード
そのものを示している。図７は、汎用μＰ（１−１）で
ＰＯＬＧ（１−２）からＰＯＬステータスを読み出した
時のＰＯＬエミュレータの処理フローを書いたものであ
る。

【００６２】次に動作について図４、図５、図６、図７
を用いて説明する。汎用μＰ（１−１）からＰＯＬＧ
（１−２）に対してＰＯＬ命令の起動（ＰＯＬステータ
スのリード）が行われ、ＰＯＬＧ（１−２）がコードフ
ェッチを行う迄は実施例１の動作と同じであるのでここ
では省略する。図４では、コードフェッチを行った際に
ＣＤＩＦ部（２−２）は、デコード部（４−２）で、Ｈ
／Ｗ命令かＦ／Ｗ命令かの種別を判別し、デコード結果
をＨＷＩＮＳ（４−３）又はＦＷＩＮＳ（４−４）とし
て汎用μＰ（１−１）にＰＯＬステータス（４−５）を
埋め込む。又Ｈ／Ｗ実行命令の場合は、ＰＯＬＧ（１−
２）内でそのまま実行される。Ｈ／Ｗ命令とＦ／Ｗ命令
の切り分けは、使用頻度の高いＰＯＬ命令のみを選別し
てＨ／Ｗ命令として、ＰＯＬＧのＨ／Ｗ量を削減し、コ
ストパーフォーマンスの向上をはかっている。

【００６３】この時のＰＯＬステータス（４−５）のフ
ォーマットを図５に示す。ビット３１とビット３０に各
々Ｈ／Ｗ実行命令である事を示すＨＷＩＮＳビット及び
Ｆ／Ｗ実行命令である事を示すかＦＷＩＮＳビットをア
サインしている。更に、ＣＤＩＦ部（２−２）のデコー
ド部（４−２）でデコード回路が簡単に組めるようにＰ
ＯＬコード（４−１）のフォーマット内の最上位３ビッ
トにビットＭＯＤＥを設けている。図６中のＰＯＬコー
ド（４−１）のフォーマットで、ＥｘＴ〜Ｓｈｉｆｔ迄
のビットフィールドは、ＡＬＵ（２−６）に対する制御
コードであり、本発明とは直接関係ないのでここでの説
明は省略する。

【００６４】次に、汎用μＰ（１−１）のＰＯＬエミュ
レータの処理フローを図７を用いて説明する。ＰＯＬエ
ミュレータは、ＰＯＬ命令を実行する時には、ＰＯＬコ
ードメモリ（１−３）からＰＯＬステータスを読み出し
（ステップＳ１）、読み出されたＰＯＬステータスのＨ
ＷＩＮＳビット（４−３）及びＦＷＩＮＳビット（４−
４）をチェックし（ステップＳ２）、Ｆ／Ｗ実行命令か
を判別する（ステップＳ３）。Ｈ／Ｗ実行命令で有れば
ステップＳ１に戻り、次のＰＯＬステータスを読み出
し、Ｆ／Ｗ実行命令であればステップＳ４にて、ＰＯＬ
エミュレータに命令処理を行う。ＰＯＬエミュレータで
の命令実行が終了すれば、再びステップＳ１に戻りＰＯ
Ｌステータスを読み出し、上記処理を繰り返す。ＰＯＬ
Ｇ（４−２）で実行するＨ／Ｗ実行命令は、アプリケー
ションでよく使用される単純な命令を選択しており、実
現性能と照らし合わせた適度なＨ／Ｗボリューム（量）
とする事で、不必要なコストアップを抑えている。

【００６５】実施例３．図８は、実施例１の制御命令演
算装置を使用して実現する更に他のＣＤＩＦ部（２−
２）である。（８−１）はＰＯＬコードメモリ（１−
３）からのＰＯＬコード、（８−２）はＰＯＬコード
（８−１）をデコードし、コード部分を抽出する抽出
部、（８−３）は抽出されたＰＯＬステータスである。
この抽出部（８−２）は、図１０に示すオペコードを実
装したＰＯＬコード（８−１）からコード部分を抽出
し、図９に示すＰＯＬステータス（８−３）のフォーマ
ットにオペコードをのせるように動作する。ＰＯＬコー
ド（８−１）は、図１０のＰＯＬコードのフォーマット
で示され、ＰＯＬステータス（８−３）は図９に示すＰ
ＯＬステータスのフォーマットである。

【００６６】次に動作について図８〜図１０を用いて説
明する。コードフェッチ動作迄は実施例１と同じである
ので、異なる動作のみについて説明する。ＰＯＬコード
（８−１）には図６で示したＭＯＤＥビット以外に、Ｆ
／Ｗ実行命令時には不要な図６のＥｘｔビットからＦｕ
ｎｃｔｉｏｎまでをビット“０”にセットし、かつＳｈ
ｉｆｔビットの替わりに、図１０に示すオペコード（分
岐テーブルのオフセット）をＰＯＬステータスに埋め込
む。即ち、コードフェッチ時にＰＯＬコード抽出部（８
−２）でオペコードを抽出し、図９に示すＰＯＬステー
タスの２ビット〜１４ビットに、オペコードを埋め込む
事によって、ＰＯＬエミュレータの実行するＦ／Ｗ実行
命令のテーブル分岐処理を容易にしている。

【００６７】実施例４．図１１は、実施例１におけるＳ
ＡＩＦ（２−５）及びＡＬＵ（２−６）で各々検出され
るオーバーフロー（１１−１）やパリティエラー（１１
−２）の各信号をＰＯＬステータス（１１−３）にセッ
トする動作を示すものである。図１２は図１１にに示す
ＰＯＬステータス（１１−３）のフォーマットである。
図１３は、これらオーバーフローやパリティエラーの異
常が発生した時のＰＯＬエミュレータの処理を示すもの
である。

【００６８】次に動作について図１１〜図１３を用いて
説明する。コードフェッチ動作からコードのデコード動
作迄は実施例１と同じである。命令実行時に検出される
ＡＬＵ（２−６）でのオーバフロー等の演算エラーやソ
ースアクセス時にＳＡＩＦ（２−５）で検出されるパリ
ティエラー等の情報を、図１２で示される様にＰＯＬス
テータスに実装して、ＰＯＬエミュレータは図１３に示
す処理を行う事になる。即ち、ＰＯＬエミュレータがＰ
ＯＬコードメモリ（１−３）からＰＯＬステータスを読
み出し（ステップＳ５）、ＰＯＬステータスチェックを
行う（ステップＳ６）。オーバーフローＯＶＦ（１１−
１）やパリティエラーＰＥＲ（１１−２）等の異常ビッ
トがセットされていると（ステップＳ７）、ＰＯＬエミ
ュレータで異常処理を行う（ステップＳ８）。

【００６９】異常処理としては、ＰＯＬの命令実行を中
断し、エラーの発生したＰＯＬソース空間（１−４）の
ソースアドレスやＰＣ値（２−３）を故障情報として収
集する。これらの異常処理は命令の実行性能に影響を与
えず、各命令毎にリアルタイムに処理される。

【００７０】実施例５．図１４〜図１６は、実施例１に
おけるＳＡＩＦ（２−５）及びＡＬＵ（２−６）で各々
検出されるエラー要因が実施例４より多い場合の対応策
である。（１４−１）は、種々のエラーを集めるＥＸス
テータスで、図１６に示すビットアサインを持つ。（１
４−２）はこの実施例のＰＯＬステータスで、図１５に
示すビットアサインを持つ。ＯＶＦ（１４−３）は、Ａ
ＬＵ（２−６）での演算結果でオーバフローがでた場合
の信号、ＵＮＦ（１４−４）は、演算結果でアンダーフ
ローがでた場合の信号、ＭＰＥＲ（１４−５）は、ＳＡ
ＩＦ（２−５）でソースアクセス時に検出されるメモリ
のパリティエラー信号、ＢＰＥＲ（１４−６）は、ソー
スアクセス時に検出されるバスのデータパリティエラー
信号、ＡＤＥＲ（１４−７）は、ソースアクセス時に検
出されるバスのアドレスパリティエラー信号、ＴＯＵＴ
（１４−８）は、ソースアクセス時に検出されるバスの
タイムアウト信号を示す。更に、（１４−９）及び（１
４−１０）は、ＥＸステータス（１４−１）から出力さ
れる各種エラー要因の論理和をとったもので、エラー第
１ＥＸＥＲ１信号及びエラー第２ＥＸＥＲ２信号として
ＰＯＬステータスに組み込まれて入力される。図１７
は、実施例４では格納できない数種類の異常が発生した
時のＥＸステータスを使用した汎用μＰ（１−１）の異
常処理フローを示したものである。

【００７１】次に動作について図１４〜図１７を用いて
説明する。図１４で、ＡＬＵ（２−６）やＳＡＩＦ（２
−５）で検出されるＯＶＦ（１４−３），ＵＮＦ（１４
−４），及びＭＰＥＲ（１４−５），ＢＰＥＲ（１４−
６），ＡＤＥＲ（１４−７），ＴＯＵＴ（１４−８）を
ＰＯＬステータスに実装する。次にＰＯＬエミュレータ
でのステータスチェックの項目が多くなり、オーバヘッ
ドを大きくする事になる為、各種エラーをＥＸステータ
ス（１４−１）として一箇所にまとめ、その出力の論理
和をとる事で、ＰＯＬステータス（１４−２）のアサイ
ンを簡潔にし、ＰＯＬエミュレータの処理を簡単化し処
理性能をあげた。

【００７２】図１５は、ＥＸステータス（１４−１）を
設けた時のＰＯＬステータス（１４−２）のフォーマッ
トであり、ＥＸＥＲ１（１４−９）とＥＸＥＲ２（１４
−１０）のビットアサインを決めている。

【００７３】図１６は、ＥＸステータス（１４−１）の
ビットアサインを示したもので、汎用μＰ（１−１）か
らＥＸステータスを格納するレジスタを読み出す事によ
り、詳細エラー要因が判別できる。図１７は、多種類の
エラー要因がある場合の汎用μＰ（１−１）の異常処理
フローを示したものである。ステップＳ９でＰＯＬステ
ータス（１４−２）を読み出し、ステップＳ１０でＰＯ
Ｌステータス（１４−２）のＥＸＥＲ１及びＥＸＥＲ２
をチェックし、これらのビットが有効で有れば（ステッ
プＳ１１）、異常があったとし、ステップＳ１２に行き
汎用μＰ（１−１）はＥＸステータス（１４−１）を読
み出し、詳細エラー要因にあった各エラー処理（ステッ
プＳ１３又はステップＳ１４）を行う。

【００７４】実施例６．図１８は、ＰＯＬＧ（１−２）
内部のカウンタで固定値をカウントし、カウントアップ
すると、汎用μＰ（１−１）にＰＯＬステータス（１８
−２）で通知する事を示している。（１８−１）は、Ｐ
ＯＬモジュールの動作時間を計時するＰＯＬスケジュー
リングカウンタ、（１８−２）は図１９に示すビットア
サインを持つＰＯＬステータスを示す。（１８−３）
は、ＰＯＬスケジューリングカウンタ（１８−１）がＰ
ＯＬステータス（１８−２）へ出力して組み込むスケジ
ューリングタイマ信号を示す。図１９は、図１８のスケ
ジューリングタイマ信号（１８−２）を実装したときの
ＰＯＬステータスのフォーマットを示す。図２０は、Ｐ
ＯＬステータス（１８−２）のスケジューリングタイマ
信号（１８−３）がカウントアップした時のＰＯＬスケ
ジューラとＰＯＬエミュレータの処理フローを示す。こ
こでＰＯＬスケジュールは各種ＰＯＬモジュールに予め
時間割りを振り当てて管理し、各種ＰＯＬプログラムが
集合したものがＰＯＬスケジュールである。

【００７５】次に動作に付いて図１８〜図２０を用いて
説明する。図１８において、ＰＯＬスケジューリングカ
ウンタが予め定めた所定時間後にカウントアップする
と、スケジューリングタイマ（１８−３）が有意にな
り、ＰＯＬステータス（１８−２）のビットＳｃｈｅｄ
ｕｌｉｎｇ Ｔｉｍｅｒがセットされる（図１９）。図
２において、ＰＯＬエミュレータは、ＰＯＬスケジュー
ラのサブルーチンとして、呼出しＣＡＬＬされており、
ステップＳ１５でＰＯＬステータスを読み出し、ＰＯＬ
エミュレータがＰＯＬステータスをチェック（ステップ
Ｓ１６）する。Ｓｃｈｅｄｕｌｉｎｇ Ｔｉｍｅｒビッ
トがセットされると（ステップＳ１７）、ＰＯＬエミュ
レータは、ＰＯＬモジュールの切り替え処理を行う為
に、ＰＯＬスケジューラへサブルーチンへリターンする
（ステップＳ１８）。ＰＯＬスケジューラにリターンす
ると、スケジューラはタスクのスイッチ処理（ＰＯＬモ
ジュールの切換え）を行い、通信Ｓ／Ｗやメンテナンス
用等他のＳ／Ｗを起動する。この様な方式をとる事によ
り、割り込みを使用して汎用μＰ（１−１）にＰＯＬモ
ジュールの実行時間を通知する必要が無くなり、割り込
み処理による汎用μＰ（１−１）のオーバヘッドをなく
し、しかもＰＯＬモジュールの実行時間の精度を高める
事ができる。

【００７６】実施例７．図２１は、実施例６のＰＯＬス
ケジューリングカウンタの設定値を汎用μＰ（１−１）
から自由にリード／ライトできる様にしたものである。
（２１−１）は、汎用μＰ（１−１）からＭＰＩＦ部
（２−１）を経由してリード／ライトできるカウンタ値
設定レジスタ、（２１−２）はカウンタ値設定レジスタ
（２１−１）とＰＯＬスケジューリングカウンタ（１８
−１）の出力を比較するカウンタコンパレータを示す。
他は実施例６と同じである。

【００７７】次に動作について図２１を用いて説明す
る。図２１において、ＰＯＬスケジューラはＰＯＬ命令
実行の初期化時に汎用μＰ（１−１）及びＰＯＬＧ（１
−２）内部のＭＰＩＦ部（２−１）経由でカウンタ値設
定レジスタ（２１−１）にカウントアップ値をセットす
る。

【００７８】ＰＯＬスケジューラは、ＰＯＬエミュレー
タをサブルーチンＣＡＬＬし、ＰＯＬ命令の実行を開始
する。ＰＯＬエミュレータは、ＰＯＬステータス（１８
−２）を読み出す事によって、次々とＰＯＬ命令を実行
していくが、ＰＯＬスケジューリングカウンタ（１８−
１）のカウントアップでＰＯＬステータス（１８−２）
のスケジューリングタイマ（１８−３）がセットされ、
ＰＯＬエミュレータからＰＯＬスケジューラへサブルー
チンＲＴＮ（リターン）される。

【００７９】実施例７では、ＰＯＬスケジューリングカ
ウンタ（１８−１）とカウンタ値設定レジスタ（２１−
１）との出力をカウンタコンパレータ（２１−２）で比
較する事によって、ＰＯＬスケジューリングカウンタ
（１８−１）がカウントアップする時間を自由に変える
事ができる。ＰＯＬスケジュールカウンタ（１８−１）
は特定時間後のカウントアップではしなくてよい。

【００８０】このカウンタ値設定レジスタ（２１−１）
とカウンタコンパレータ（２１−２）を設ける事によ
り、ＰＯＬスケジューラにおけるＰＯＬ命令の実行時間
を自由に変える事ができ、ＰＯＬ命令実行以外の通信処
理やメンテナンス処理との時間配分やチューニングを柔
軟に行う事ができる。

【００８１】実施例８．図２２は実施例７で、ＰＯＬ命
令実行より優先度の高いＳ／Ｗが、ＰＯＬ命令実行を途
中で中断したい時に、ＰＯＬエミュレータへ通知する為
の手段を示したもので、各Ｓ／Ｗでライトできるスケジ
ューラポート（２２−１）を設け、ライトした結果をＰ
ＯＬステータス（２２−２）に反映している。図で（２
２−１）は各Ｓ／Ｗがライトするスケジューラポート、
（２２−２）は図２３のビットアサインを持ったＰＯＬ
ステータス、（２２−３）はスケジューラポートをライ
トされた時に有意になるスケジューラリクエスト信号
（Ｓｃｈ＿Ｒｅｑ）を示す。図２４は、スケジューラポ
ート（２２−１）をセットする各Ｓ／Ｗ（例では５ｍｓ
ｅｃの割り込み処理タスクを示している）とＰＯＬエミ
ュレータ及びＰＯＬスケジューラの処理フローを示す。

【００８２】次に動作について図２２〜図２４を用いて
説明する。図２４で例えば、ＰＯＬ命令実行中（即ちＰ
ＯＬエミュレータ動作中）にも５ｍｓｅｃ毎に動作しな
ければならないプログラムが、タイマー割り込みで起動
されるとする。この時、５ｍｓｅｃ割り込み処理ルーチ
ン（２４−１）で、スケジューラポート（２２−１）を
ライトする事で、ＰＯＬステータス（２２−２）のＳｃ
ｈ＿Ｒｅｑ（２２−３）がセットされる。ＰＯＬエミュ
レータは、ステップＳ２０でＰＯＬステータスを読み込
み、ステップＳ２１でチェックする。ＰＯＬステータス
のＳｃｈ＿Ｒｅｑ（２２−３）が有意になっている事で
（ステップＳ２２）、ＰＯＬスケジューラへサブルーチ
ンリターンする（ステップＳ２３）。ＰＯＬスケジュー
ラでは、ＰＯＬステータスの内容によって５ｍｓｅｃの
割り込み処理ルーチンからの要求があった事を認識し、
自己の処理を中断して割り込みタスクを起動する。

【００８３】実施例９．図２５に図１のＰＯＬのソース
空間（１−４）を１６分割し、ＰＯＬソースアドレスを
生成する方法を示す。図において、（２５−１）は１６
個のセグメントレジスタで、各セグメントレジスタには
セグメントのベースポインタが格納される。（２５−
２）はセグメントレジスタから特定のセグメントを選択
するセレクタ、（２５−３）は生成されたＰＯＬソース
アドレスを示す。（２５−４）は、図１０で示したＰＯ
Ｌコード（８−１）のオペランド部のＯＦＦＳＥＴを拡
張した新しいＯＦＦＳＥＴ（２５−６）にセグメントの
セレクト情報ＳＡＳＥＬ（２５−５）をＰＯＬコード
（８−１）につけ加えたものである。

【００８４】次に動作について図２５を用いて説明す
る。汎用μＰ（１−１）からのＰＯＬステータス（８−
３）のリード動作で、ＰＯＬコード（２５−４）に埋め
込んだＳＡＳＥＬ（２５−５）によって、１６個のセグ
メントレジスタ（２５−１）の内容から一つのＰＯＬソ
ースアドレス空間が選択される。選択されたセグメント
レジスタの内容、すなわちセグメントのベースポインタ
と、ＰＯＬコード（２５−４）のＯＦＦＳＥＴとからＰ
ＯＬのソースアドレス（２５−３）が生成される。

【００８５】セグメントは、ＰＯＬスケジューラが初期
化時にセットすると、次にリセットされる迄は不変であ
る。１６個のセグメントは、例えば”ローカルＲＡＭ領
域””コモンＲＡＭ領域””ローカルＲＯＭ領域””コ
モンＲＯＭ領域””ローカル定数領域””コモン定数領
域”等アプリケーションで使用する各種領域に分割し、
使い分ける事ができる。

【００８６】実施例１０．図２６にＰＯＬの図１のソー
ス空間（１−４）を４個のインデックスレジスタで修飾
する場合を示す。図において、（２６−１）は４個のイ
ンデックスレジスタ”Ｘ””Ｙ””Ｚ””Ｗ”、（２６
−２）は直前の実施例９のＰＯＬコード（２５−４）に
更に追加したＩＮＤＥＸ（２６−３）によって、インデ
ックスレジスタ（２６−１）から特定のレジスタを選択
するセレクタ、（２６−４）はＩＮＤＥＸの追加された
ＰＯＬコードを示す。（２６−５）は、インデックスセ
レクタ（２６−２）とＰＯＬコード内のＯＦＦＳＥＴ
（２５−６）から、指定のインデックス修飾する為のア
ドレス加算器である。

【００８７】次に動作について図２６を用いて説明す
る。汎用μＰ（１−１）からのＰＯＬステータス（８−
３）のリード動作で、ＰＯＬコード（２６−４）に埋め
込んだＩＮＤＥＸ（２６−３）によって、４個のインデ
ックスレジスタ（２６−１）の内容から一つのインデッ
クスレジスタが選択される。インデックスセレクタ（２
６−２）で選択されたレジスタの内容と、ＰＯＬコード
（２６−４）のＯＦＦＳＥＴ（２５−６）がアドレス加
算器（２６−５）で加算され、インデックス修飾された
ＰＯＬのソースアドレス（２５−３）が計算される。

【００８８】例えば、ＯＦＦＳＥＴ値が「１０００」
で、ＰＯＬコードで選択されたインデックスレジスタ”
Ｚ”の値が「２０」の場合は、計算されたソースアドレ
スは「１０２０」となる。

【００８９】実施例１１．直前の実施例１０の図２６の
拡張機能として、インデックスレジスタ（２６−１）の
選択を同時に”Ｙ”と”Ｗ”とした時、インデックスセ
レクタ（２６−２）では同時に”Ｙ”と”Ｗ”が選択さ
れ、アドレス加算器（２６−５）では３値の加算、即ち
「ＯＦＦＳＥＴ＋Ｙ＋Ｗ」が計算される。例えば、ＯＦ
ＦＳＥＴ値（２５−６）が「１０００」で、ＰＯＬコー
ドで選択されたインデックスレジスタ”Ｚ”の値が「２
０」、”Ｗ”の値が「１２０」の場合は、計算されたソ
ースアドレスは「１１４０」となる。このようにすれ
ば、少ないインデックスレジスタによっても多様なイン
デックス修飾が可能となる。

【００９０】実施例１２．図２７で、ＰＯＬ命令実行時
に計算されたソースアドレス（２５−３）と、ＰＯＬス
ケジューラの初期化で設定される上／下限アドレスリミ
ッタ（２７−１），（２７−２）とを比較するコンパレ
ータ（２７−３）でアドレスリミットエラー（２７−
４）を検出する。

【００９１】図２６の実施例１１のソースアドレス計算
で、ＰＯＬのソースアドレスとして計算されたソースア
ドレス（２５−３）が、アプリケーションで使用できる
空間を越えてアクセスされようとする時に、ＰＯＬスケ
ジューラで設定された上限及び下限アドレスリミッタ
（２７−１），（２７−２）で範囲指定されたアドレス
領域内か否かをコンパレータ（２７−３）で比較する事
により、指定されたアドレス範囲外で有ればリミットエ
ラー（２７−４）を出力する。

【００９２】実施例１３．図２８は、直前の実施例１２
の上／下限アドレスリミッタ（２７−１），（２７−
２）を細分割してセグメントレジスタ毎に持たせた時の
図である。（２８−１）及び（２８−２）は、セグメン
ト毎に対応した上／下限アドレスリミッタを１６個持た
せたものであり、どのリミッタ設定値を選択するかは、
（２８−３）及び（２８−４）の上／下限アドレスセレ
クタで、ＰＯＬコード（２６−４）のＳＡＳＥＬ（２５
−５）によって適宜決めることができる。

【００９３】図２８で汎用μＰ（１−１）のＰＯＬスケ
ジューラ初期化処理で、まず各１６個の上／下限アドレ
スリミッタ（２８−１），（２８−２）がセットされ
る。ＰＯＬエミュレータが起動され、汎用μＰ（１−
１）からＰＯＬステータス（８−３）のリードアクセス
があると、ＰＯＬコード（２６−４）のＳＡＳＥＬ（２
５−５）によって、セグメントレジスタ（２５−１）が
選択されると共に、１６個の上／下限アドレスリミッタ
（２８−１），（２８−２）からセグメントレジスタと
同じソース空間のリミッタ値が上／下限サレクタ（２８
−３），（２８−４）で選択される。選択された上／下
限リミッタ値と、直前の実施例１２と同じように生成さ
れたソースアドレス（２５−３）が、コンパレータ（２
７−３）に入力され、上／下限チェックを行う事で、リ
ミットエラーを検出する。この様な構成をとる事で、ア
プリケーションのソースアクセスを、使用するセグメン
ト毎にチェックでき、不正（使用不能等）アドレスの検
出（リミットエラー検出）ができる。

【００９４】実施例１４．図２９は、実施例１２及び直
前の実施例１３のリミットエラー（２７−４）が検出さ
れた時に、ＰＯＬステータス（２９−２）に特定ビット
をアサインする事で、ＰＯＬエミュレータに不正アドレ
スアクセスが有った事を示すものである。

【００９５】実施例１２及び直前の実施例１３で検出さ
れたリミットエラーを、汎用μＰ（１−１）のＰＯＬエ
ミュレータにオーバヘッドを無くして通知する手段を図
２９に示している。図２８のソースアドレス計算から出
力されるリミットエラー（２７−４）をＥＸステータス
（２９−１）に入力する。このエラー（２７−４）を図
３１に示すＥＸステータス（２９−１）の、ＬＩＭＥＲ
（３１−１）としてアサインし、エラー発生時にはこの
ビットがセットされる。図３１において、ＥＸステータ
ス（２９−１）で、ＬＩＭＥＲ（３１−１）がセットさ
れると図３０のＰＯＬステータス内のエラー第３ＥＸＥ
Ｒ３がセットされる。このＰＯＬステータス（２９−
２）を汎用μＰ（１−１）のＰＯＬエミュレータが読み
込んだ時のフローを図３２に示す。図３２で、異常発生
状況をチェックする迄は、実施例５の図１７と同じフロ
ーである。異常がある場合に、ＰＯＬステータス（２９
−２）のＥＸＥＲ１，ＥＸＥＲ２，ＥＸＥＲ３をチェッ
クする（ステップＳ２５）事で、どのエラー要因が発生
したかが認識でき、更にＥＸステータス（２９−１）を
読み込む事によりＰＯＬエミュレータでリミットエラー
である事がわかり、ＰＯＬエミュレータからリミットエ
ラーの異常処理（ステップＳ２８）が起動される。他の
エラー第１，エラー第２，エラー第３であれば各ステッ
プＳ２６，２７で対応の処理を行う。

【００９６】実施例１５．図３３及び図３５に実施例１
５と実施例１６を示す。図３３に、ＰＯＬスケジューラ
からセットされるソースアドレス一致検出用の設定レジ
スタ（以下ＳＡＲ（３３−１））と、アドレス計算され
たＰＯＬソースアドレスとの比較をアドレスコンパレー
タ（３３−２）で行う事により、ソースアドレス一致を
検出する事を示している。

【００９７】実施例９〜実施例１４で、アドレス計算さ
れたＰＯＬソースアドレスに対して、アドレス一致を検
出する回路を提供する。ＰＯＬスケジューラがＰＯＬエ
ミュレータをサブルーチンＣＡＬＬする際に、メンテナ
ンスツールからの要求で、ソースモニタの要求がある
と、メンテナンスツールが指定したソースアドレスを、
ＳＡＲ（３３−１）にセットする。 ＰＯＬエミュレー
タがＰＯＬＧ（１−２）に対しＰＯＬステータス（８−
３）をリードアクセスし、ＰＯＬ命令を実行する時計算
されるソースアドレス（２５−３）と、上記ＳＡＲ（３
３−１）の内容がコンパレータ（３３−２）で比較さ
れ、アドレス一致を検出する。上記ＰＯＬスケジューラ
及びＰＯＬエミュレータの処理を図３５に示す。

【００９８】実施例１６．図３４は、ソースアドレス一
致した事をＰＯＬエミュレータに知らせるＳｏｕｒｃｅ
＿Ａｄｄｒｅｓｓ Ｃｏｎｓｉｓｔｅｎｃｅ（３３−
３）を実装したＰＯＬステータス（３３−４）を示した
ものである。図３５は、その時のＰＯＬエミュレータの
処理フローを示したものである。ＰＯＬエミュレータ
は、ＰＯＬ命令実行時に上記Ｓｏｕｒｃｅ＿Ａｄｄｒｅ
ｓｓＣｏｎｓｉｓｔｅｎｃｅ（３３−３）がセットされ
ていると（ステップＳ３０）、ＰＯＬ命令の実行フロー
からＰＯＬスケジューラにサブルーチンＲＴＮ（ステッ
プＳ３１）し、ＰＯＬスケジューラにて、メンテナンス
ツールからの要求に応答する。

【００９９】実施例１７．図３６及び図３８に実施例１
７と実施例１８を示す。実施例１で、計算されたＰＯＬ
のコードアドレス即ちＰＣ（２−３）に対して、ＰＣ一
致検出用の設定レジスタ（３６−１）とＰＣコンパレー
タ（３６−２）とＰＣ一致信号（３６−３）を示すＰＯ
Ｌステータス（３６−４）を用い、ＰＣアドレス一致を
検出する回路を提供する。

【０１００】図３８で、ＰＯＬスケジューラがＰＯＬエ
ミュレータをサブルーチンＣＡＬＬする際に、メンテナ
ンスツールからの要求で、プログラムモニタの要求があ
ると、メンテナンスツールが指定したＰＣ値を、ＰＣＲ
（３６−１）にセットする（ステップＳ３３）。ＰＯＬ
エミュレータがＰＯＬＧ（４−２）に対しＰＯＬステー
タス（８−３）をリードアクセスし、ＰＯＬ命令を実行
する時計算されたＰＣ（２−３）と、上記ＰＣＲ（３６
−１）の内容がコンパレータ（３６−２）で比較され
（ステップＳ３５）、アドレス一致を検出する。上記Ｐ
ＯＬスケジューラ及びＰＯＬエミュレータの処理を図３
８に示す。

【０１０１】実施例１８．図３７は、ＰＣアドレス一致
した事をＰＯＬエミュレータに知らせるＰｒｏｇｒａｍ
＿Ｃｏｕｎｔｅｒ Ｃｏｎｓｉｓｔｅｎｃｅ（３６−
３）を実装したＰＯＬステータス（３６−４）を示した
ものである。図３８は、その時のＰＯＬエミュレータの
処理フローを示したものである。ＰＯＬエミュレータ
は、ＰＯＬ命令実行時に上記Ｐｒｏｇｒａｍ＿Ｃｏｕｎ
ｔｅｒＣｏｎｓｉｓｔｅｎｃｅ（３６−３）がセットさ
れていると（ステップＳ３５）、ＰＯＬ命令の実行フロ
ーからＰＯＬスケジューラにサブルーチンリターン（ス
テップＳ３６）し、ＰＯＬスケジューラにて、メンテナ
ンスツールからの要求に応答する。

【０１０２】

【発明の効果】この発明に係る演算処理装置はＰＯＬＧ
を、前記ＰＯＬ命令の実行コードのアドレスを示すＰＣ
と、ＰＯＬ命令実行専用の汎用レジスタであるＡＣＣを
含むＰＯＬ命令を実行するのに必要な各種データを記憶
するレジスタファイルと、ＰＯＬのソースアドレスを計
算するＳＡＤ部と、前記μＰとのＩ／Ｆを行うＭＰＩＦ
部と、ソースアクセスを行うＳＡＩＦ部と、前記ＰＯＬ
コードをフェッチするＣＤＩＦ部と、ＰＯＬ命令の演算
を行うＡＬＵ部と、実行制御を行うＥＸＥ部とから構成
し、ＣＰＵで、ＰＯＬＧでのＰＯＬ命令の実行を、汎用
μＰのリードバスアクセスと同期させ、汎用μＰへのリ
ードデータ（以下ＰＯＬステータス）として、ＰＯＬ命
令の実行結果をＰＯＬＧから返し、ＰＯＬ命令の実行を
起動し、これらの命令実行状態を監視しているＰＯＬエ
ミュレータと、このＰＯＬエミュレータの動作とＰＯＬ
Ｇの命令実行を完全に同期化し、ＰＯＬＧのＨ／Ｗの動
作及びＰＯＬエミュレータ動作のオーバヘッドを無くし
たので、最小命令実行時間２００ｎｓｅｃというＰＯＬ
命令の実行を、各種メンテナンス処理やスケジューラに
よるオーバーヘッドを最小に抑えることができる。具体
的には、ＰＯＬ命令実行自体の高速化、すなわち ａ インデックス等ソースアドレス計算の高速化が図れ
る。 ｂ アドレスリミットエラーの高速化が可能となった。 また、汎用μＰとＰＯＬ命令実行専用コプロセッサ（Ｐ
ＯＬＧ）の同期方法の効率化、すなわち ａ ＰＯＬステータスのリードによるμＰ−ＰＯＬＧ間
のハンドシュークの簡単化が図れる。 ｂ ＰＯＬエミュレータのＰＯＬステータスポーリング
によるＰＯＬ命令実行の同期化が可能となった。

【０１０３】また、ＣＰＵに、ＰＯＬＧ内部のＣＤＩＦ
部で上記ＰＯＬ命令のコードを判別し、上記ＰＯＬＧの
上記Ｈ／Ｗで実行可能な実行命令か、上記汎用μＰで実
行することが必要なＦ／Ｗ実行命令かを判別するデコー
ド部を設け、その判断結果を上記ＰＯＬＧから上記汎用
μＰへ上記ＰＯＬステータスとして返し、上記ＰＯＬエ
ミュレータが前記Ｈ／Ｗ実行命令か前記Ｆ／Ｗ実行命令
かを即座に認識できる様にしたので、汎用μＰ実行とＰ
ＯＬＧ実行の命令を切り分けて、ＰＯＬＧ実行命令とＰ
ＯＬエミュレータ実行命令の分類ができる。

【０１０４】又ＣＰＵで、上記ＣＤＩＦ部で上記ＰＯＬ
ステータスのフォーマット構成図内にＰＯＬ命令のオペ
コードを実装して、上記Ｆ／Ｗ実行命令の実行時に、上
記汎用μＰで前記ＰＯＬステータスのオペコード部を分
岐判断し、上記ＰＯＬエミュレータの分岐処理に要する
オーバヘッドを削減するので、ＰＯＬＧで検出した命令
実行中に発生したエラーの、μＰへのリアルタイムな通
知ができる。

【０１０５】又ＣＰＵで、ＰＯＬ命令を実行した時に発
生するオーバーフローやメモリパリティエラー等を上記
ＰＯＬＧで検出し、これらエラーを前記ＰＯＬＧからＰ
ＯＬステータスとして返し、上記ＰＯＬエミュレータで
ＰＯＬ命令毎のエラー発生を認識し、エラー発生タイミ
ングとエラー発生箇所を認識し、命令毎のエラー処理を
リアルタイムに行うので、ＰＯＬ命令の実行管理Ｆ／Ｗ
（ＰＯＬエミュレータ）と各モジュールの起動スケジュ
ールを管理するＦ／Ｗ（ＰＯＬスケジューラ）の、切り
替え時間の短縮ができる。

【０１０６】また、ＰＯＬ命令を実行した時に発生する
上記エラーを一箇所にまとめるＥＸステータスレジスタ
を設け、ＥＸステータスレジスタにエラー要因がセット
された事でＰＯＬステータスの上記フォーマットの特定
ビットがセットされる様にして、ＰＯＬ命令実行中に発
生する多くのエラー要因を一つにまとめ、上記ＰＯＬエ
ミュレータは前記ＰＯＬステータスの前記特定のビット
のみをチェックして、エラーの発生の有無を確認し、更
にエラー処理内で前記ＥＸステータスレジスタの内容を
チェックしてどのようなエラーが発生したかを判断する
ので、ＰＯＬのアプリケーションの不正アクセスをＨ／
Ｗで検出し、アプリケーションのデバッグ効率をあげる
ことができる。

【０１０７】またＣＰＵで、ＰＯＬＧ内部にＰＯＬ命令
の実行時間を計数するカウンタを設け、一定時間ＰＯＬ
命令の実行が行われると、上記ＰＯＬステータスのフォ
ーマットの特定ビットをセットして、上記ＰＯＬエミュ
レータ経由でＰＯＬ命令の実行と通信Ｓ／Ｗやメンテナ
ンス用Ｓ／Ｗ等他のＳ／Ｗとの時間割スケジューリング
を管理するＰＯＬスケジューラを設け、前記特定ビット
を検出して前記ＰＯＬスケジューラがＰＯＬ命令の占有
時間超過を判断し、各種ＰＯＬプログラムの集合である
ＰＯＬモジュールについて、切り替え時間のオーバヘッ
ドを少なくするので、ＰＯＬ命令実行時間に影響を与え
ずに、プログラムモニタやソースモニタ等のＰＯＬプロ
グラムのデバッグが行える。

【０１０８】またＣＰＵにおいて、ＰＯＬＧ内部に計数
カウンタ値設定用のレジスタを設け、このレジスタの設
定値と上記計数カウンタの出力とを比較するコンパレー
タとを設け、ＰＯＬ命令の実行占有時間を可変にし、上
記ＰＯＬスケジューラが任意にＰＯＬ命令の実行占有時
間を調整するので、スケジューラへの切り替え時間を最
小にすると共に、割り込み処理を使用したスイッチ（切
換）動作に比べ、精度の高いスイッチ動作が可能とな
る。

【０１０９】また、ＣＰＵにおいて、ＰＯＬ命令の実行
より優先順位の高い通信Ｓ／Ｗやメンテナンス用Ｓ／Ｗ
等からの要求で、ＰＯＬ命令の実行を中断する為の手段
として、ＰＯＬＧ内部に他のＳ／Ｗからライトできるス
ケジューラポートを設け、上記Ｓ／Ｗがこのスケジュー
ラポートにライトアクセスすることで、ＰＯＬステータ
スのフォーマットの特定ビットをセットし、上記ＰＯＬ
スケジューラがこの特定ビットを検出して、上記ＰＯＬ
モジュールについて切り替え時間のオーバヘッドを少な
くすることで、各Ｓ／ＷとＰＯＬスケジューラ間のスイ
ッチ時間を最小にすることができる。

【０１１０】また、ＣＰＵにおいて、上記ＰＯＬソース
空間をアドレス計算の為に、ベースポインタを備えた１
６個のセグメントに分割し、前記ソース空間のアクセス
方式として前記セグメント方式を採用し、ＰＯＬエミュ
レータがソース空間の管理を行うので、ＰＯＬのソース
空間をアプリケーションで柔軟に使用できるようにな
る。

【０１１１】またＣＰＵにおいて、上記ＰＯＬ命令で使
用する４を設け、該インデックスレジスタと前記１６個
のセグメントを使用して１６種類のインデックス修飾を
上記ＰＯＬＧで行い、ＰＯＬソースのアドレス計算を行
うので、更にＰＯＬ命令の実行時間を更に短縮できる。

【０１１２】また、ＣＰＵにおいて、上記インデックス
レジスタと上記セグメントとでインデックス修飾された
ソースアドレスに対し、これらアドレスの上限値及び下
限値を設定できるソースアドレスリミットレジスタを設
け、ＰＯＬアプリケーションで誤ったソースアドレス指
定があった場合に上／下限をチェックし、上／下限を越
えるアドレスについてリミットエラーを検出するので、
アプリケーションの不正アドレスを検出することがで
き、より細かい範囲で検出できる。又リミットエラーを
リアルタイムで検出できる。

【０１１３】またＣＰＵにおいて、上記リミットエラー
を検出する為の上記リミットレジスタを上記セグメント
レジスタに対応すべく、１６個の空間に分割し、ＰＯＬ
アプリケーションで誤ったソースアドレス指定があった
場合に上／下限をチェックし、前記リミットエラーを１
６個のソース空間毎に検出するので、アプリケーション
の不正アドレスによるアクセスを柔軟に行える。

【０１１４】又ＣＰＵで、アプリケーションでアクセス
される上記ＰＯＬソース空間のリミットエラーを、ＰＯ
Ｌステータス及びＥＸステータスのフォーマット内に実
装し、上記ＰＯＬＧから汎用μＰにＰＯＬステータスと
して返すことで、ＰＯＬエミュレータにリミットエラー
の有ったことをリアルタイムに通知するので、エラー発
生時の命令実行状態等を故障情報として残すことができ
る。

【０１１５】またＣＰＵにおいて、上記ＰＯＬ命令のソ
ースアドレスを設定するＳＡＲレジスタを設け、この設
定値とＰＯＬ命令実行時に計算されたソースアドレスと
の比較を行うコンパレータとを設け、これらの値が一致
したことを検出し、この検出結果を上記ＰＯＬエミュレ
ータに通知して、ＰＯＬ命令の実行を中断し、メンテナ
ンスツールからのソースモニタ機能などを行うので、Ｐ
ＯＬスケジューラにアドレスが一致したことを通知する
ことができ、メンテナンスツールへの応答が直接できる
ようになる。

【０１１６】又ＣＰＵにおいて、上記ＰＯＬ命令のソー
スアドレスが一致したことを検出した結果をＰＯＬエミ
ュレータに通知する為、一致結果をＰＯＬステータスフ
ォーマット内の特定ビットに実装してこのフォーマット
を返すことによりＰＯＬスケジューラに通知するので、
ソースモニタ機能等のメンテナンスツールへの応答をＰ
ＯＬ命令の実行に影響を与えること無くなる。

【０１１７】また、ＣＰＵにおいて、上記ＰＯＬ命令の
実行アドレスを設定するＰＣＲレジスタを設け、この設
定値とコードフェッチ時に計算されたプログラムカウン
タＰＣ値とを比較するコンパレータとを設け、プログラ
ムカウンタＰＣ値が一致したことを検出し、この検出結
果をＰＯＬエミュレータに通知するので、ＰＯＬ命令の
実行を中断し、メンテナンスツールからのプログラムモ
ニタ機能などを行うことができる。

【０１１８】また、ＣＰＵにおいて、ＰＯＬ命令の上記
プログラムカウンタＰＣ値の一致を検出し、その結果を
ＰＯＬエミュレータに通知する為、一致結果をＰＯＬス
テータスフォーマット内の特定ビットに実装して、この
フォーマットを返すことによりＰＯＬスケジューラに通
知するので、プログラムモニタ機能等のメンテナンスツ
ールへの応答をＰＯＬ命令の実行に影響を与える事無く
実現できる。

【図面の簡単な説明】

【図１】この発明の実施例１による演算処理装置を示す
ブロック図で、汎用μＰとＰＯＬＧを用いたマルチプロ
セッサ構成を示す図である。

【図２】図１の演算処理装置ＰＯＬＧの内部構成を示す
ブロック図である。

【図３】図１のμＰ−ＰＯＬＧ間のバスアクセスのタイ
ミングを示す図である。

【図４】この発明の実施例２によるＣＤＩＦ部を示す図
である。

【図５】図４のＰＯＬステータスのフォーマットを示す
図である。

【図６】図４のＰＯＬコードのフォーマットを示す図で
ある。

【図７】図４のμＰ−ＰＯＬＧ命令起動を示す図であ
る。

【図８】この発明の実施例３によるＣＤＩＦ部を示す図
である。

【図９】図８のＰＯＬステータスのフォーマットを示す
図である。

【図１０】図８のＰＯＬコードのフォーマットを示す図
である。

【図１１】この発明の実施例４によるＰＯＬ命令実行時
の異常通知を示す図である。

【図１２】図１１のＰＯＬステータスのフォーマットを
示す図である。

【図１３】図１１のμＰ異常処理フローを示す図であ
る。

【図１４】この発明の実施例５によるＰＯＬ命令実行時
の異常通知と拡張ＰＯＬステータスを示す図である。

【図１５】図１４のＰＯＬステータスのフォーマットを
示す図である。

【図１６】図１４のＥＸステータスのフォーマットを示
す図である。

【図１７】図１４のμＰ異常処理フローを示す図であ
る。

【図１８】この発明の実施例６によるＰＯＬスケジュー
リングカウンタの構成を示す図である。

【図１９】図１８のＰＯＬステータスのフォーマットを
示す図である。

【図２０】図１８のＰＯＬスケジューリングタイムアッ
プ処理を示す図である。

【図２１】この発明の実施例７によるＰＯＬスケジュー
リングカウンタのＲＤ／ＷＴを示す図である。

【図２２】この発明の実施例８によるＰＯＬスケジュー
ラポートの構成を示す図である。

【図２３】図２２のＰＯＬステータスのフォーマットを
示す図である。

【図２４】図２２のＰＯＬスケジューリング要求フロー
を示す図である。

【図２５】この発明の実施例９によるセグメントレジス
タの構成を示す図である。

【図２６】この発明の実施例１０及び１１によるインデ
ックスレジスタの構成を示す図である。

【図２７】この発明の実施例１２によるアドレスリミッ
トエラー検出を示す図である。

【図２８】この発明の実施例１３によるアドレスリミッ
トエラー検出を示す図である。

【図２９】この発明の実施例１４によるＰＯＬステータ
スのリミットエラー構成を示す図である。

【図３０】図２９のＰＯＬステータスのフォーマットを
示す図である。

【図３１】図２９のＥＸステータスのフォーマットを示
す図である。

【図３２】図２９のリミットエラー処理フローを示す図
である。

【図３３】この発明の実施例１５によるソースアドレス
一致検出を示す図である。

【図３４】図３３のＰＯＬステータスのフォーマットを
示す図である。

【図３５】図３３のソースアドレス一致検出フローを示
す図である。

【図３６】この発明の実施例１６によるＰＣ一致検出を
示す図である。

【図３７】図３６のＰＯＬステータスのフォーマットを
示す図である。

【図３８】図３６のＰＣ一致検出フローを示す図であ
る。

【図３９】従来例を示す図である。

【図４０】他の従来例を示す図である。

【符号の説明】

１−１ 汎用μＰ １−２ ＰＯＬＧ １−４ ＰＯＬソース空間 ２−１ ＭＰＩＦ ２−２ ＣＤＩＦ部 ２−４ ＳＡＤ部 ２−５ ＳＡＩＦ ２−６ ＡＬＵ ２−８ ＥＸＥ ２−１７ ＰＣ ４−１ ＰＯＬコード ４−２ Ｈ／Ｗ命令，Ｆ／Ｗ命令デコード部 ４−５ ＰＯＬステータス ８−２ ＰＯＬコード抽出部 １４−１ ＥＸステータス １８−１ ＰＯＬスケジューリングカウンタ ２１−１ カウンタ値設定レジスタ ２１−２ カウンタコンパレータ ２２−１ スケジューラポート ２５−１ セグメントレジスタ ２５−３ ソースアドレス ２５−５ ＳＡＳＥＬ ２６−１ インデックスレジスタ ２６−３ ＩＮＤＥＸ ２６−５ アドレス加算器 ２７−１ 上限アドレスリミッタ ２７−２ 下限アドレスリミッタ ２８−３ 下限アドレスセレクタ ２８−４ 上限アドレスセレクタ ３３−１ ＳＡＲ ３３−２ アドレスコンパレータ ３６−１ ＰＣＲ ３６−２ ＰＣコンパレータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０５Ｂ 19/048 Ｇ０６Ｆ 11/28 ３４０ Ｃ 7313−5Ｂ 15/16 Ｇ０５Ｂ 19/05 Ｇ Ｄ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 産業用プラント等における制御特有のプ
   ログラミング（以下ＰＯＬ）言語の系統の命令を実行す
   る専用のコプロセッサ（以下ＰＯＬＧ）と、数値演算処
   理をする汎用マイクロプロセッサ（以下汎用μＰ）と、
   ＰＯＬ命令のコードが格納されているＰＯＬコードメモ
   リと、前記ＰＯＬＧがＰＯＬ命令の実行上使用するＰＯ
   Ｌソース空間とからなり、マルチプロセッサ構成で実現
   した制御命令演算処理装置（以下ＣＰＵ）において、前
   記ＰＯＬＧを、前記ＰＯＬ命令の実行コードのアドレス
   を示すプログラムカウンタ（以下ＰＣ）と、ＰＯＬ命令
   実行専用の汎用レジスタであるアキュームレータ（以下
   ＡＣＣ）を含むＰＯＬ命令を実行するのに必要な各種デ
   ータを記憶する汎用レジスタ（以下レジスタファイル）
   と、ＰＯＬのソースアドレスを計算するソースアドレス
   計算部（以下ＳＡＤ部）と、前記μＰとのインタフェー
   ス（以下Ｉ／Ｆ）を行うバスインタフェース部（以下Ｍ
   ＰＩＦ部）と、ソースアクセスを行うソースアクセスイ
   ンタフェース部（以下ＳＡＩＦ部）と、前記ＰＯＬコー
   ドをフェッチするインタフェース制御部（以下ＣＤＩＦ
   部）と、ＰＯＬ命令の演算を行う演算部（以下ＡＬＵ
   部）と、実行制御を行う管理部（以下ＥＸＥ部）とから
   構成し、上記ＣＰＵで、前記ＰＯＬＧでのＰＯＬ命令の
   実行を、上記汎用μＰのリードバスアクセスと同期さ
   せ、上記汎用μＰへのリードデータ（以下ＰＯＬステー
   タス）として、ＰＯＬ命令の実行結果をＰＯＬＧから返
   し、ＰＯＬ命令の実行を起動し、これらの命令実行状態
   を監視しているＰＯＬエミュレータと、このＰＯＬエミ
   ュレータの動作とＰＯＬＧの命令実行を同期化し、前記
   ＰＯＬＧのハードウェア（以下Ｈ／Ｗ）の動作及びＰＯ
   Ｌエミュレータ動作のオーバヘッドを最小にしたことを
   特徴とする制御命令演算処理装置。
2. 【請求項２】 上記ＣＰＵに、上記ＰＯＬＧ内部の上記
   ＣＤＩＦ部で上記ＰＯＬ命令のコードを判別し、上記Ｐ
   ＯＬＧの上記Ｈ／Ｗで実行可能な実行命令か、上記汎用
   μＰで実行することが必要なフアームウェア（以下Ｆ／
   Ｗ）実行命令かを判別するデコード部を設け、その判断
   結果を上記ＰＯＬＧから上記汎用μＰへ上記ＰＯＬステ
   ータスとして返し、上記ＰＯＬエミュレータが上記Ｈ／
   Ｗ実行命令か上記Ｆ／Ｗ実行命令かを即座に認識できる
   様にしたことを特徴とする特許請求の範囲第１項記載の
   制御命令演算処理装置。
3. 【請求項３】 上記ＣＰＵで、上記ＣＤＩＦ部で上記Ｐ
   ＯＬステータスのフォーマット構成図内にＰＯＬ命令の
   オペコードを実装して、上記Ｆ／Ｗ実行命令の実行時
   に、上記汎用μＰで上記ＰＯＬステータスのオペコード
   部を分岐判断し、上記ＰＯＬエミュレータの分岐処理に
   要するオーバヘッドを削減することを特徴とする特許請
   求の範囲第２項記載の制御命令演算処理装置。
4. 【請求項４】 上記ＣＰＵで、ＰＯＬ命令を実行した時
   に発生するオーバーフローやメモリパリティエラー等を
   上記ＰＯＬＧで検出し、これらエラーを前記ＰＯＬＧか
   らＰＯＬステータスとして返し、上記ＰＯＬエミュレー
   タでＰＯＬ命令毎のエラー発生を認識し、エラー発生タ
   イミングとエラー発生箇所を認識し、命令毎のエラー処
   理をリアルタイムに行うようにしたことを特徴とする特
   許請求の範囲第１項記載の制御命令演算処理装置。
5. 【請求項５】 ＰＯＬ命令を実行した時に発生する上記
   エラーを一箇所にまとめるＥＸステータスレジスタを設
   け、このＥＸステータスレジスタにエラー要因がセット
   された事でＰＯＬステータスの上記フォーマットの特定
   ビットがセットされる様にして、ＰＯＬ命令実行中に発
   生する多くのエラー要因を一つにまとめ、上記ＰＯＬエ
   ミュレータは前記ＰＯＬステータスの前記特定のビット
   のみをチェックして、エラーの発生の有無を確認する様
   にし、更にエラー処理内で前記ＥＸステータスレジスタ
   の内容をチェックしてどのようなエラーが発生したかを
   判断することを特徴とする特許請求の範囲第４項記載の
   制御命令演算処理装置。
6. 【請求項６】 上記ＣＰＵで、上記ＰＯＬＧ内部にＰＯ
   Ｌ命令の実行時間を計数するカウンタを設け、一定時間
   ＰＯＬ命令の実行が行われると、上記ＰＯＬステータス
   のフォーマットの特定ビットをセットして、上記ＰＯＬ
   エミュレータ経由でＰＯＬ命令の実行と通信ソフトウェ
   アやメンテナンス用ソフトウェア等他のソフトウェアと
   の時間割スケジューリングを管理するＰＯＬスケジュー
   ラを設け、前記特定ビットを検出して前記ＰＯＬスケジ
   ューラがＰＯＬ命令の占有時間超過を判断し、各種ＰＯ
   Ｌプログラムの集合であるＰＯＬモジュールについて切
   り替え時間のオーバヘッドを少なくすることを特徴とす
   る特許請求の範囲第１項記載の制御命令演算処理装置。
7. 【請求項７】 上記ＰＯＬＧ内部に計数カウンタ値設定
   用のレジスタを設け、このレジスタの設定値と上記計数
   カウンタの出力とを比較するコンパレータとを設け、Ｐ
   ＯＬ命令の実行占有時間を可変にし、上記ＰＯＬスケジ
   ューラが任意にＰＯＬ命令の実行占有時間を調整するこ
   とを特徴とする特許請求の範囲第６項記載の制御命令演
   算処理装置。
8. 【請求項８】 上記ＰＯＬ命令の実行より優先順位の高
   い通信ソフトウェアやメンテナンス用ソフトウェア等か
   らの要求で、ＰＯＬ命令の実行を中断する為の手段とし
   て、ＰＯＬＧ内部に他のソフトウェアからライトできる
   スケジューラポートを設け、上記ソフトウェアがこのス
   ケジューラポートにライトアクセスすることで、ＰＯＬ
   ステータスのフォーマットの特定ビットをセットし、上
   記ＰＯＬスケジューラがこの特定ビットを検出して、上
   記ＰＯＬモジュールについて切り替え時間のオーバヘッ
   ドを少なくすることを特徴とする特許請求の範囲第６項
   記載の制御命令演算処理装置。
9. 【請求項９】 上記ＣＰＵにおいて、上記ＰＯＬソース
   空間をアドレス計算の為に、ベースポインタを備えた１
   ６個のセグメントに分割し、前記ソース空間のアクセス
   方式として前記セグメント方式を採用し、ＰＯＬエミュ
   レータがソース空間の管理を行うことを特徴とする特許
   請求の範囲第１項記載の制御命令演算処理装置。
10. 【請求項１０】 上記ＣＰＵにおいて、上記ＰＯＬ命令
    で使用する４個のインデックスレジスタを設け、該イン
    デックスレジスタと前記１６個のセグメントとを使用し
    て１６種類のインデックス修飾を上記ＰＯＬＧで行い、
    ＰＯＬソースのアドレス計算を行うことを特徴とする特
    許請求の範囲第９項記載の制御命令演算処理装置。
11. 【請求項１１】 上記ＣＰＵにおいて、上記インデック
    スレジスタと上記セグメントとでインデックス修飾され
    たソースアドレスに対し、これらアドレスの上限値及び
    下限値を設定できるソースアドレスリミットレジスタを
    設け、ＰＯＬアプリケーションで誤ったソースアドレス
    指定があった場合に上／下限をチェックし、上／下限を
    越えるアドレスについてリミットエラーを検出すること
    を可能とする特許請求の範囲第９項または１０項記載の
    制御命令演算処理装置。
12. 【請求項１２】 上記ＣＰＵにおいて、上記リミットエ
    ラーを検出する為の上記リミットレジスタを上記セグメ
    ントレジスタに対応すべく、１６個の空間に分割し、Ｐ
    ＯＬアプリケーションで誤ったソースアドレス指定があ
    った場合に上／下限をチェックし、前記リミットエラー
    を１６個のソース空間毎に検出することを特徴とする特
    許請求の範囲第１１項記載の制御命令演算処理装置。
13. 【請求項１３】 上記ＣＰＵにおいて、アプリケーショ
    ンでアクセスされる上記ＰＯＬソース空間のリミットエ
    ラーを、ＰＯＬステータス及びＥＸステータスのフォー
    マット内に実装し、上記ＰＯＬＧから汎用μＰにＰＯＬ
    ステータスとして返すことで、ＰＯＬエミュレータにリ
    ミットエラーの有ったことをリアルタイムに通知し、エ
    ラー発生時の命令実行状態等を故障情報として残すこと
    を特徴とする特許請求の範囲第１１項又は第１２項記載
    の制御命令演算処理装置。
14. 【請求項１４】 上記ＣＰＵにおいて、上記ＰＯＬ命令
    のソースアドレスを設定するＳＡＲレジスタを設け、さ
    らにこのＳＡＲレジスタの設定値とＰＯＬ命令実行時に
    計算されたソースアドレスとの比較を行うコンパレータ
    とを設け、これらの値が一致したことを検出し、この検
    出結果を上記ＰＯＬエミュレータに通知して、ＰＯＬ命
    令の実行を中断し、メンテナンスツールからのソースモ
    ニタ機能などを行うことを特徴とする特許請求の範囲第
    １項記載の制御命令演算処理装置。
15. 【請求項１５】 上記ＰＯＬ命令のソースアドレスが一
    致したことを検出した結果をＰＯＬエミュレータに通知
    する為、一致結果をＰＯＬステータスフォーマット内の
    特定ビットに実装して、このフォーマットを返すことに
    より上記ＰＯＬスケジューラに通知し、ソースモニタ機
    能等のメンテナンスツールへの応答をＰＯＬ命令の実行
    に影響を与えること無く実現することを特徴とする特許
    請求の範囲第１４項記載の制御命令演算処理装置。
16. 【請求項１６】 上記ＣＰＵにおいて、上記ＰＯＬ命令
    の実行アドレスを設定するＰＣＲレジスタを設け、この
    ＰＣＲレジスタの設定値とコードフェッチ時に計算され
    たプログラムカウンタＰＣ値とを比較するコンパレータ
    とを設け、プログラムカウンタ値が一致したことを検出
    し、この検出結果をＰＯＬエミュレータに通知すること
    で、ＰＯＬ命令の実行を中断し、メンテナンスツールか
    らのプログラムモニタ機能などを行うことを特徴とする
    特許請求の範囲第１項記載の制御命令演算処理装置。
17. 【請求項１７】 上記ＰＯＬ命令のＰＣ値の一致を検出
    し、その結果をＰＯＬエミュレータに通知する為、一致
    結果をＰＯＬステータスフォーマット内の特定ビットに
    実装して、このフォーマットを返すことによりＰＯＬス
    ケジューラに通知し、プログラムモニタ機能等のメンテ
    ナンスツールへの応答をＰＯＬ命令の実行に影響を与え
    ることなく実現する事を特徴とする特許請求の範囲第１
    ６項記載の制御命令演算処理装置。