JPH07263865A - Thin-film multilayer wiring substrate - Google Patents
Thin-film multilayer wiring substrateInfo
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- JPH07263865A JPH07263865A JP5611894A JP5611894A JPH07263865A JP H07263865 A JPH07263865 A JP H07263865A JP 5611894 A JP5611894 A JP 5611894A JP 5611894 A JP5611894 A JP 5611894A JP H07263865 A JPH07263865 A JP H07263865A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、マルチチップモジュー
ルに用いる薄膜多層配線基板の構造に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a thin film multilayer wiring board used in a multichip module.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３はかかる
従来の薄膜多層配線基板の製造工程断面図である。 （１）まず、図３（ａ）に示すように、下地基板として
は、絶縁体としてのセラミック１にヴィア２とグランド
配線３（接地電位）が設けられている多層セラミック基
板を用いている。この下地基板上にスパッタ法により、
カレントフィルム４を形成したポジ型レジストを用い、
ホトリソ工程をへてメッキマスク５を形成する。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, there were the following. FIG. 3 is a cross-sectional view of a manufacturing process of such a conventional thin film multilayer wiring board. (1) First, as shown in FIG. 3A, a multilayer ceramic substrate in which a via 1 and a ground wiring 3 (ground potential) are provided in a ceramic 1 as an insulator is used as a base substrate. By sputtering on this base substrate,
Using the positive type resist which formed the current film 4,
A plating mask 5 is formed by a photolithography process.
【０００３】（２）次に、図３（ｂ）に示すように、メ
ッキマスク５以外の露出しているカレントフィルム４の
部分に、電解銅メッキでランドの導体部６を形成する。 （３）次に、図３（ｃ）に示すように、メッキマスク５
を除去した後、このメッキマスク５が形成されていた部
分のカレントフィルム４をエッチング液で除去し、ラン
ド７を形成する。(2) Next, as shown in FIG. 3B, a conductive portion 6 of the land is formed by electrolytic copper plating on the exposed portion of the current film 4 other than the plating mask 5. (3) Next, as shown in FIG. 3C, the plating mask 5
Then, the current film 4 in the portion where the plating mask 5 was formed is removed with an etching solution to form a land 7.
【０００４】（４）次に、図３（ｄ）に示すように、薄
膜多層配線の絶縁膜８を形成する。この絶縁膜８として
は非感光性ポリイミドを用いる。すなわち、まず、ポリ
イミド樹脂の前駆体を先の基板に塗布・プリベークした
ものにレジストを塗布し、パターニングした後、エッチ
ングを行い、ヴィアホール９を形成し、３００℃以上の
温度でイミド化させる。(4) Next, as shown in FIG. 3D, an insulating film 8 of thin-film multilayer wiring is formed. As the insulating film 8, non-photosensitive polyimide is used. That is, first, a precursor of a polyimide resin is applied and pre-baked on the above substrate, a resist is applied thereto, and after patterning, etching is performed to form a via hole 9 and imidization is performed at a temperature of 300 ° C. or higher.
【０００５】（５）次に、図３（ｅ）に示すように、先
のランド形成と同様に、スパッタ法とメッキ法を用い、
薄膜配線１０を形成する。 （６）次に、図３（ｆ）に示すように、上記の工程を繰
り返し、薄膜多層配線を行い、最上層に薄膜部上層グラ
ンド配線１１を形成し、薄膜多層配線基板を得る。(5) Next, as shown in FIG. 3E, the sputtering method and the plating method are used in the same manner as in the previous land formation.
The thin film wiring 10 is formed. (6) Next, as shown in FIG. 3F, the above steps are repeated to perform thin film multilayer wiring, and the thin film portion upper layer ground wiring 11 is formed on the uppermost layer to obtain a thin film multilayer wiring board.
【０００６】上記の薄膜多層配線基板において、ランド
７は、下地のセラミック基板のヴィア２の位置ずれを吸
収し、下地のセラミック基板のヴィア２と上層の薄膜多
層配線とを電気的に接続する目的で形成している。In the above-mentioned thin film multilayer wiring board, the land 7 absorbs the positional deviation of the via 2 of the underlying ceramic substrate, and electrically connects the via 2 of the underlying ceramic substrate and the upper thin film multilayer wiring. It is formed by.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来の薄膜多層配線基板では、図３（ｆ）に示す領域
ａにおいて、真空の誘電率をε0 、ポリイミドの比誘電
率をεp 、ランド面積をＳa 、ランドと薄膜グランド配
線間のポリイミドの膜厚をｒa とすると、 Ｃp ＝ε0 εp （Ｓa ／ｒa ） …（１） の静電容量を生じる。However, in the above-described conventional thin-film multilayer wiring board, in the region a shown in FIG. 3 (f), the dielectric constant of vacuum is ε 0 , the relative dielectric constant of polyimide is ε p , and the land is lands. When the area S a, the film thickness of polyimide between the land and the thin film ground line and r a, produces a capacitance of C p = ε 0 ε p ( S a / r a) ... (1).
【０００８】また、同様に、図３（ｆ）に示す領域ｂに
は、セラミック基板のグランド配線との間に静電容量が
生じ、その大きさＣc は、セラミックの誘電率をεc 、
ランドとセラミック基板内のグランド配線とのオーバー
ラップ面積をＳb 、ランドとセラミック基板内のグラン
ド配線との厚さをｒb とすると、 Ｃc ＝ε0 εc （Ｓb ／ｒb ） …（２） よって、このランドが有ることにより、Ｃ＝Ｃp ＋Ｃc
分の容量のコンデンサが配線に付加された形になる。Similarly, in the area b shown in FIG. 3 (f), an electrostatic capacitance is generated between the ground wiring of the ceramic substrate and the magnitude C c of the dielectric constant of the ceramic, ε c ,
When the overlapping area between the land and the ground wiring in the ceramic substrate is S b and the thickness between the land and the ground wiring in the ceramic substrate is r b , C c = ε 0 ε c (S b / r b ) ... (2) Therefore, because of this land, C = C p + C c
A capacitor with the same capacity is added to the wiring.
【０００９】そのため、インピーダンスを整合された伝
送路を通った信号は、このランドで反射が発生し、特に
高周波信号の場合は伝送損失が大きくなる。本発明は、
以上述べた問題点を除去するために、ランドとグランド
配線間の静電容量を低減し、かつ、下地のセラミック基
板のヴィアの位置ずれを吸収し、しかも上層の薄膜多層
配線との接続を損なうことのない信頼性の高い、薄膜多
層配線基板を提供することを目的とする。Therefore, a signal that has passed through the impedance-matched transmission line is reflected at this land, and the transmission loss becomes large especially in the case of a high frequency signal. The present invention is
In order to eliminate the above-mentioned problems, the capacitance between the land and the ground wiring is reduced, the displacement of the via of the underlying ceramic substrate is absorbed, and the connection with the upper thin film multilayer wiring is impaired. It is an object of the present invention to provide a thin film multilayer wiring board having high reliability.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記目的を達
成するために、薄膜多層配線基板において、ヴィアとグ
ランド配線とを有する下地基板としての多層セラミック
基板と、この多層セラミック基板のヴィアと接続される
複数の開口部を有するランドと、このランドに電気的に
接続される薄膜配線と、前記ランドの上方に形成される
薄膜部上層グランド配線とを設けるようにしたものであ
る。In order to achieve the above-mentioned object, the present invention provides a thin-film multilayer wiring board, a multilayer ceramic board as a base board having vias and ground wiring, and a via of the multilayer ceramic board. A land having a plurality of openings to be connected, a thin film wiring electrically connected to the land, and a thin film portion upper layer ground wiring formed above the land are provided.
【００１１】[0011]
【作用】本発明によれば、上記したように、多層セラミ
ック基板のヴィアと薄膜多層配線を電気的に接続させる
ためのランドに、複数の開口部を形成するようにしたの
で、配線の静電容量を低減することができる。また、下
地のセラミック基板のヴィアの位置ずれを吸収し、しか
も上層の薄膜多層配線との接続を損なうこともない。According to the present invention, as described above, since a plurality of openings are formed in the land for electrically connecting the via of the multilayer ceramic substrate and the thin film multilayer wiring, the electrostatic discharge of the wiring is reduced. The capacity can be reduced. In addition, the displacement of the via of the underlying ceramic substrate is absorbed, and the connection with the upper thin film multilayer wiring is not impaired.
【００１２】[0012]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す薄膜
多層配線基板の製造工程断面図、図２はその薄膜多層配
線基板のランドの平面図である。 （１）まず、図１（ａ）に示すように、下地基板として
は、絶縁体としてセラミック１１にヴィア１２とグラン
ド配線１３（接地電位）が設けられている多層セラミッ
ク基板１４を用いている。この下地基板上にスパッタ法
によりカレントフィルム１５を形成したポジ型レジスト
を用い、ホトリソ工程をへてメッキマスク１６を形成す
る。このとき、格子状のランドを形成するための開口部
用のメッキマスク１７をパターン形成する。Embodiments of the present invention will be described in detail below with reference to the drawings. 1 is a cross-sectional view of a manufacturing process of a thin film multilayer wiring board showing an embodiment of the present invention, and FIG. 2 is a plan view of a land of the thin film multilayer wiring board. (1) First, as shown in FIG. 1A, as a base substrate, a multilayer ceramic substrate 14 in which a via 12 and a ground wiring 13 (ground potential) are provided in a ceramic 11 as an insulator is used. A plating mask 16 is formed by a photolithography process using a positive resist having a current film 15 formed on the underlying substrate by a sputtering method. At this time, the plating mask 17 for the opening for forming the grid-shaped land is patterned.
【００１３】（２）次に、図１（ｂ）に示すように、メ
ッキマスク１６，１７以外の露出しているカレントフィ
ルムの部分に、電解銅メッキでランドの導体部１８を形
成する。 （３）次いで、図１（ｃ）に示すように、メッキマスク
１６，１７を除去した後、そのメッキマスク１６，１７
が形成されていた部分のカレントフィルム１５をエッチ
ング液で除去し、導体部１８と複数の開口部１９を有す
る、図２に示すような、格子状ランド２０を形成する。(2) Next, as shown in FIG. 1B, a conductive portion 18 of the land is formed by electrolytic copper plating on the exposed portion of the current film other than the plating masks 16 and 17. (3) Next, as shown in FIG. 1C, after removing the plating masks 16 and 17, the plating masks 16 and 17 are removed.
The portion of the current film 15 where the mark was formed is removed with an etching solution to form a grid-shaped land 20 having a conductor portion 18 and a plurality of openings 19, as shown in FIG.
【００１４】（４）次に、図１（ｄ）に示すように、薄
膜多層配線の絶縁膜２１を形成する。この絶縁膜２１と
しては非感光性ポリイミドを用いる。すなわち、まず、
ポリイミド樹脂の前駆体を先の基板に塗布・プリベーク
したものにレジストを塗布し、パターニングした後、エ
ッチングを行い、ヴィアホール２２を形成し、３００℃
以上の温度でイミド化させる。(4) Next, as shown in FIG. 1D, an insulating film 21 for thin-film multilayer wiring is formed. As the insulating film 21, non-photosensitive polyimide is used. That is, first,
A polyimide resin precursor is applied and pre-baked on the above substrate, a resist is applied, and after patterning, etching is performed to form a via hole 22 and 300 ° C.
It is imidized at the above temperature.
【００１５】（５）次に、図１（ｅ）に示すように、先
のランド形成と同様に、スパッタ法とメッキ法を用い、
薄膜配線２３を形成する。 （６）次に、図１（ｆ）に示すように、上記の工程を繰
り返し、薄膜多層配線を行い、最上層に薄膜部上層グラ
ンド配線２４を形成し、薄膜多層配線基板を得る。(5) Next, as shown in FIG. 1E, the sputtering method and the plating method are used in the same manner as in the previous land formation.
The thin film wiring 23 is formed. (6) Next, as shown in FIG. 1F, the above steps are repeated to perform thin film multilayer wiring, and the thin film portion upper layer ground wiring 24 is formed on the uppermost layer to obtain a thin film multilayer wiring board.
【００１６】上記したように、ランドには複数の開口部
を形成するようにしたので、このランドとグランド配線
間の静電容量を低減することができる。その場合、下地
のセラミック基板のヴィアの位置ずれを吸収し、しかも
上層の薄膜多層配線との接続を損なうこともない。上記
したように、導体部１８と複数の開口部１９を有する格
子状ランド２０を形成するが、ここで、開口部は、具体
的にはランドの全面積の略５０％に設定しており、この
ランドに発生する静電容量Ｃは、格子状のランドにする
ことにより、ランドの面積が１／２になるので、１／２
に低減する。As described above, since a plurality of openings are formed in the land, it is possible to reduce the capacitance between the land and the ground wiring. In this case, the displacement of the via of the underlying ceramic substrate is absorbed, and the connection with the upper thin film multilayer wiring is not impaired. As described above, the grid-shaped land 20 having the conductor portion 18 and the plurality of openings 19 is formed. Here, the opening is specifically set to about 50% of the total area of the land, The capacitance C generated in this land is reduced to 1/2 because the area of the land becomes 1/2 by making it a grid-shaped land.
Reduce to.
【００１７】なお、この場合のランドの直径は、例え
ば、５００μｍ、開口部は５０μｍ□をピッチ７０μｍ
で配置する。図４は本発明の第２の実施例を示す薄膜多
層配線基板のランドの平面図である。この実施例では、
図４に示すように、ランド３１の形状を、導体部３２に
複数の円形の開口部３３を設けるようにしている。In this case, the diameter of the land is, for example, 500 μm, the openings are 50 μm □, and the pitch is 70 μm.
To place. FIG. 4 is a plan view of a land of a thin film multilayer wiring board showing a second embodiment of the present invention. In this example,
As shown in FIG. 4, the shape of the land 31 is such that the conductor portion 32 is provided with a plurality of circular openings 33.
【００１８】図５は本発明の第３の実施例を示す薄膜多
層配線基板のランドの平面図である。この実施例では、
図５に示すように、ランド４１の形状を、導体部４２に
複数の矩形の開口部４３を形成し、ストライプ状にした
ものである。このように、構成することにより、開口率
を高めるとともに、開口のデータの指定が容易になり、
開口の設計が容易であるといった利点を有する。FIG. 5 is a plan view of a land of a thin film multilayer wiring board showing a third embodiment of the present invention. In this example,
As shown in FIG. 5, the land 41 has a stripe shape in which a plurality of rectangular openings 43 are formed in the conductor portion 42. With this configuration, the aperture ratio can be increased and the aperture data can be easily specified.
It has an advantage that the design of the opening is easy.
【００１９】図６は本発明の第４の実施例を示す薄膜多
層配線基板のランドの平面図である。この実施例では、
図６に示すように、ランド５１の形状を、第２の実施に
比して更に、開口率を高めるように、導体部５２に対に
なった開口部５３と４隅に開口部５４を形成したもので
ある。FIG. 6 is a plan view of a land of a thin film multilayer wiring board showing a fourth embodiment of the present invention. In this example,
As shown in FIG. 6, in order to further increase the aperture ratio of the land 51 as compared with the second embodiment, the openings 53 paired with the conductor portion 52 and the openings 54 at the four corners are formed. It was done.
【００２０】また、上記実施例では、薄膜多層配線基板
としては、セラミックを用いているが、ガラスエポキシ
やテフロンなども使用可能である。更に、配線として
は、銅に限らず、Ａｌ系合金、金，銀なども使用可能で
ある。なお、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。In the above embodiment, ceramic is used as the thin film multilayer wiring board, but glass epoxy, Teflon or the like can also be used. Further, as the wiring, not only copper but also Al-based alloy, gold, silver, etc. can be used. The present invention is not limited to the above-mentioned embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００２１】[0021]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、薄膜多層配線基板のランドに複数の開口部を形
成するようにしたので、このランド部に発生する静電容
量を低減することができ、高周波特性の良い信号伝送路
を確保することができる。As described above in detail, according to the present invention, since a plurality of openings are formed in the land of the thin film multilayer wiring board, the capacitance generated in the land is reduced. Therefore, it is possible to secure a signal transmission line having good high frequency characteristics.
【図１】本発明の第１の実施例を示す薄膜多層配線基板
の製造工程断面図である。FIG. 1 is a cross-sectional view of a manufacturing process of a thin-film multilayer wiring board showing a first embodiment of the present invention.
【図２】本発明の第１の実施例を示す薄膜多層配線基板
のランドの平面図である。FIG. 2 is a plan view of a land of the thin-film multilayer wiring board showing the first embodiment of the present invention.
【図３】従来の薄膜多層配線基板の製造工程断面図であ
る。FIG. 3 is a cross-sectional view of a manufacturing process of a conventional thin film multilayer wiring board.
【図４】本発明の第２の実施例を示す薄膜多層配線基板
のランドの平面図である。FIG. 4 is a plan view of a land of a thin-film multilayer wiring board showing a second embodiment of the present invention.
【図５】本発明の第３の実施例を示す薄膜多層配線基板
のランドの平面図である。FIG. 5 is a plan view of a land of a thin-film multilayer wiring board showing a third embodiment of the present invention.
【図６】本発明の第４の実施例を示す薄膜多層配線基板
のランドの平面図である。FIG. 6 is a plan view of a land of a thin-film multilayer wiring board showing a fourth embodiment of the present invention.
１１ セラミック １２ ヴィア １３ グランド配線 １４ 多層セラミック基板 １５ カレントフィルム １６，１７ メッキマスク １８，３２，４２，５２ 導体部 １９，３３，４３，５３，５４ 複数の開口部 ２０ 格子状ランド ２１ 絶縁膜 ２２ ヴィアホール ２３ 薄膜配線 ２４ 薄膜部上層グランド配線 ３１，４１，５１ ランド 11 Ceramic 12 Via 13 Ground Wiring 14 Multilayer Ceramic Substrate 15 Current Film 16, 17 Plating Mask 18, 32, 42, 52 Conductor Section 19, 33, 43, 53, 54 Multiple Openings 20 Lattice Land 21 Insulating Film 22 Via Hole 23 Thin film wiring 24 Thin film upper layer ground wiring 31, 41, 51 Land
Claims (3)
基板としての多層セラミック基板と、（ｂ）該多層セラ
ミック基板のヴィアと接続される複数の開口部を有する
ランドと、（ｃ）該ランドに電気的に接続される薄膜配
線と、（ｄ）前記ランドの上方に形成される薄膜部上層
グランド配線とを具備する薄膜多層配線基板。1. A multilayer ceramic substrate as a base substrate having (a) vias and ground wiring, (b) a land having a plurality of openings connected to the vias of the multilayer ceramic substrate, and (c) the land. A thin-film multilayer wiring substrate comprising: a thin-film wiring electrically connected to the above; and (d) a thin-film portion upper-layer ground wiring formed above the land.
１記載の薄膜多層配線基板。2. The thin-film multilayer wiring board according to claim 1, wherein the land is a grid-shaped land.
求項１記載の薄膜多層配線基板。3. The thin film multilayer wiring board according to claim 1, wherein the opening ratio of the land is approximately 50%.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5611894A JPH07263865A (en) | 1994-03-25 | 1994-03-25 | Thin-film multilayer wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5611894A JPH07263865A (en) | 1994-03-25 | 1994-03-25 | Thin-film multilayer wiring substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263865A true JPH07263865A (en) | 1995-10-13 |
Family
ID=13018164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5611894A Withdrawn JPH07263865A (en) | 1994-03-25 | 1994-03-25 | Thin-film multilayer wiring substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263865A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487088B2 (en) * | 1997-10-17 | 2002-11-26 | Ibiden Co., Ltd. | Package substrate |
| JP2009231326A (en) * | 2008-03-19 | 2009-10-08 | Toppan Printing Co Ltd | Multilayer wiring board |
-
1994
- 1994-03-25 JP JP5611894A patent/JPH07263865A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487088B2 (en) * | 1997-10-17 | 2002-11-26 | Ibiden Co., Ltd. | Package substrate |
| JP2009231326A (en) * | 2008-03-19 | 2009-10-08 | Toppan Printing Co Ltd | Multilayer wiring board |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |