JPH07263674A - Field effect semiconductor device and its manufacture - Google Patents

Field effect semiconductor device and its manufacture

Info

Publication number
JPH07263674A
JPH07263674A JP6046674A JP4667494A JPH07263674A JP H07263674 A JPH07263674 A JP H07263674A JP 6046674 A JP6046674 A JP 6046674A JP 4667494 A JP4667494 A JP 4667494A JP H07263674 A JPH07263674 A JP H07263674A
Authority
JP
Japan
Prior art keywords
tungsten silicide
layer
semiconductor device
field effect
silicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6046674A
Other languages
Japanese (ja)
Inventor
Hiroyuki Ota
裕之 大田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6046674A priority Critical patent/JPH07263674A/en
Priority to KR1019950005041A priority patent/KR0185461B1/en
Priority to TW084104516A priority patent/TW270233B/zh
Publication of JPH07263674A publication Critical patent/JPH07263674A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To provide a field effect semiconductor device wherein P, B, As, etc., with which an amorphous or polycrystalline silicon layer of polycide structure as a gate electrode is doped are prevented from diffusing outward an account of the heat in the post-process, and the gate electrode can be prevented from turning to the state of depletion. CONSTITUTION:A gate electrode has the polycide structure composed of an amorphous or polycrystalline silicon layer 5 and a tungsten silicide layer 6 formed, via a gate insulating film 4, on a source region 2 and a drain region 3 formed on an Si substrate 1. As to at least the surface layer 7 of the tungsten silicide layer 6, the Si composition (x) of tungsten silicide WSix is set lower than or equal to 2.4. The Si composition (x) is gradually decreased from about 2.55 in the part in contact with the amorphous or polycrystalline silicon layer 5 to 2.4 in the uppermost layer. Thereby the separation of a gate electrode can be prevented.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、電界効果型半導体装置
とその製造方法、特にポリサイド構造を有するゲート電
極を有する電界効果型半導体装置とその製造方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect semiconductor device and a manufacturing method thereof, and more particularly to a field effect semiconductor device having a gate electrode having a polycide structure and a manufacturing method thereof.

【0002】[0002]

【従来の技術】近年、高速化の要求に伴い、電界効果型
半導体装置のゲート電極を、サブミクロンオーダーに微
小化し、かつ低抵抗化することが要求され、ゲート電極
をポリシリコンの単層構造に代えて、ポリシリコン層と
タングステンシリサイド層の2層からなるポリサイド構
造へと遷移している。
2. Description of the Related Art In recent years, along with the demand for higher speed, it has been required to miniaturize the gate electrode of a field effect semiconductor device to the submicron order and to reduce the resistance. The gate electrode has a single layer structure of polysilicon. Instead of the above, the polycide structure is formed by two layers of a polysilicon layer and a tungsten silicide layer.

【0003】図3は、従来のポリサイド構造のゲート電
極を具える電界効果型半導体装置の説明図であり、
(A)はイオン注入時、(B)はSiO2 HTO形成時
の構造を示している。この図において、21はシリコン
基板、22はソース領域、23はドレイン領域、24は
ゲート絶縁膜、25はアモルファスシリコン層、26は
タングステンシリサイド層、27はSiO2 HTOサイ
ドウォール、28はSiO2 HTO保護膜である。
FIG. 3 is an explanatory view of a conventional field effect semiconductor device having a gate electrode having a polycide structure.
(A) shows the structure at the time of ion implantation, and (B) shows the structure at the time of forming SiO 2 HTO. In this figure, 21 is a silicon substrate, 22 is a source region, 23 is a drain region, 24 is a gate insulating film, 25 is an amorphous silicon layer, 26 is a tungsten silicide layer, 27 is a SiO 2 HTO sidewall, 28 is a SiO 2 HTO. It is a protective film.

【0004】従来のポリサイド構造のゲート電極を具え
る電界効果型半導体装置を製造する場合、図3(A)に
示されるように、シリコン基板21の表面を熱酸化して
ゲート絶縁膜24を形成し、その上に剥がれ強度を向上
するためのアモルファスシリコン層25を形成し、その
上にタングステンシリサイド(WSiX )層26を形成
した後、ゲート絶縁膜24とアモルファスシリコン層2
5とタングステンシリサイド層26の積層構造体をパタ
ーニングして、ゲートを形成する領域に残し、この積層
構造体をマスクにしてP+ をイオン注入して、ソース領
域22、ドレイン領域23を形成し、アモルファスシリ
コン層25に不純物を導入して導電性を与える。この場
合のタングステンシリサイド(WSiX )層26のSi
の組成xは2.55程度である。
In the case of manufacturing a field effect semiconductor device having a conventional polycide structure gate electrode, as shown in FIG. 3A, the surface of the silicon substrate 21 is thermally oxidized to form a gate insulating film 24. and, forming an amorphous silicon layer 25 for improving the strength peeling thereon, after forming a tungsten silicide (WSi X) layer 26 thereon, the gate insulating film 24 and the amorphous silicon layer 2
5 and the tungsten silicide layer 26 are patterned to leave them in a region for forming a gate, and P + ions are implanted by using this laminated structure as a mask to form a source region 22 and a drain region 23, Impurities are introduced into the amorphous silicon layer 25 to give it conductivity. Si tungsten silicide (WSi X) layer 26 in this case
The composition x is about 2.55.

【0005】次いで、その上の積層構造体を含む全面
に、化学量論的なSiO2 を形成して絶縁耐圧を向上す
るため、750〜800℃程度の高温でSiO2 HTO
(High Temperature Oxide)膜
を形成し、RIEによって異方性エッチングしてSiO
2 HTOサイドウォール27を形成し、その上にSiO
2 HTO保護膜28を形成する。
Next, the entire surface including the laminated structure thereon
And stoichiometric SiO2To improve dielectric strength
Therefore, SiO at a high temperature of about 750 to 800 ° C.2HTO
(High Temperature Oxide) film
And anisotropically etched by RIE to form SiO.
2HTO sidewall 27 is formed and SiO is formed on it.
2The HTO protective film 28 is formed.

【0006】[0006]

【発明が解決しようとする課題】ところが、このよう
に、従来のポリサイド構造のゲート電極を750〜80
0℃程度の高温でSiO2 HTO膜をCVDによって形
成すると、アモルファスシリコン層25に導電性をもた
せるために高濃度でイオン注入しておいたP+ が外方拡
散されて当初の5%しか残らず、アモルファスシリコン
層25が高抵抗化するため、この高抵抗化した部分が空
乏化し、そのためにゲート電極に印加する信号によるド
レイン電流の制御性が劣化するという問題が生じてい
る。
However, as described above, the conventional gate electrode having a polycide structure has a thickness of 750 to 80.
When the SiO 2 HTO film is formed by CVD at a high temperature of about 0 ° C., P +, which has been ion-implanted at a high concentration to give conductivity to the amorphous silicon layer 25, is outwardly diffused to leave only 5% of the initial amount. However, since the resistance of the amorphous silicon layer 25 becomes high, the portion having the high resistance is depleted, which causes a problem that the controllability of the drain current by the signal applied to the gate electrode is deteriorated.

【0007】この従来の電界効果型半導体装置におい
て、タングステンシリサイド層26を圧力200mTo
rrにし、SiH4 の流量を1000cc/minと
し、WF 6 の流量を8cc/mにし、成膜温度を350
℃にして堆積し、P+ を20keVとし、ドーズ量を4
×1015cm-2とした。蛍光X線によって測定したPの
強度から、アモルファスシリコン層25中の不純物
(P)の残量を求めたが、HTOを775℃で成膜した
場合、不純物(P)の残量は35%程度であった。な
お、アモルファスシリコン層25に注入する不純物がB
+ ,As+ 等である場合も上記とほぼ同様な現象が生じ
る。
In this conventional field effect semiconductor device
The tungsten silicide layer 26 at a pressure of 200 mTo
rr, SiHFourFlow rate of 1000 cc / min
And WF 6Flow rate of 8 cc / m and film formation temperature of 350
℃ and deposit, P+Is 20 keV and the dose is 4
× 1015cm-2And Of P measured by X-ray fluorescence
From the strength, impurities in the amorphous silicon layer 25
The remaining amount of (P) was determined, but HTO was deposited at 775 ° C.
In this case, the remaining amount of impurities (P) was about 35%. Na
The impurity implanted into the amorphous silicon layer 25 is B
+, As+In case of etc., the same phenomenon as above occurs
It

【0008】本発明は、ゲート電極であるポリサイド構
造のアモルファスまたは多結晶のシリコン層にドープさ
れているP,B,As等が後工程の熱によって外方拡散
するのを防ぐことができる電界効果型半導体装置を提供
することを目的とする。
The present invention is an electric field effect which can prevent P, B, As, etc., which are doped in an amorphous or polycrystalline silicon layer having a polycide structure, which is a gate electrode, from out-diffusing by heat in a subsequent process. An object of the present invention is to provide a semiconductor device.

【0009】[0009]

【課題を解決するための手段】本発明にかかる電界効果
型半導体装置においては、アモルファスまたは多結晶シ
リコン層中のドープ種の外方拡散を防止するために、ア
モルファスまたは多結晶のシリコン層とタングステンシ
リサイド層からなるポリサイド構造のゲート電極におい
て、該タングステンシリサイド層の少なくとも表面が、
タングステンシリサイドWSiX のSiの組成xが2.
4以下のタングステンシリサイドで形成された構成を採
用した。
In a field effect semiconductor device according to the present invention, an amorphous or polycrystalline silicon layer and tungsten are used to prevent outward diffusion of a doped species in the amorphous or polycrystalline silicon layer. In the gate electrode having a polycide structure composed of a silicide layer, at least the surface of the tungsten silicide layer is
2 composition x of Si tungsten silicide WSi X.
A structure formed of 4 or less tungsten silicide was adopted.

【0010】この場合、アモルファスまたは多結晶のシ
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドWSiX のS
iの組成xが2.55程度から2.4以下に連続的に変
化させることができる。
In this case, the tungsten silicide layer formed on the amorphous or polycrystalline silicon layer is replaced by
From the side in contact with the amorphous or polycrystalline silicon layer to the surface, the tungsten silicide WSi x S
The composition x of i can be continuously changed from about 2.55 to 2.4 or less.

【0011】また、本発明にかかる電界効果型半導体装
置の製造方法においては、ポリシリコン層中のドープ種
の外方拡散を防止するために、アモルファスまたは多結
晶のシリコン層とタングステンシリサイド層からなるポ
リサイド構造のゲート電極を形成する際、該タングステ
ンシリサイド層の少なくとも表面が、タングステンシリ
サイドWSiX のSiの組成xが2.4以下になるよう
に堆積する工程を採用した。
Further, in the method of manufacturing a field effect semiconductor device according to the present invention, an amorphous or polycrystalline silicon layer and a tungsten silicide layer are formed in order to prevent outward diffusion of the doped species in the polysilicon layer. forming the gate electrode of the polycide structure, at least the surface of the tungsten silicide layer is adopted depositing such a composition x of Si tungsten silicide WSi X is 2.4 or less.

【0012】この場合、タングステンシリサイド層の少
なくとも表面を堆積する際、SiH 4 /WF6 流量比を
83以下にすることができ、また、タングステンシリサ
イド層の少なくとも表面を堆積する際、堆積温度を25
0℃以上、380℃以下にすることができる。
In this case, the amount of the tungsten silicide layer is small.
When depositing the surface without SiH Four/ WF6Flow ratio
It can be less than 83 and also tungsten tungsten
When depositing at least the surface of the id layer, the deposition temperature is set to 25
The temperature can be set to 0 ° C or higher and 380 ° C or lower.

【0013】[0013]

【作用】本発明の電界効果型半導体装置のように、アモ
ルファスまたは多結晶のシリコン層とタングステンシリ
サイド層からなるポリサイド構造のゲート電極におい
て、このタングステンシリサイド層の少なくとも表面
を、タングステンシリサイドWSiX のSiの組成xが
2.4以下のタングステンシリサイドによって形成する
と、その後に、750〜800℃程度の高温でSiO2
HTO膜をCVDによって形成しても、アモルファスシ
リコン層に導電性をもたせるために高濃度でイオン注入
されているP+ 等の不純物が外方拡散によって失われる
のを防ぐことができる。
In a gate electrode having a polycide structure composed of an amorphous or polycrystalline silicon layer and a tungsten silicide layer as in the field effect semiconductor device of the present invention, at least the surface of the tungsten silicide layer is made of tungsten silicide WSi x Si. Is formed of tungsten silicide having a composition x of 2.4 or less, then SiO 2 is formed at a high temperature of about 750 to 800 ° C.
Even if the HTO film is formed by CVD, it is possible to prevent impurities such as P +, which have been ion-implanted at a high concentration in order to make the amorphous silicon layer have conductivity, from being lost by outward diffusion.

【0014】この場合、アモルファスまたは多結晶のシ
リコン層上に形成されたタングステンシリサイド層を、
アモルファスまたは多結晶のシリコン層に接触する側か
ら表面にかけて、タングステンシリサイドWSiX のS
iの組成xを2.55程度から2.4以下に連続的に変
化させると、タングステンシリサイド層の剥がれをさら
に少なくすることができる。
In this case, the tungsten silicide layer formed on the amorphous or polycrystalline silicon layer is
From the side in contact with the amorphous or polycrystalline silicon layer to the surface, the tungsten silicide WSi x S
When the composition x of i is continuously changed from about 2.55 to 2.4 or less, peeling of the tungsten silicide layer can be further reduced.

【0015】図4は、本発明の不純物の外方拡散低減効
果説明図であり、(A)はタングステンシリサイドの組
成と不純物の透過率の関係を示し、(B)はポリサイド
構造の深さと残留不純物(P)の量の関係を示してい
る。
FIG. 4 is a diagram for explaining the effect of reducing the outward diffusion of impurities according to the present invention. FIG. 4A shows the relationship between the composition of tungsten silicide and the transmittance of impurities, and FIG. The relationship of the amount of impurities (P) is shown.

【0016】図4(A)の横軸はタングステンシリサイ
ドWSiX のSiの組成xを示し、縦軸は不純物(P)
の透過率すなわち抜け易さ(100%)を示している。
この図によると、タングステンシリサイドWSiX のS
iの組成xのx=2.4では、750℃でのHTOの成
長、775℃でのHTOの成長において、不純物(P)
の透過率が低いことがわかる。これに対して、x=2.
55以上では、750℃より高い温度でのHTOの成長
では、不純物(P)の透過率が高く、ほとんど抜けてし
まうことがわかる。
The horizontal axis in FIG. 4 (A) shows the composition x of Si tungsten silicide WSi X, the vertical axis represents the impurity (P)
Shows the transmittance, ie, the ease of removal (100%).
According to this figure, S of tungsten silicide WSi x
When the composition x of i = x = 2.4, impurities (P) are generated in the growth of HTO at 750 ° C. and the growth of HTO at 775 ° C.
It can be seen that the transmittance is low. On the other hand, x = 2.
It can be seen that at 55 or more, in the growth of HTO at a temperature higher than 750 ° C., the transmittance of the impurity (P) is high and almost all of the impurities (P) are eliminated.

【0017】図4(B)の横軸はポリサイド構造のスパ
ッタによって除去する時間(深さ)とSIMS分析によ
る残留不純物(P)の量の関係を示している。この図に
よると、タングステンシリサイドWSiX のSiの組成
xのx=2.4の場合に、残留不純物(P)の量が多
く、x=2.55、x=2.8の場合には、残留不純物
(P)の量が激減していることがわかる。
The horizontal axis of FIG. 4B shows the relationship between the time (depth) for removing the polycide structure by sputtering and the amount of residual impurities (P) by SIMS analysis. According to this figure, in the case of tungsten silicide WSi X of Si composition x of x = 2.4, much amount of residual impurities (P), x = 2.55, in the case of x = 2.8, the It can be seen that the amount of residual impurities (P) is drastically reduced.

【0018】図5は、SiH4 /WF6 流量比とタング
ステンシリサイドのSi組成比の関係説明図である。こ
の図に示された実験は、成膜温度を360℃とし、圧力
を200mTorrとし、SiH4 の流量を1000c
c/minに固定して行われた。この図における横軸は
CVDによってタングステンシリサイド膜を堆積する場
合のSiH4 の流量を1000cc/minにした場合
のWF6 の流量を示し、縦軸はその流量における堆積さ
れたタングステンシリサイドWSiX のSiの組成比x
を示している。
FIG. 5 is a diagram for explaining the relationship between the SiH 4 / WF 6 flow rate ratio and the Si composition ratio of tungsten silicide. In the experiment shown in this figure, the deposition temperature was 360 ° C., the pressure was 200 mTorr, and the flow rate of SiH 4 was 1000 c.
It was carried out with a fixed c / min. In this figure, the horizontal axis shows the flow rate of WF 6 when the flow rate of SiH 4 when depositing a tungsten silicide film by CVD is 1000 cc / min, and the vertical axis shows the Si of the deposited tungsten silicide WSi x at that flow rate. Composition ratio x
Is shown.

【0019】この図に示されるように、WF6 の流量が
増大、すなわち、SiH4 /WF6流量比が低下するに
つれて、タングステンシリサイドWSiX のSiの組成
xが減少している。本発明のようにタングステンシリサ
イドWSiX のSiの組成xを2.4以下にするために
は、WF6 の流量を12cc/min以下、すなわち、
SiH4 /WF6 流量比を83以下にする必要がある。
[0019] As shown in this figure, the flow rate of WF 6 is increased, i.e., as the SiH 4 / WF 6 flow rate ratio is decreased, the composition x of Si tungsten silicide WSi X is decreased. To the composition x of Si tungsten silicide WSi X as in the present invention to 2.4 or less, the flow rate of the WF 6 12 cc / min or less, i.e.,
It is necessary to set the SiH 4 / WF 6 flow rate ratio to 83 or less.

【0020】また、上記の実験では、タングステンシリ
サイド層を堆積するときの温度を350℃および360
℃とした例を示したが、この温度を250℃以上、38
0℃以下の範囲にすることができる。タングステンシリ
サイド層を堆積するときの温度を250℃以上、380
℃以下にすると、タングステンシリサイドWSiX のア
ニール前のバルク抵抗が1000μΩ・cm以下にな
り、不純物をドープしたポリシリコンのバルク抵抗より
小さくなるため、ポリサイド層を低抵抗化するという技
術的効果を生じる。
In the above experiment, the temperature for depositing the tungsten silicide layer was set to 350 ° C. and 360 °.
Although an example in which the temperature is set to ℃ is shown, this temperature is set to 250 ℃ or higher, 38
It can be in the range of 0 ° C. or less. The temperature for depositing the tungsten silicide layer is 250 ° C. or higher, 380
When the temperature is lower than ℃, the bulk resistance of the tungsten silicide WSi x before annealing becomes 1000 μΩ · cm or lower, which is smaller than the bulk resistance of polysilicon doped with impurities, so that the technical effect of lowering the resistance of the polycide layer occurs. .

【0021】また、タングステンシリサイド層を堆積す
るときの温度を250℃以上、380℃以下にすると、
WSiX 中のSiの比が小さくなり、Si−F結合が低
減され、ドープ種の外方拡散を有効に防ぐことができ
る。また、SiH4 /WF6 を83以下にするとWSi
X 中のSiの比を少なくすることができ、その結果、S
i−F結合が低減され、ドープ種の外方拡散を有効に防
ぐことができる。
When the temperature for depositing the tungsten silicide layer is set to 250 ° C. or higher and 380 ° C. or lower,
The ratio of Si in WSi x is reduced, the Si—F bond is reduced, and out-diffusion of the doped species can be effectively prevented. If SiH 4 / WF 6 is set to 83 or less, WSi
The ratio of Si in X can be reduced, resulting in S
The i-F bond is reduced, and out-diffusion of the doped species can be effectively prevented.

【0022】[0022]

【実施例】以下、本発明の実施例を説明する。 (第1実施例)図1は、第1実施例のポリサイド構造の
ゲート電極を具える電界効果型半導体装置の構成説明図
である。この図において、1はシリコン基板、2はソー
ス領域、3はドレイン領域、4はゲート絶縁膜、5はア
モルファスシリコン層、6は第1のタングステンシリサ
イド層、7は第2のタングステンシリサイド層である。
EXAMPLES Examples of the present invention will be described below. (First Embodiment) FIG. 1 is a structural explanatory view of a field effect semiconductor device having a gate electrode having a polycide structure of the first embodiment. In this figure, 1 is a silicon substrate, 2 is a source region, 3 is a drain region, 4 is a gate insulating film, 5 is an amorphous silicon layer, 6 is a first tungsten silicide layer, and 7 is a second tungsten silicide layer. .

【0023】この実施例のポリサイド構造のゲート電極
を具える電界効果型半導体装置においては、シリコン基
板1の表面を熱酸化してゲート絶縁膜4を形成し、その
上に剥がれ強度を向上するためのアモルファスシリコン
層5を形成し、その上にタングステンシリサイドWSi
X のxが2.55の第1のタングステンシリサイド層6
を形成し、その上にタングステンシリサイドWSiX
xが2.4以下の第2のタングステンシリサイド層7を
形成した後、ゲート絶縁膜4とアモルファスシリコン層
5と第1のタングステンシリサイド層6と第2のタング
ステンシリサイド層7の積層構造体をパターニングし
て、ゲートを形成する領域に残し、この積層構造体をマ
スクにしてP+ をイオン注入して、ソース領域2、ドレ
イン領域3を形成されている。
In the field effect semiconductor device having the gate electrode of the polycide structure of this embodiment, the surface of the silicon substrate 1 is thermally oxidized to form the gate insulating film 4, and peeling strength is improved on the gate insulating film 4. Of amorphous silicon layer 5 is formed, and tungsten silicide WSi is formed on the amorphous silicon layer 5.
First tungsten silicide layer 6 in which x of X is 2.55
Form, and after x of tungsten silicide WSi X thereon to form a second tungsten silicide layer 7 of 2.4 or less, the gate insulating film 4 and the amorphous silicon layer 5 and the first tungsten silicide layer 6 a Patterning the stacked structure of the tungsten silicide layer 7 of No. 2 and leaving it in the region for forming the gate, and ion implantation of P + using this stacked structure as a mask to form the source region 2 and the drain region 3; There is.

【0024】この実施例では、第1のタングステンシリ
サイド層6を圧力200mTorrにし、SiH4 の流
量を1000cc/minとし、WF6 の流量を8cc
/mにして堆積し、第2のタングステンシリサイド層7
を圧力150mTorrにし、SiH4 の流量を100
0cc/minとし、WF6 の流量を10cc/mにし
て堆積した。
In this embodiment, the pressure of the first tungsten silicide layer 6 is set to 200 mTorr, the flow rate of SiH 4 is set to 1000 cc / min, and the flow rate of WF 6 is set to 8 cc.
/ M, and the second tungsten silicide layer 7 is deposited.
To 150 mTorr and the flow rate of SiH 4 to 100
The deposition rate was 0 cc / min and the flow rate of WF 6 was 10 cc / m.

【0025】この実施例の電界効果型半導体装置におい
ては、最上層の第2のタングステンシリサイド層7がそ
の下層のアモルファスシリコン層5中に導入されている
不純物(P)の外方拡散を有効に防ぐことができる。
In the field effect semiconductor device of this embodiment, the uppermost second tungsten silicide layer 7 effectively diffuses the impurities (P) introduced into the underlying amorphous silicon layer 5 outwardly. Can be prevented.

【0026】(第2実施例)図2は、第2実施例のポリ
サイド構造のゲート電極を具える電界効果型半導体装置
の構成説明図である。この図において、11はシリコン
基板、12はソース領域、13はドレイン領域、14は
ゲート絶縁膜、15はアモルファスシリコン層、16は
タングステンシリサイド層である。
(Second Embodiment) FIG. 2 is a structural explanatory view of a field effect semiconductor device having a gate electrode having a polycide structure of the second embodiment. In this figure, 11 is a silicon substrate, 12 is a source region, 13 is a drain region, 14 is a gate insulating film, 15 is an amorphous silicon layer, and 16 is a tungsten silicide layer.

【0027】この実施例のポリサイド構造のゲート電極
を具える電界効果型半導体装置においては、シリコン基
板11の表面を熱酸化して厚さ120Åのゲート絶縁膜
14を形成し、その上に剥がれ強度を向上するための厚
さ400Åのアモルファスシリコン層15を形成し、そ
の上に厚さ600ÅのタングステンシリサイドWSi X
のxが2.4以下のタングステンシリサイド層16を形
成した後、ゲート絶縁膜14とアモルファスシリコン層
15とタングステンシリサイド層16の積層構造体をパ
ターニングして、ゲートを形成する領域に残し、この積
層構造体をマスクにしてP+ をイオン注入して、ソース
領域12、ドレイン領域13を形成されている。
Gate electrode of polycide structure of this embodiment
In a field effect semiconductor device having a
Gate insulating film with a thickness of 120Å by thermally oxidizing the surface of plate 11
14 to form the thickness for improving peel strength
Form a 400 Å amorphous silicon layer 15 and
600 Å thick tungsten silicide WSi on top of X
Form a tungsten silicide layer 16 with x of 2.4 or less
After the formation, the gate insulating film 14 and the amorphous silicon layer
15 and a tungsten silicide layer 16 are stacked.
This product is then turned and left in the area forming the gate.
P using the layer structure as a mask+Ion implant the source
A region 12 and a drain region 13 are formed.

【0028】また、この実施例では、タングステンシリ
サイド層16を圧力150mTorrにし、SiH4
流量を1000cc/minとし、WF6 の流量を10
cc/mにし、成膜温度を350℃にして堆積し、P+
を20keVとし、ドーズ量を4×1015cm-2とし
た。
Further, in this embodiment, the pressure of the tungsten silicide layer 16 is set to 150 mTorr, the flow rate of SiH 4 is set to 1000 cc / min, and the flow rate of WF 6 is set to 10.
to cc / m, the film formation temperature is deposited in the 350 ° C., P +
Was 20 keV and the dose was 4 × 10 15 cm −2 .

【0029】この実施例の電界効果型半導体装置におい
ては、タングステンシリサイド層16がその下層のアモ
ルファスシリコン層15中に導入されている不純物
(P)の外方拡散を有効に防ぐことができる。蛍光X線
によって測定したPの強度から、アモルファスシリコン
層15中の不純物(P)の残量を求めたが、HTOを7
75℃で成膜した場合、不純物(P)の残量は83%程
度であった。これは、従来のxが2.55の場合、35
%程度と比較すると、アモルファスシリコン層15中に
導入されている不純物(P)の外方拡散を防ぐ効果が顕
著であることがわかる。
In the field effect semiconductor device of this embodiment, the tungsten silicide layer 16 can effectively prevent the outward diffusion of the impurity (P) introduced into the underlying amorphous silicon layer 15. The remaining amount of impurities (P) in the amorphous silicon layer 15 was calculated from the intensity of P measured by fluorescent X-ray.
When the film was formed at 75 ° C., the residual amount of impurities (P) was about 83%. This is 35 when the conventional x is 2.55.
%, It can be seen that the effect of preventing the outward diffusion of the impurity (P) introduced into the amorphous silicon layer 15 is remarkable.

【0030】上記の第1実施例の電界効果型半導体装置
においては、xが2.4以下の1層のタングステンシリ
サイド層を用いた場合と、xが2.55とxが2.4以
下の2層のタングステンシリサイド層を用いた場合を説
明したが、xが2.55から2.4以下へと連続的に変
化するタングステンシリサイドを用いることもでき、こ
の場合はタングステンシリサイド層がより剥がれ難くな
る。
In the field effect semiconductor device of the first embodiment described above, one tungsten silicide layer having x of 2.4 or less is used, and x is 2.55 and x is 2.4 or less. Although the case where the two tungsten silicide layers are used has been described, it is also possible to use tungsten silicide in which x continuously changes from 2.55 to 2.4 or less, and in this case, the tungsten silicide layer is more difficult to peel off. Become.

【0031】[0031]

【発明の効果】以上説明したように、本発明によると、
格別工数の増加を伴うことなく、ポリサイド構造のゲー
ト電極を構成する下層のアモルファスまたは多結晶のシ
リコン層中に導入されたP,B,As等の不純物が後の
工程の熱処理によって外方拡散され難く、その結果、ゲ
ートの空乏化が起こり難いという効果を奏し、次世代、
次々世代の超LSIの高速化に寄与するところが大き
い。
As described above, according to the present invention,
Impurities such as P, B, As introduced into the lower amorphous or polycrystalline silicon layer forming the gate electrode of the polycide structure are diffused out by the heat treatment of the subsequent step without increasing the number of steps. Difficult, and as a result, the effect that the depletion of the gate is hard to occur, the next generation,
It greatly contributes to the speedup of next-generation VLSI.

【図面の簡単な説明】[Brief description of drawings]

【図1】第1実施例のポリサイド構造のゲート電極を具
える電界効果型半導体装置の構成説明図である。
FIG. 1 is a configuration explanatory view of a field effect semiconductor device including a gate electrode having a polycide structure of a first embodiment.

【図2】第2実施例のポリサイド構造のゲート電極を具
える電界効果型半導体装置の構成説明図である。
FIG. 2 is a structural explanatory view of a field effect semiconductor device including a gate electrode having a polycide structure of a second embodiment.

【図3】従来のポリサイド構造のゲート電極を具える電
界効果型半導体装置の説明図であり、(A)はイオン注
入時、(B)はSiO2 HTO形成時の構造を示してい
る。
3A and 3B are explanatory views of a field effect semiconductor device including a conventional gate electrode having a polycide structure, in which FIG. 3A shows a structure at the time of ion implantation and FIG. 3B shows a structure at the time of forming SiO 2 HTO.

【図4】本発明の不純物の外方拡散低減効果説明図であ
り、(A)はタングステンシリサイドの組成と不純物の
透過率の関係を示し、(B)はポリサイド構造の深さと
残留不純物(P)の量の関係を示している。
4A and 4B are explanatory diagrams of the effect of reducing the outward diffusion of impurities according to the present invention. FIG. 4A shows the relationship between the composition of tungsten silicide and the transmittance of impurities, and FIG. 4B shows the depth of the polycide structure and residual impurities (P). ) Shows the relationship of the amount.

【図5】SiH4 /WF6 流量比とタングステンシリサ
イドのSi組成比の関係説明図である。
FIG. 5 is an explanatory diagram of a relationship between a SiH 4 / WF 6 flow rate ratio and a Si composition ratio of tungsten silicide.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 ソース領域 3 ドレイン領域 4 ゲート絶縁膜 5 アモルファスシリコン層 6 第1のタングステンシリサイド層 7 第2のタングステンシリサイド層 11 シリコン基板 12 ソース領域 13 ドレイン領域 14 ゲート絶縁膜 15 アモルファスシリコン層 16 タングステンシリサイド層 21 シリコン基板 22 ソース領域 23 ドレイン領域 24 ゲート絶縁膜 25 アモルファスシリコン層 26 タングステンシリサイド層 27 SiO2 HTOサイドウォール 28 SiO2 HTO保護膜1 silicon substrate 2 source region 3 drain region 4 gate insulating film 5 amorphous silicon layer 6 first tungsten silicide layer 7 second tungsten silicide layer 11 silicon substrate 12 source region 13 drain region 14 gate insulating film 15 amorphous silicon layer 16 tungsten Silicide layer 21 Silicon substrate 22 Source region 23 Drain region 24 Gate insulating film 25 Amorphous silicon layer 26 Tungsten silicide layer 27 SiO 2 HTO sidewall 28 SiO 2 HTO protective film

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 アモルファスまたは多結晶のシリコン層
とタングステンシリサイド層からなるポリサイド構造の
ゲート電極において、該タングステンシリサイド層の少
なくとも表面が、タングステンシリサイドWSiX のS
iの組成xが2.4以下のタングステンシリサイドで形
成されたことを特徴とする電界効果型半導体装置。
1. In a gate electrode having a polycide structure composed of an amorphous or polycrystalline silicon layer and a tungsten silicide layer, at least the surface of the tungsten silicide layer has an S content of tungsten silicide WSi x .
A field-effect-type semiconductor device, which is formed of tungsten silicide having a composition x of i of 2.4 or less.
【請求項2】 アモルファスまたは多結晶のシリコン層
上に形成されたタングステンシリサイド層が、アモルフ
ァスまたは多結晶のシリコン層に接触する側から表面に
かけて、タングステンシリサイドWSiX のSiの組成
xが2.55程度から2.4以下に連続的に変化してい
ることを特徴とする請求項1に記載された電界効果型半
導体装置。
Wherein amorphous or polycrystalline tungsten silicide layer formed on the silicon layer of, toward the surface from the side in contact with the silicon layer of amorphous or polycrystalline, the composition x of Si tungsten silicide WSi X 2.55 The field effect semiconductor device according to claim 1, wherein the field effect semiconductor device continuously changes from about 2.4 to less than 2.4.
【請求項3】 アモルファスまたは多結晶のシリコン層
とタングステンシリサイド層からなるポリサイド構造の
ゲート電極を形成する際、該タングステンシリサイド層
の少なくとも表面が、タングステンシリサイドWSiX
のSiの組成xが2.4以下になるように堆積すること
を特徴とする電界効果型半導体装置の製造方法。
3. When forming a gate electrode having a polycide structure composed of an amorphous or polycrystalline silicon layer and a tungsten silicide layer, at least the surface of the tungsten silicide layer is formed of tungsten silicide WSi x.
2. The method for manufacturing a field effect semiconductor device, comprising depositing Si so that the composition x of Si is 2.4 or less.
【請求項4】 タングステンシリサイド層の少なくとも
表面を堆積する際、SiH4 /WF6 流量比を83以下
にすることを特徴とする請求項3に記載された電界効果
型半導体装置の製造方法。
4. The method for manufacturing a field effect semiconductor device according to claim 3, wherein the SiH 4 / WF 6 flow rate ratio is set to 83 or less when depositing at least the surface of the tungsten silicide layer.
【請求項5】 タングステンシリサイド層の少なくとも
表面を堆積する際、堆積温度を250℃以上、380℃
以下にすることを特徴とする請求項3に記載された電界
効果型半導体装置の製造方法。
5. The deposition temperature is 250 ° C. or higher and 380 ° C. when depositing at least the surface of the tungsten silicide layer.
The method for manufacturing a field effect semiconductor device according to claim 3, wherein:
JP6046674A 1994-03-17 1994-03-17 Field effect semiconductor device and its manufacture Withdrawn JPH07263674A (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP6046674A JPH07263674A (en) 1994-03-17 1994-03-17 Field effect semiconductor device and its manufacture
KR1019950005041A KR0185461B1 (en) 1994-03-17 1995-03-11 Field effect semiconductor device and its manufacture
TW084104516A TW270233B (en) 1994-03-17 1995-05-06

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6046674A JPH07263674A (en) 1994-03-17 1994-03-17 Field effect semiconductor device and its manufacture

Publications (1)

Publication Number Publication Date
JPH07263674A true JPH07263674A (en) 1995-10-13

Family

ID=12753928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6046674A Withdrawn JPH07263674A (en) 1994-03-17 1994-03-17 Field effect semiconductor device and its manufacture

Country Status (3)

Country Link
JP (1) JPH07263674A (en)
KR (1) KR0185461B1 (en)
TW (1) TW270233B (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5958508A (en) * 1997-03-31 1999-09-28 Motorlola, Inc. Process for forming a semiconductor device
WO2001054177A1 (en) * 2000-01-21 2001-07-26 Advanced Micro Devices, Inc. Tungsten gate electrode method and device
US6274472B1 (en) 2000-01-21 2001-08-14 Advanced Micro Devices, Inc. Tungsten interconnect method
US6277744B1 (en) 2000-01-21 2001-08-21 Advanced Micro Devices, Inc. Two-level silane nucleation for blanket tungsten deposition
KR100292278B1 (en) * 1997-05-02 2001-09-17 다니구찌 이찌로오, 기타오카 다카시 Semiconductor device and its manufacturing method
KR100745604B1 (en) * 2006-07-03 2007-08-02 삼성전자주식회사 Semiconductor device and method of forming the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5958508A (en) * 1997-03-31 1999-09-28 Motorlola, Inc. Process for forming a semiconductor device
KR100292278B1 (en) * 1997-05-02 2001-09-17 다니구찌 이찌로오, 기타오카 다카시 Semiconductor device and its manufacturing method
WO2001054177A1 (en) * 2000-01-21 2001-07-26 Advanced Micro Devices, Inc. Tungsten gate electrode method and device
US6274472B1 (en) 2000-01-21 2001-08-14 Advanced Micro Devices, Inc. Tungsten interconnect method
US6277744B1 (en) 2000-01-21 2001-08-21 Advanced Micro Devices, Inc. Two-level silane nucleation for blanket tungsten deposition
US6284636B1 (en) 2000-01-21 2001-09-04 Advanced Micro Devices, Inc. Tungsten gate method and apparatus
KR100745604B1 (en) * 2006-07-03 2007-08-02 삼성전자주식회사 Semiconductor device and method of forming the same

Also Published As

Publication number Publication date
KR950028175A (en) 1995-10-18
KR0185461B1 (en) 1999-03-20
TW270233B (en) 1996-02-11

Similar Documents

Publication Publication Date Title
US5633522A (en) CMOS transistor with two-layer inverse-T tungsten gate
KR0179677B1 (en) Semiconductor device wiring or electrode
KR100530401B1 (en) Semiconductor device having a low-resistance gate electrode
US6162741A (en) Semiconductor device and manufacturing method therefor
US4808544A (en) LDD structure containing conductive layer between gate oxide and sidewall spacer
US20040070036A1 (en) ULSI MOS with high dielectric constant gate insulator
US6335254B1 (en) Methods of forming transistors
US6589866B1 (en) Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process
JPH07263674A (en) Field effect semiconductor device and its manufacture
JP2001320045A (en) Manufacturing method for mis type semiconductor device
US6221760B1 (en) Semiconductor device having a silicide structure
JPH10270380A (en) Semiconductor device
US7232751B2 (en) Semiconductor device and manufacturing method therefor
JP4347479B2 (en) Field effect transistor
US6011289A (en) Metal oxide stack for flash memory application
JP2790157B2 (en) Method for manufacturing semiconductor integrated circuit device
US6087248A (en) Method of forming a transistor having thin doped semiconductor gate
JPH1064898A (en) Manufacturing method of semiconductor device
JPH07273326A (en) Semiconductor device and manufacture of it
JPH08130216A (en) Semiconductor device and its manufacture
JPH05291567A (en) Semiconductor device and its manufacture
JPH0810726B2 (en) Method for manufacturing semiconductor device
JPH0529343A (en) Manufacture of fine semiconductor device
JPH07226502A (en) Mos transistor and manufacture thereof
JPH05226647A (en) Manufacture of semiconductor integrated circuit device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010605