JPH07262111A - 非同期シリアル通信回路及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数の互換性をもたないＩＲプロトコルを経
る赤外線通信に対する支援を含む改良されたシリアル通
信回路を提供する。 【構成】 シリアル処理能力を改善し且つ中央処理装置
に要求されるオーバヘッドを軽減するために、入力シリ
アルデータをバッファするための受信側ＦＩＦＯと、出
力シリアルデータをバッファするための送信側ＦＩＦＯ
とを別個に設ける。それらのＦＩＦＯは、ＦＩＦＯの内
容と、割込みサービス要求から次の割込みサービス要求
までに経過する時間とに基づいてＣＰＵに対する割込み
要求を調整できる状態機械により制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、マイクロプロ
セッサのシリアル通信の分野に関し、さらに特定すれ
ば、赤外線データ送受信の支援を含む、非同期シリアル
ポートとＩＥＥＥ１４９６ＳＢｕｓとの間の改良された
インタフェースに関する。

【０００２】

【従来の技術】より一層パワフルなパーソナルコンピュ
ータやワークステーションを開発して行く中で、シリア
ルデータ線を介してデータを受け又は送り出すのと同時
にコンピュータ内部で情報を効率良く処理する能力はそ
の重要性を増している。典型的に見られる最大シリアル
伝送速度は相対的に遅い（すなわち、１２００ボー）の
で、中程度の効率の中央処理装置（ＣＰＵ）でも、処理
タスクによってＣＰＵに重大なオーバヘッドが課される
こともなく、入力シリアルデータを処理できていた。と
ころが、典型的なシリアル伝送速度が増す（すなわち、
１４．４Ｋボーから１１５Ｋボー以上）につれて、その
ような入力シリアルデータの処理に際して、さらに大き
なシステム資源の専用利用が必要になってきた。多くの
システムにおいて、入力シリアルデータストリームを十
分な速度で処理できないために入力情報が失われてしま
うような状況に至っている。

【０００３】以上述べた問題を解決する１つの方法は、
ＣＰＵが入力シリアルデータストリームを処理可能であ
るときにＣＰＵに信号を発生させ、それにより、入力シ
リアルデータストリームの実際の受信をターンオン、タ
ーンオフするように、シリアル通信回路の中に制御信号
を取り入れるという方法であった。データの受信を制限
することによって、通信チェーン全体の有効処理能力は
低下するので、そのような技法は残念ながら最良とはい
いがたい。加えて、そのような基本流れ制御を実行して
も、タイミングの問題を考慮すると、ＣＰＵは入力デー
タの流れを適切な時点で適正に停止させることができな
いので、入力情報はそれでも失われてしまうであろう。

【０００４】先に述べた問題についての別の解決方法
は、たとえば、１６バイトのデータをバッファリングす
る小型内部バッファを組込んだＵＡＲＴ（汎用非同期受
信／送信機）として知られている専用シリアル通信回路
の開発であった。この方法には、残念ながら、さらに２
つの欠点がある。第１に、それらのバッファ付きＵＡＲ
Ｔに含まれている内部バッファは非常に小さいので、デ
ータのオーバランを回避するようにデータの流れを状況
に応じて完全にターンオフすることが依然として必要で
ある。第２に、バッファリングがＵＡＲＴ自体の内部で
実行されるために、バッファリングプロセスの制御はシ
ステムのＣＰＵから切り離されてしまい、その結果、入
力データの処理の総体的な柔軟性は減少する。

【０００５】現在のシリアル通信回路で見られる上記の
制約に加えて、最新のシリアル通信システムの設計に際
して考慮すべきもう１つの点は、従来は情報をハードワ
イヤード接続（光ファイバ又は銅ケーブルなど）を経て
コンピュータシステムに受信させていたが、パーソナル
情報マネージャ（ＰＩＭ）や、他の手持ち型コンピュー
タ又はその他の形態のポータブルコンピュータの開発に
伴って、端末装置とコンピュータとの無線接続の開発も
見込まれているということである。残念ながら、無線デ
ータ転送に関わる規格はまだ定められておらず、そのた
め、ＰＩＭごとに、独自の、多くの場合に互換性をもた
ない無線赤外線データ送受信方式も開発されているので
ある。現在使用されているそのような２つのシステムの
うち１つはＨｅｗｌｅｔｔ−Ｐａｃｋａｒｄ社が自社製
「パームトップ」型コンピュータ９５ＬＸ及び１００Ｌ
Ｘに使用するために開発したものであり、もう一方はＳ
ｈａｒｐ ＣｏｒｐｏｒａｔｉｏｎがＰＩＭ及びＡｐｐ
ｌｅ Ｎｅｗｔｏｎで使用するために開発したシステム
である。先に述べた通り、それらのシステムは互いに互
換性をもっておらず、実際に、それらのシステムは共に
ＩＲ送受信技術に基づいているものの、家庭やオフィス
でオーディオ機器及びビデオ機器の制御用として頻繁に
見られる従来のＩＲ遠隔制御装置との間で互換性をもた
ない。

【０００６】

【発明が解決しようとする課題】従って、主ＣＰＵによ
り要求される処理オーバヘッドを増加させることなく、
高速シリアル入出力の処理の改善によって従来の技術の
制約を克服し、加えて、複数の互換性をもたない赤外線
データ伝送規格から発生するシリアル通信を処理するこ
とが可能である改良された非同期シリアル制御回路の必
要性が存在することが確定されている。

【０００７】

【課題を解決するための手段】本発明の改良された非同
期シリアル通信回路は複数のシリアルポートと、ＩＥＥ
Ｅ規格１４９６−１９９３により定義されるＳＢｕｓと
の間にインタフェースを構成する。この回路は、割込み
レベル及び割込み頻度を低く維持しつつ高速データ転送
に合わせて最適化されている。

【０００８】通信回路は、入力データと出力データを共
にバッファリングするために、実際の通信用ＵＡＲＴの
中に組込まれているバッファとは別個の、それらから離
間した大型ＦＩＦＯバッファを含む。加えて、ＳＢｕｓ
割込みはプログラム可能であるので、現在データ転送速
度と、システムの総体的環境と、実際のシステムローデ
ィングとに基づいて割込み頻度を調整することができ
る。そこで、好ましくは状態機械の形態をとる制御メカ
ニズムは、各々のＦＩＦＯバッファの容量と関連させて
主ＣＰＵに対する割込みを制御し且つ任意の時点で各々
のＦＩＦＯバッファをどの程度で充填しうるかをその最
大容量に占める割合（％）として制御するように実現さ
れる。

【０００９】ＳＢｕｓ回路カードでの使用に備えて、改
良された回路はＦＣｏｄｅ ＰＲＯＭ又はＮＶＲＡＭに
ついて要求されるアドレス復号と転送肯定応答を実行で
きる。追加の拡張又は他の改良に際して、改良された回
路は追加の読取り／書込み８ビット装置に対して所要の
復号信号とＡＣＫ信号を供給することができる。

【００１０】最後に、通信回路は、複数の周波数変調規
格並びに現在のパルス変調規格のフォーマットを含めて
現在使用中のフォーマットとの間に互換性をもつフォー
マットのデータの送受信を可能にするために変調、復調
及び入力多重化を処理できる多重モード赤外線送受信シ
ステムを含む。

【００１１】表記法及び用語 以下の詳細な説明の大部分は、コンピュータメモリ内部
のデータビット及びデータ構造に関する演算のアルゴリ
ズム及び記号表現によって提示される。それらのアルゴ
リズムによる説明や表現は、データ処理技術に熟達して
いる人がその作業を実質的に最も有効に他の当業者に伝
達するために使用する手段である。

【００１２】ここでは、また、一般的にも、所望の結果
に至る首尾一貫したステップのシーケンスであると考え
られている。それらのステップは物理的量の物理的操作
を要求するステップである。通常、それらの量は記憶、
転送、組合わせ、比較及びその他の方法による操作が可
能である電気信号又は磁気信号の形態をとるが、必ずそ
うであるとは限らない。時によっては、主として一般に
使用されている用語であるという理由により、それらの
信号をビットパターン、値、要素、記号、文字、データ
パッケージなどであると好都合であることがわかる。し
かしながら、それらの用語及びそれに類する用語は、全
て、適切な物理的量と関連させるべきものであり、単に
そのような量に便宜上付されたラベルであるにすぎない
ことに留意すべきである。

【００１３】さらに、実行される操作を、一般にはオペ
レータが実行する知的動作と関連している加算又は比較
などの用語で呼ぶことが多い。本発明の一部を成す、こ
こで説明する動作のいずれにおいても、そのようなオペ
レータの能力は不要であり、多くの場合に望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
の類似する装置がある。あらゆるケースにおいて、コン
ピュータを動作させるときの演算の方法とコンピュータ
それ自体の方法との区別に留意すべきである。本発明
は、電気信号又は他の物理的信号（たとえば、機械的信
号、化学信号）を処理して、他の所望の物理的信号を発
生するに際してコンピュータを動作させる方法ステップ
に関する。

【００１４】本発明は、それらの動作を実行する装置に
も関する。この装置は要求される目的に合わせて特別に
構成されても良く、あるいは、汎用コンピュータに記憶
させたコンピュータプログラムによってコンピュータを
選択的に起動又は再構成しても良い。ここで提示するア
ルゴリズムは、元来、何らかの特定のコンピュータ又は
他の装置に関連するものではない。詳細にいえば、様々
な汎用機械をここで示す教示に従って書込まれたプログ
ラムと共に使用しても良いが、要求される方法ステップ
を実行するためには、より特殊化した装置を構成するほ
うが好都合であるとわかる場合もある。それらの多種多
様な機械について要求される構造は以下の説明から明白
になるであろう。

【００１５】

【実施例】本発明の非同期シリアル制御回路及び赤外線
インタフェースは、カリフォルニア州マウンテンビュー
のＳｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．が開発
した新たなＩＥＥＥ１４９６−１９９３規格ＳＢｕｓに
基づくワークステーションで実現されるものとして設計
されている。本発明はＦＩＦＯバッファ付きＵＡＲＴの
使用によってシリアル通信を改善し、その結果、入力シ
リアルデータ及び出力シリアルデータを処理するときの
中央処理装置のオーバヘッドは減少する。また、本発明
は、パーソナル情報マネージャ（ＰＩＭ）間の通信と制
御、並びにＩＲ遠隔制御を使用して制御しうる他の装置
の相互通信と制御を可能にする融通性に富む赤外線（Ｉ
Ｒ）インタフェースをも提供する。本発明の装置に入出
力供給される信号の詳細な説明をこの明細書の付録の中
に提示する。

【００１６】まず、図１を参照すると、マルチインタフ
ェースＩＲ支援を含めて、本発明の非同期制御回路を取
り入れたコンピュータシステムのブロック線図Ｏが示さ
れている。システムアーキテクチャ全体の各々の素子を
詳細には説明しないが、システムは当業者には良く知ら
れている総合的デザインを具現化したものである。詳細
にいえば、システムは中央処理装置（ＣＰＵ）として機
能するＭｉｃｒｏＳＰＡＲＣIIプロセッサ１２を基礎と
している。ＣＰＵ１２は、カリフォルニア州マウンテン
ビューのＳｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．
が開発したＩＥＥＥ規格１４９６−１９９３ＳＢｕｓ３
０のような、６４ビット幅であるのが好ましい拡張可能
メモリバス１３を介して、システムのその他の部分と通
信する。ＩＥＥＥ規格１４９６−１９９３の内容は参考
としてこの明細書にも取り入れられている。

【００１７】主要な制御機能は全てＳＢｕｓ３０を介し
てＣＰＵ１２と通信する。それらの機能の中には、シス
テムキーボード、マウス、フロッピーディスクドライブ
及びデェイクロックの時間や電力管理を含むその他の基
本システム機能を支援するＳＬＡＶＩＯ機能１４を介す
るシステム入出力全般の処理がある。システムは、並列
装置、ＳＣＳＩ装置及びＴＰＥ装置を支援するＭＡＣＩ
Ｏ機能をさらに含む。音声入出力を支援すると共に、集
積ＩＳＤＮ電話／データ接続を実行するＤＢＲＩ機能１
８が設けられている。ビデオ支援は、外部モニタと、液
晶表示パネルなどの代替表示装置の双方を支援するよう
に設計されているＶＩＤＥＯ機能２０を介して実行され
る。ラップトップ型コンピュータ及びパームトップ型コ
ンピュータの多くで現在見られる拡張ポートを支援する
ために、ＣＰＵ１２はさらにＰＣＭＣＩＡ支援回路２２
にも接続しているが、この回路は複数のＰＣＭＣＩＡソ
ケットであっても良い。最後に、本発明の改良アーキテ
クチャはＣＰＵ１２からＳＢｕｓ３０を介して、先に述
べたようにＩＲトランシーバ２５をも組込んだ改良非同
期シリアル制御回路（ＭＩＣ）２４に至る直接接続を実
現している。

【００１８】次に図２を参照すると、ＭＩＣ２４をさら
に詳細に示すブロック線図が示されている。好ましい実
施例では、システムはＩＲポートに加えて２つのシリア
ルポートを含む。しかしながら、図示の複雑さを軽減す
るために、一方のシリアルポートとＩＲポートのみを示
した。第２のシリアルポートも同一の接続を含むものと
考えられる。

【００１９】図示する通り、ＭＩＣ２４は１６ビットＳ
Ｂｕｓスレーブインタフェースを支援する。このインタ
フェースは、ＳＢｕｓデータ線５２及びＳＢｕｓ制御・
状態信号線５４を介して転送される信号を含めて、 ｄａｔａ ［１５：０］ ［両方向］ ａｄｄｒ ［３：０］ ［入力］ ｆｕｎｃ ［２：０］ ［入力］ ｓｉｚ ［２：０］ ［入力］ ａｓ＿ ［入力］ ａｃｋ＿ ［２：０］ ［出力］ ｓｂ＿ｒｓｔ＿ ［入力］ ｓｂ＿ｃｌｋ ［入力］ ｓｅｌ＿ ［入力］ ｉｎｔｒｅｑ＿ ［出力］ ｒｄ ［入力］ というＳＢｕｓへの接続を支援すると共に、 ｍｅｍ＿ｒｄ＿ ［出力］ ｍｅｍ＿ｗｒ＿ ［出力］ ｅｘｐａｎ＿ｃｓ＿ ［出力］ を含む、拡張信号線５５を介するメモリ拡張接続をさら
に支援する。

【００２０】バイト、半語及び語の転送はＳＢｕｓマス
タによって開始されても良いが、ＭＩＣ２４は常にバイ
ト肯定応答又は半語肯定応答のいずれかをもって応答す
る。この機能性を以下のＭＩＣ ＡＤＤＲＥＳＳ ＳＰ
ＡＣＥ（ｆｕｎｃ［２：０］）の表に示す。

【００２１】ｆｕｎｃ入力 選択される機能 支援される転送 肯定応答 ０００ Ｐｒｏｍ／ＮＶＲＡＭ 読取り／書込み バイト ００１ 状態レジスタセットＡ 読取り専用 半語 ０１０ 制御レジスタセットＡ 読取り／書込み 半語 （アドレス０×８を除く） ０１０ 送信側ＦＩＦＯ Ａ 書込み専用 バイト （アドレス０×８） ０１１ ＳＣＣレジスタセットＡ 読取り／書込み バイト １００ 拡張バス 読取り／書込み バイト １０１ 状態レジスタセットＢ 読取り専用 バイト １１０ 制御レジスタセットＢ 読取り／書込み 半語 （アドレス０×８を除く） １１０ 送信側ＦＩＦＯ Ｂ 書込み専用 バイト （アドレス０×８） １１１ ＳＣＣレジスタセットＢ 読取り／書込み バイト

【００２２】開始時転送サイズが肯定応答サイズより大
きい場合、ＳＢｕｓマスタは強制的に動的バスサイジン
グを実行する。状態又は制御信号線５４でバイト転送が
開始された場合には、ＳＢｕｓマスタは強制的にデータ
をバイトポート５２から転送する。バースト転送又は拡
張転送の場合の応答は誤り肯定応答を伴う。送信側ＦＩ
ＦＯ５６が一杯であるときのそのＦＩＦＯへの書込み要
求も誤り肯定応答を受信する。

【００２３】本発明は８ビット装置をＳＢｕｓに接続す
るための支援をも実行する。これは、拡張信号線５５を
介して伝送される３つの信号の使用によって実現され
る。それら３つの信号とはｍｅｍ＿ｒｄ＿と、ｍｅｍ＿
ｗｒ＿と、ｅｘｐａｎ＿ｃｓである。ＰＲＯＭ／ＮＶＲ
ＡＭアドレススペースのＳＢｕｓ読取りが（ＳＢｕｓ制
御命令０００を使用して）開始されたとき、本発明で
は、ｍｅｍ＿ｒｄ線をロー状態にする。６クロックの後
に、回路はバイト転送肯定応答をＳＢｕｓへ送る。肯定
応答時間がこのように長いため、２５ＭｈｚのＳＢｕｓ
においてアクセス時間が２８０ｎｓ以下である最悪の場
合でもＰＲＯＭを使用できるのである。ＳＢｕｓサイク
ルの完了時に、ｍｅｍ＿ｒｄ＿はハイ状態にされる。そ
こで、ＰＲＯＭ／ＮＶＲＡＭに対するＳＢｕｓ書込みは
ｍｅｍ＿ｗｅ＿信号を印加させ且つバイト肯定応答を戻
させる。一実施例では、ｍｅｍ＿ｒｄ＿線をＰＲＯＭの
イネーブル出力端子に接続しても良く、あるいは、ＮＶ
ＲＡＭの場合には、ＳＢｕｓの読取りと書込みを実行す
るためにｍｅｍ＿ｒｄ＿信号とｍｅｍ＿ｗｒ＿信号を共
に使用しても良い。

【００２４】拡張アドレススペースのＳＢｕｓ転送が
（先の表の中に挙げた機能１００を使用して）開始され
たとき、本発明では、ｅｘｐａｎ＿ｃｓ＿線をロー状態
にする。転送方向を確定するために、拡張装置はＳＢｕ
ｓ ｒｄ線を使用しても良い。続いて、６クロック後
に、回路はバイト転送肯定応答をＳＢｕｓへ送る。

【００２５】図２の右側に目を転じると、ＭＩＣ２４の
ＩＲ論理８０インタフェース部分が示されている。この
回路は図３にもさらに詳細に示されている。先に説明し
た通り、制御回路は周波数変調と、パルス変調送受信プ
ロトコルの双方を支援するためのＩＲインタフェースを
構成する。好ましい実施例では、ＩＲシステムは全体と
しては２つの部分、すなわち、デジタル論理部分と、ア
ナログ変復調部分とから構成されている。全てのデジタ
ル論理はＭＩＣ２４に直接に組込まれ、一方、アナログ
素子を外部に配置することにより、システムの融通性を
向上させ且つ将来における新たな変調規格の導入を可能
にするのが好ましいであろう。ＩＲ論理はＩＲ＿ＭＯＤ
Ｅ及びＩＲ＿ＤＩＶＩＳＯＲという２つのレジスタによ
って制御される。ＩＲ＿ＭＯＤＥは送受信に際しての変
調／符号化の型（ＦＭ又はＰＭ）を制御し、ＩＲ＿ＤＩ
ＶＩＳＯＲはＩＲ＿ＭＯＤＥがＦＭモードにあるときの
変調の周波数を制御する。

【００２６】まず、信号符号化を見てみると、ＦＭ演算
に関しては、出力信号に到達するために非同期直列ビッ
トストリームを信号周波数変調と「ＯＲ」演算する。そ
のような変調の１例を図６に示す。図示するように、Ｆ
Ｍ信号は典型的には２０ＫＨｚから５００ＫＨｚの範囲
を有し、５００ＫＨｚは現在のＰＩＭ通信の場合に典型
的な値であり、２０ＫＨｚから１００ＫＨｚは需要側遠
隔制御の場合に典型的な範囲であろう。図示する通り、
ＩＲ信号は、ビットが「１」である時間中及び符号化す
べき直列信号の「スペーシング」期間中にターンオフさ
れる。開始ビットを含めて、「０」ビットの時間中に
は、ＩＲ信号は変調周波数でターンオン、ターンオフさ
れる。そのような方式を実現するために必要とされる変
調回路は、単純に、変調周波数信号をシリアルデータ信
号と結合するＯＲゲートである。

【００２７】パルス変調に関しては、図７に示すよう
に、ＩＲ信号は、開始ビットを含めて「０」であるどの
ビットについても、そのビット周期の３／１６にわたり
ターンオンされる。この機能性を実現するための回路内
の変調回路は、ビットレートの１６倍の速さでクロッキ
ングされるのが好ましい状態機械から構成されている。
状態機械に対する入力はＵＡＲＴ７６からの正規の非同
期直列出力である。状態機械は「０」ビットを探し、ビ
ット時間の３／１６の時間にわたり活動状態の信号を押
出し、その出力をビット周期の残る時間については非活
動状態に戻す。

【００２８】ＩＲ信号復号のプロセスについて説明する
と、周波数変調信号の受信の場合、復号プロセスはアナ
ログ受信回路により実行されるので、ＭＩＣ回路２４に
入力されている信号は標準非同期直列信号として現れ
る。

【００２９】パルス変調信号の受信の場合にも、「０」
ビットがビット時間の初めの３／１６の時間についての
み活動状態であることを除いて、信号は非同期直列信号
であるものとして現れる。従って、ビットストレッチ機
能が要求される。復号回路は、活動状態に向かう「０」
信号を捕らえるために入力ラッチを採用する状態機械を
含み、全ビット時間にわたって持続する出力パルスを発
生する。出力パルスの途中で、公称ビットレートから逸
脱しているパルスがあれば、それを捕らえるためにラッ
チをリセットする。ビット時間の終了までに活動状態に
向かう端が捕らえられなかったならば、状態機械はその
時点ではビットは「１」ビットであると仮定し、「０」
端を探索し続けるために自らをリセットする。

【００３０】デコーダの出力はＵＡＲＴ７６の入力であ
るので、ＵＡＲＴは開始端を探索し、次に公称ビット周
期の中心へと補間し、公称ビット中心で入力信号をサン
プリングする。たとえば、順次連続する「０」ビットが
受信された場合などに、これにより小さなグリッチは排
除され、たとえば、送信装置と受信回路との間にクロッ
クの不一致がある場合に、実際のビット時間は受信回路
におけるよりわずかに長くなる。この場合、初めの公称
「０」ビット時間の後に公称「０」ビット時間が始まる
たびに短い誤った「１」状態が現れる。ＵＡＲＴが中心
点サンプリングを実行するため、クロック不一致が非同
期装置により通常許容されるレベルを越えない限り、そ
れらのグリッチは検出されない。

【００３１】以上述べたＩＲプロセスを実行しうる回路
のブロック線図を図３に示す。図示する通り、ＩＲブロ
ックを本発明の回路の内部にあるデジタル処理部分９０
及び外部にあっても良いアナログ部分１００という２つ
のサブシステムに分割しても良い。まず、内部デジタル
処理回路を見てみると、データはＳＣＣ（ＵＡＲＴ）７
６を介してシステムに入出力される。この回路は、標準
シリアル通信に際しては直進するが、変調ゲート９１又
はＨＰエンコーダ状態機械９２へも導かれるＴＸ出力を
有する。先に論じた通り、図６に示すようなデータの送
信の場合、送信すべきシリアルデータと混合すべき変調
周波数は変調ゲート９１で組合わされる。この変調信号
は何らかの適切な方式で発生されれば良い。好ましい実
現形態では、この信号は素子９３，９４及び９５を経る
ものとして示されているチェーンで供給されるのである
が、このチェーンは１９．６６ＭＨｚクロックから取り
出される適切な変調信号を発生する。一方、採用すべき
変調方式が図７に示す短縮パルスシステムとの間に互換
性を有する場合には、送信すべきシリアル信号を使用し
てＨＰエンコーダ状態機械９２を駆動する。その後、変
調ゲート９１又は状態機械９２の出力を使用してマルチ
プレクサ９６を駆動し、そこで、マルチプレクサ９６は
ＩＲ素子と関連支援回路１０１を駆動する。

【００３２】データの受信の場合、ＩＲ信号は検出器１
０２により受信される。この検出器の出力は増幅器１０
３を介して調整され、次に復調器１０４を介して復調さ
れる。図示する通り、復調器１０４の出力を経路指定す
る方式には、受信されるデータの型に応じて、いくつか
ある。周波数変調信号の場合、データは需要家ＩＲ信号
（ｒｘ＿ｌｏ＿ｍｏｄ）、Ａｐｐｌｅ Ｎｅｗｔｏｎ
ＰＩＭから供給される信号などの高周波数信号（ｒｘ＿
ｈｉ＿ｍｏｄ）又はＨｅｗｌｅｔｔ＿Ｐａｃｋａｒｄ
ＰＩＭから供給される信号などのパルス変調信号（ｒｘ
＿ｐ＿ｍｏｄ）から取り出されれば良い。図７に示し且
つ先に説明したような、ＨＰ９５ＬＸから供給される信
号などのパルス変調信号の場合には、シリアルデータを
ＳＣＣ（ＵＡＲＴ）７６に供給できるようになる以前
に、まず、信号を互換性のあるデューティサイクルに
「ストレッチ」しなければならない。これはパルススト
レッチャ状態機械９７で実行され、この状態機械の出力
はマルチプレクサ９８に供給される。次に、マルチプレ
クサ９８を使用して、標準ハードワイヤードシリアルデ
ータ接続を含めて、上記の全てのシリアルデータ信号か
らＳＣＣ（ＵＡＲＴ）７６へ入力を制御する。

【００３３】図２に戻って、ＭＩＣ非同期シリアル通信
回路２４の流れ論理制御部分を検討する。本発明の利点
は、他の直列方式とは異なり、本発明がＲＴＳ及びＣＴ
Ｓを含めて自動直列ハードウェア流れ制御を支援するこ
とである。この機能を起動させるためには、ＲＴＳ自動
制御レジスタとＣＴＳ自動制御レジスタの双方をイネー
ブルしなければならない。

【００３４】ｒｔｓ＿は接続されている直列装置の送信
機を制御する状態出力信号である。ＲＴＳ＿ＡＵＴＯ＿
ＥＮレジスタがローにリセットされる（ｒｔｓ自動制御
ディスエーブル）と、ｒｔｓ＿線はＲＴＳ＿ＳＴＡＴレ
ジスタにより手動操作で制御される。ところが、ＲＴＳ
＿ＡＵＴＯ＿ＥＮレジスタをハイにセットしたときに
は、ｒｔｓ＿は本発明の制御論理によって自動的に制御
される。自動ｒｔｓ制御中、受信側ＦＩＦＯカウントが
６１以上になったならば、ｒｔｓ＿はディスエーブル
（ハイに）される。受信側ＵＡＲＴでオーバフローが起
こる前に、接続されている直列装置は追加の３つのデー
タバイトを送信しても良い。そこで、受信側ＦＩＦＯカ
ウントが６１より少なくなるまでｒｔｓ＿はディスエー
ブルされたままである。

【００３５】ｃｔｓ＿は、本発明のシリアルポートから
のデータの伝送を直接に制御するように設定できる制御
入力である。ＣＴＳ＿ＡＵＴＯ＿ＥＮレジスタがローに
リセットされると、本発明の送信機は常にイネーブルさ
れ且つｃｔｓ＿線は無視される。ところが、ＣＴＳ＿Ａ
ＵＴＯ＿ＥＮレジスタをハイにセットした場合には、ｃ
ｔｓ＿は送信側ＦＩＦＯから各々のＵＡＲＴへのデータ
の転送を制御する。ｃｔｓ＿線がディスエーブルされれ
ば、本発明の制御論理は各々のＵＡＲＴへのデータの転
送を停止させる。そのとき、ＵＡＲＴには既に２バイト
までのデータが存在していることが可能であり、そのデ
ータは引続き送信ポートからシフトされて行く。ＵＡＲ
Ｔに残っているデータが送信され終わったならば、ｃｔ
ｓ＿線が再び活動状態になるまでデータ送信は停止す
る。

【００３６】同様に図２に示すように、ＭＩＣ回路２４
は割込み頻度を少なくするための組込みタイムアウト機
能をさらに含む。効果を得るためには、この機能を１よ
り大きい検出器レベルを有する受信側ウォータマーク検
出器と組合わせて使用しなければならない。タイマセッ
トカウントレジスタは各々の受信側タイマをロードする
ために使用される。受信側タイマは、対応するＲＸ Ｆ
ＩＦＯに１つのバイトが押し入れられたときにロードさ
れる。受信側タイマは、零に達するか又は新たに受信し
たデータバイトによってセットされるまでＳＢｕｓクロ
ックごとに減分する。受信側ウォータマークレベルに到
達する前に受信側同調器が零に達したならば、受信側タ
イムアウト割込みが設定される。

【００３７】最後に、図２に示すように、ＳＣＣ（ＵＡ
ＲＴ）シリアル制御装置が示されている。図示されてい
るＳＣＣ装置は１つだけであるが、実際にはポートごと
に１つずつ、２つの装置Ａ及びＢを設けることになる。
ＳＣＣ（ＵＡＲＴ）は８ビットデータバスを有するの
で、ＳＢｕｓとＳＣＣ（ＵＡＲＴ）との間の全てのデー
タ転送は制御回路の半語データバスの最上位バイトにつ
いて実行される。１６Ｃ４５０メガファンクションの詳
細については、ＬＳＩ ｃｔｎ０４５１ａ仕様書を参
照。さらに、１６Ｃ４５０レジスタセット及び全般的動
作の詳細については、Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒの１６Ｃ４５０（１６Ｃ５５０）仕様書
を参照。

【００３８】先に述べた通り、本発明においては、ＭＩ
Ｃ回路は、ＩＲ論理８０と、ＳＣＣＵＡＲＴ７６と、流
れ制御論理７８と、送信側カウンタ６８と、受信側カウ
ンタ７０と、タイムアウトカウンタ７２と、拡張信号５
５と、送信側ＦＩＦＯ５６と、受信側ＦＩＦＯ５８（入
力として、ＳＣＣ（ＵＡＲＴ）からのデータ状態信号を
付録にはＤＡＴ＿ＳＴＡＴビットとして記述されている
３ビットコードに符号化するために使用されるエンコー
ダ６６からの信号をも受信する）とに対し制御を実行す
るマスタ状態機械６０を含む。マスタ状態機械６０はＳ
Ｂｕｓ５２からのデータ及びＣＳＲ（制御及び状態レジ
スタ）６２とも通信する。書込み復号ブロック６４はＳ
Ｂｕｓ書込み中にどのＣＳＲに書込むべきかを受信した
アドレスに基づいて確定する、すなわち、復号するため
に使用される。

【００３９】図４は、本発明から出るＳＢｕｓへの転送
及びＳＢｕｓからの転送に関わる状態図である。図示さ
れているのはＰＲＯＭ転送と、ＣＳＲ読取りと、ＳＣＣ
（ＵＡＲＴ）読取りと、制御レジスタ書込みと、ＳＣＣ
（ＵＡＲＴ）書込みとに関わる実行状態、並びに違法
（誤り）転送の場合の状態である。図５は、本発明の範
囲内のデータ転送に関わる状態図を示す。ここで図示さ
れているのは、ＦＩＦＯＡループバックモードと、ＦＩ
ＦＯ Ｂループバックモードと、ＳＣＣ（ＵＡＲＴ）Ａ
のデータが利用可能である状態、ＳＣＣ（ＵＡＲＴ）Ｂ
のデータが利用可能である状態、ＳＣＣ（ＵＡＲＴ）Ａ
が空である状態及びＳＣＣ（ＵＡＲＴ）Ｂが空である状
態をもさらに含むＳＣＣ（ＵＡＲＴ）転送とに関わる状
態である。

【００４０】図４及び図５は、マスタ状態機械（ＭＳ
Ｍ）６０の状態を示す。図示するように、ＩＤＬＥ状態
を除いて、ＭＳＭ６０が１つのｓｂ＿ｃｌｋを越えて１
つの状態にとどまることは決してない。一度に起こり得
る転送は１回だけである（ＳＢｕｓ又は内部）。

【００４１】次に、ＭＳＭが転送に与える優先順位を示
す（１が最高の優先順位である）： １．ＳＣＣからＲＸ ＦＩＦＯへの転送Ａ ２．ＳＣＣからＲＸ ＦＩＦＯへの転送Ｂ ３．ＴＸ ＦＩＦＯからＲＸ ＦＩＦＯへの転送Ａ ４．ＴＸ ＦＩＦＯからＲＸ ＦＩＦＯへの転送Ｂ ５．ＴＸ ＦＩＦＯからＳＣＣへの転送Ａ ６．ＴＸ ＦＩＦＯからＳＣＣへの転送Ｂ ７．ＣＳＲ読取り、制御レジスタ書込み、ＳＣＣ読取
り、ＳＣＣ書込み、違法転送

【００４２】尚、ＳＢｕｓは一度に１つの型のＳＢｕｓ
転送しか開始させない。従って、全てのＳＢｕｓ転送型
は同じ優先順位を有する。

【００４３】図４は、ＳＢｕｓ転送と関連する全ての状
態を示す。ＩＤＬＥ状態から出てることができる転送経
路は６つある。ＳＢｕｓ ｓｅｌ＿入力及びＳＢｕｓ
ａｓ＿入力が印加されたときに、ＩＤＬＥ状態からの動
きが開始される。取る経路はＳＢｕｓ ａｄｄｒ［３：
０］、ｆｕｎｃ［２：０］及びｒｄの各入力によって制
御される。以下に各々の経路を説明する。

【００４４】ＰＲＯＭ転送 ＰＲＯＭ転送、すなわち、拡張転送が開始されると、Ｍ
ＳＭはＰＲ０＿ＳＥＬ１状態へとジャンプする。この状
態にある間、ＳＢｕｓ ｆｕｎｃ［２］入力及びｒｄ入
力に従って、ｍｅｍ＿ｒｄ、ｍｅｍ＿ｗｒ又はｅｘｐａ
ｎｓ＿ｃｓのいずれかの出力ピンが活動状態にされる。
印加すべき出力を確定するために次の式を使用する。 ｍｅｍ＿ｒｄ＿ ＝！（ｒｄ＆＆！ｆｕｎｃ［２］） ｍｅｍ＿ｗ＿ｒ ＝！（！ｒｄ＆＆！ｆｕｎｃ［２］） ｅｘｐａｎ＿ｃｓ＿ ＝！（ｆｕｎｃ［２］）； ｓｂ＿ｃｌｋごとに、ＭＳＢはＰＲＯＭ転送経路を経て
ＰＲＯＭ＿ＷＡＩＴ１，ＰＲＯＭ＿ＷＡＩＴ２，ＰＲＯ
Ｍ＿ＷＡＩＴ３，ＰＲＯＭ＿ＷＡＩＴ４，ＰＲＯＭ＿Ｗ
ＡＩＴ５，ＰＲＯＭ＿ＡＣＫへと動き、次にＰＲＯＭ＿
ＡＣＫ７へ移る。「ＷＡＩＴ」状態を通過している間、
ｍｅｍ＿ｒｄ＿，ｍｅｍ＿ｗｒ＿及びｅｘｐａｎｓ＿ｃ
ｓ＿の各出力は先に説明したように駆動される。ＰＲＯ
Ｍ＿ＡＣＫ６では、ＳＢｕｓ ａｃｋ＿［２：０］出力
はバイトＡｃｋコードによって駆動される。この状態に
おいても、転送が書込みであれば、ｍｅｍ＿ｗｒ＿とｅ
ｘｐａｎｓ＿ｃｓ＿は非活動状態に駆動される。ＰＲＯ
Ｍ＿ＡＣＫ７では、ＳＢｕｓａｃｋ＿［２：０］出力は
非活動状態とされる。次のｓｂ＿ｃｌｋでＭＳＭはＰＲ
Ｅ＿ＩＤＬＥ＿ＷＡＩＴへ移行する。この状態は、ＩＤ
ＬＥ状態に移行する前にａｓ＿信号及びｓｅｌ＿信号の
印加を停止するようにＳＢｕｓに１サイクルを与えるた
めに使用される。

【００４５】ＣＳＲ読取り 制御又は状態レジスタのアドレススペースを読取ると
き、ＭＳＭはＲＥＧ＿ＲＤ状態へ移行する。この状態の
間、データ出力ｍｕｘはａｄｄｒ［３：０］入力及びｆ
ｕｎｃ［２：０］入力により選択される制御又は状態レ
ジスタをデータ［１５：０］出力へと駆動する。加え
て、ＳＢｕｓ ａｃｋ＿［２：０］出力は半語Ａｃｋコ
ードによって駆動される。次の状態では、ＳＢｕｓ ａ
ｃｋ［２：０］は非活動状態とされる。ＲＸ ＦＩＦＯ
データアドレスが選択された場合、ＲＸ ＦＩＦＯはポ
ップされ、ＭＳＭはＦＩＦＯ＿ＲＤ＿ＷＡＩＴ状態へ移
行する。そうでない場合には、ＭＳＭはＰＲＥ＿ＩＤＬ
Ｅ＿ＷＡＩＴ状態へ移行する。ＦＩＦＯ＿ＲＤ＿ＷＡＩ
ＴはＲＸ ＦＩＦＯ状態信号に別のＳＢｕｓ読取りを発
行する前に安定するのに十分な時間を与えるためのもの
である。

【００４６】ＳＣＣ読取り ＳＣＣアドレススペースを読取るときには、ＭＳＭはＳ
ＣＣ＿ＲＤ状態へ移行する。この状態の間、ＳＣＣデー
タバスはＳＢｕｓデータ［１５：８］出力ピンへと駆動
される。さらに、ＳＢｕｓ ａｃｋ［２：０］出力はバ
イトＡｃｋコードによって駆動される。次の状態である
ＰＲＥ＿ＩＤＬＥ＿ＷＡＩＴでは、ＳＢｕｓ ａｃｋ
［２：０］は非活動状態とされる。

【００４７】制御レジスタ書込み 制御レジスタのアドレススペースに書込むときには、Ｍ
ＳＭはＲＥＧ＿ＷＲＴ状態へ移行する。この状態の間、
書込み復号論理はＳＢｕｓデータ入力を選択されたレジ
スタにラッチする。次の状態において、ＴＸ ＦＩＦＯ
が選択された場合、ＳＢｕｓ ａｃｋ＿［２：０］出力
はバイトＡｃｋコードによって駆動される。そうでなけ
れば、半語ＡｃｋコードによってＳＢｕｓ ａｃｋ
［２：０］出力を駆動する。次のｓｂ＿ｃｌｋで、ＭＳ
ＭはＩＮＡＣＴＩＶＥ＿ＡＣＫ状態へ移行する。この状
態では、ＳＢｕｓ ａｃｋ［２：０］出力は次の状態で
非活動状態にされるべくセットアップされる。

【００４８】ＳＣＣ書込み ＳＣＣアドレススペースに書込むときには、ＭＳＭはＳ
ＣＣ ＷＲＴ状態へ移行する。この状態の間、ＳＢｕｓ
データ入力はＳＣＣデータバスへと多重化される。次の
状態では、データをラッチし且つバイトＡｃｋコードを
駆動する。

【００４９】違法転送 違法ＳＢｕｓ転送を試みた場合、ＭＳＭはＥＲＲ＿ＡＣ
Ｋ状態へ移行する。違法転送型は一杯の状態のＴＸ Ｆ
ＩＦＯへの書込み、状態レジスタへの書込み、バースト
ＳＢｕｓ転送又は拡張ＳＢｕｓ転送である。ＥＲＲ＿Ａ
ＣＫ状態にある間、ＳＢｕｓ ａｃｋ［２：０］出力は
次の状態でＳＢｕｓ誤りＡｃｋコードによって駆動され
るべくセットアップされる。

【００５０】図５は、内部データ転送と関連する全ての
状態を示す。各々の内部転送型はポート（Ａ及びＢ）ご
とに１つずつ、２つの経路を有する。次に各々の型を説
明する。ＡポートとＢポートに関わる転送型は同一であ
るので、各転送型を一度だけ説明する。

【００５１】ＴＸ ＦＩＦＯからＲＸ ＦＩＦＯへの転
送 試験モードでは、データをＲＸ ＦＩＦＯへループバッ
クするようにＴＸ ＦＩＦＯをセットアップすることが
できる。このＴＸＦＦ＿ＴＯ＿ＲＸＦＦ試験モードを設
定し且つＴＸ ＦＩＦＯにデータがあるならば、ＭＳＭ
はＴＸＦＦ＿ＴＯ＿ＲＸＦＦ状態へ移行する。この状態
の間、ＲＸ ＦＩＦＯはＴＸ ＦＩＦＯからのデータに
よってプッシュされる。次の状態では、ＴＸ ＦＩＦＯ
をポップする。ＦＩＦＯ及びＳＣＣからの全ての状態信
号がＩＤＬＥ状態へ移行する前に安定できるようにＭＳ
ＭはＰＲＥ＿ＩＤＬＥ＿ＷＡＩＴ状態へ移行する。

【００５２】ＳＣＣからＲＸ ＦＩＦＯへの転送 ＳＣＣがデータ・レディを受信したとき、ＭＳＭはＳＣ
ＣからＲＸ ＦＩＦＯへの転送を開始する。全ての内部
ＳＣＣデータ転送の場合と同様に、ＳＣＣに向かうアド
レスを０に切替えなければならない。これはＳＣＣ Ａ
ＤＤＲ ＳＥＴＵＰ状態で実行される。そこで、ＭＳＭ
はＳＣＣ＿ＴＯ＿ＲＸＦＦ状態へ移行する。この状態の
間、受信データをＳＣＣから読取り、ＲＸ ＦＩＦＯへ
プッシュする。

【００５３】ＴＸ ＦＩＦＯからＳＣＣへの転送 ＳＣＣ送信側バッファが空であり且つＴＸ ＦＩＦＯに
おいてデータを利用可能であるとき、ＭＳＭはＴＸ Ｆ
ＩＦＯからＳＣＣへの転送を開始する。ＳＣＣ＿ＡＤＤ
Ｒ＿ＳＥＴＵＰ状態でＳＣＣアドレスを設定した後、Ｍ
ＳＭはＴＸＦＦ＿ＴＯ＿ＳＣＣ状態へ移行する。この状
態の間、最上位のＴＸ ＦＩＦＯデータをＳＣＣに書込
む。次の状態では、ＴＸ ＦＩＦＯをポップする。

【００５４】動作中、システムからシリアルポート（ハ
ードワイヤードポート又はＩＲポートのいずれか）を介
して送信すべきデータは、まず、ＴＸ ＦＩＦＯ５６に
バッファされる。このＦＩＦＯの制御はマスタ状態機械
６０により実行される。次に、このデータをＳＣＣ（Ｕ
ＡＲＴ）７６へ経路指定し、先に説明したように処理す
る。（ＳＢｕｓデータ線５２とマルチプレクサ５７との
間には直接の接続が図示されているが、実際にはこの接
続はＳＣＣ（ＵＡＲＴ）レジスタのプログラムにのみ使
用され、一方、ＴＸ ＦＩＦＯ５６は常にデータ専用で
ある。）受信側でも類似の流れが見られるが、受信側で
は、ＳＣＣ（ＵＡＲＴ）７６に受信された情報を同様に
マスタ状態機械６０の制御の下にあるＲＸ ＦＩＦＯ５
８に結合することになる。たとえば、Ｎａｔｉｏｎａｌ
１６５５０ ＵＡＲＴで利用可能である内部バッファ
リングと比較した場合、この実現形態において見られる
バッファリングの利点は、１６５５０では内部バッファ
が１６バイトの記憶容量であったのに対し、外部で実現
されているＲＸ ＦＩＦＯ５８のサイズは６４バイトを
記憶できるという点である。加えて、ＲＸ ＦＩＦＯ５
８はＳＣＣ（ＵＡＲＴ）７６の外部にあるので、ＣＰＵ
がデータや割込み要求を処理する必要をさらに軽減する
ために、本発明の変形によってＲＸ ＦＩＦＯ５８の記
憶容量をさらに拡大することも可能であろうと予測され
る。サイズが大きくなる他にも、ＲＸＦＩＦＯ５８は、
マスタ状態機械６０の制御の下に、割込み要求を最小限
に抑える一方でシステム処理能力を最適化するために様
々な方式を実現しうるという点で、融通性の向上も見ら
れる。これはＴＸカウンタ６８、ＲＸカウンタ７０及び
タイムアウトカウンタ７２と関連して実行可能である。
一実施例では、３０文字ごとに割込みを生成するのみと
することを推めている。これはＲＸカウンタ７０により
測定、制御されても良い。しかしながら、（外部ＩＲキ
ーボードなどから）低速で受信されるデータの場合に
は、３０文字の受信に何十秒（以上）も要するであろ
う。そのような場合、次に、タイムアウトカウンタ７２
をＲＸカウンタ７０と共に使用して、ユーザインタフェ
ースを平滑にするために、３０文字以前に強制的に割込
みを発生させる。

【００５５】従って、以上の説明からわかるように、本
発明の教示を使用することにより、複数のＩＲプロトコ
ルに対する支援を含む改良されたシリアル制御回路が提
供されるであろう。改良されたシリアル制御回路を使用
すると、その結果、必要な素子の数は少なくて済み、プ
リント回路基板上の必要物理スペースは縮小され、電力
消費は減少し且つ設計、実現に要するコストは削減され
る。好ましい一実施例では本発明の機能性を単一の集積
回路で具現化しているが、複数のデバイスを使用しても
良く、あるいは、汎用処理エンジン及び適切な制御命令
の使用によってその機能性をシミュレートしても良いと
予測される。最後に、本発明を使用することによって、
ＩＥＥＥ ＳＢｕｓに対する直接の接続が行われるため
に、ハードウェア及びソフトウェアが総称バスとＳＢｕ
ｓとの間で信号とデータを「変換」する必要がなくなる
という点で、現在市場に出ているデバイスと比べて改善
が実現されるのである。

【００５６】以上の明細書の中では、特定の実施例を参
照して本発明を説明した。しかしながら、独立した特許
請求の範囲に記載した本発明のより広い趣旨から逸脱せ
ずに様々な変形や変更を実施しうることは明白である。
従って、明細書及び図面は限定的な意味ではなく、例示
としてみなされるべきである。

【図面の簡単な説明】

【図１】 本発明の非同期シリアル制御回路を組込んだ
コンピュータシステムのブロック線図。

【図２】 本発明のシリアル制御経路及びデータ経路の
ブロック線図。

【図３】 本発明の赤外線制御回路のブロック線図。

【図４】 本発明に従ったＳＢｕｓ転送を示す状態図。

【図５】 本発明に従った内部データ転送を示す状態
図。

【図６】 周波数変調赤外線波形の１例を示すタイミン
グ図。

【図７】 パルス変調赤外線波形の１例を示すタイミン
グ図。

【符号の説明】

１２…ＣＰＵ、１３…メモリバス、１４…ＳＬＡＶＩＯ
機能、１６…ＭＡＣＩＯ機能、１８…ＤＢＲ機能、２０
…ＶＩＤＥＯ機能、５６…送信側ＦＩＦＯ、５７…マル
チプレクサ、５８…受信側ＦＩＦＯ、６０…マスタ状態
機械、６２…ＣＳＲ、６４…書込み復号ブロック、６６
…エンコーダ、６８…送信側カウンタ、７０…受信側カ
ウンタ、７２…タイムアウトカウンタ、７４…割込み論
理、７６…ＳＣＣ（ＵＡＲＴ）、７８…流れ制御論理、
８０…ＩＲ論理、９０…デジタル処理部分、９１…変調
ゲート、９２…ＨＰエンコーダ状態機械、９６…マルチ
プレクサ、９７…パルスストレッチャ状態機械、９８…
マルチプレクサ、１００…アナログ部分、１０１…ＩＲ
素子／関連支援回路、１０２…検出器、１０３…増幅
器、１０４…復調器。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年３月７日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図３】

【図１】

【図２】

【図４】

【図５】

【図６】

【図７】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エイ・クラーク アメリカ合衆国 95127 カリフォルニア 州・サン ホゼ・クレイトン ロード・ 11560

Claims (5)

【特許請求の範囲】
1. 【請求項１】 シリアル通信回路の外部でシリアルデー
   タを受信、送信する第１の直列受信機／送信機と；前記
   第１の直列受信機／送信機に結合し、前記第１の直列受
   信機／送信機により受信されるデータ及び前記第１の直
   列受信機／送信機により送信されるべきデータを一時的
   に記憶する第１のバッファと；前記第１のバッファに結
   合し、前記第１のバッファとデータ処理システムとの間
   でデータを搬送するシステムデータバスと；前記第１の
   バッファ、前記第１の直列受信機／送信機に入出力され
   る情報の流れと、前記システムデータバスのオン，オフ
   とを制御し、前記第１のバッファがその最大容量の所定
   の割合まで充填されたときにのみデータを前記第１のバ
   ッファに入力させるか又は前記第１のバッファからデー
   タを排除させる第１の制御メカニズムとを具備し、 前記データ処理システムが受信した又は送信されて来た
   全てのシリアルデータに直ちに応答する必要はなく、前
   記第１のバッファの使用によってその応答を遅延できる
   ように、前記データ処理システムに課される負荷を最適
   化できるシリアル通信回路。
2. 【請求項２】 前記第１の直列受信機／送信機に結合す
   る第２のバッファをさらに具備し、前記第１のバッファ
   は前記第１の直列受信機／送信機によって受信されてい
   たデータをバッファリングし且つ前記第２のバッファは
   前記第１の直列受信機／送信機により送信すべきデータ
   をバッファリングし、さらに、前記第１の制御メカニズ
   ムは前記第１のバッファ及び前記第２のバッファに入出
   力される情報の流れを制御する請求項１記載のシリアル
   通信回路。
3. 【請求項３】 前記シリアル通信回路の外部でシリアル
   データを受信、送信する第２の直列受信機／送信機をさ
   らに含む請求項１記載のシリアル通信回路。
4. 【請求項４】 コンピュータシステムでシリアル通信を
   実行する方法において、 前記コンピュータシステムの外部で生成されたデータを
   受信する過程と；前記受信したデータをバッファにバッ
   ファリングする過程と；利用可能なバッファスペースが
   所定の限界まで充填されたときに前記バッファからシス
   テムデータバスへデータを転送する過程とから成る方
   法。
5. 【請求項５】 赤外線通信リンクを介するシリアル通信
   が可能なコンピュータシステムにおいて、 中央処理装置と；前記中央処理装置に入出力されるデー
   タを搬送するデータバスと；前記データバスに結合し、
   前記コンピュータシステムに入出力される直列フォーマ
   ットのデータを送信、受信するシリアル制御回路と；前
   記シリアル制御回路に結合し、前記シリアル制御回路か
   ら直列フォーマットのデータを受信し且つ前記シリアル
   データを赤外線放射のビームとして送信すると共に、シ
   リアルデータを含む赤外線放射のビームを受信し、前記
   ビームを復調し且つ前記復調の出力を前記シリアル制御
   回路に結合する赤外線送信機／受信機回路とを具備する
   コンピュータシステム。