JPH07261662A - 暗号演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は複数のモードでデータを暗号化、復
号化する暗号演算回路に関し、回路規模の小型化を実現
する。 【構成】 第１のゲート信号Ｇ１及び第２のゲート信号
Ｇ２及び第３のゲート信号Ｇ３に応じて第１のゲート手
段２及び第２のゲート手段４及び第３のゲート手段７か
らの出力データがゲートされ、且つ、第１のセレクタと
第２のセレクタの出力データが選択されることでデータ
の流れが制御され、ＥＣＢモード、ＣＢＣモード、ＣＦ
Ｂモード、及びＯＦＢモードの各モードで回路が共用化
されて動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は暗号演算回路に係り、特
に複数のモードでデータを暗号化、復号化する暗号演算
回路に関する。

【０００２】暗号演算によるデータの暗号化、復号化に
は多数の操作モードが存在し、標準化も完了している
（ＪＩＳ Ｘ５０５２−１９９０：”６４ビットのブロ
ック暗号アルゴリズムの利用モード”）。利用者は、適
用アプリケーションにより適切な処理モードを選択し使
用する。その幅広い利用者に対応するために、その操作
モードを共通の回路で汎用化を実現し、且つ、回路規模
を最小に抑えることが要望されている。また、最短演算
時間であることが望まれる。

【０００３】

【従来の技術】図２３は従来の暗号演算回路の一例の構
成を示す図である。

【０００４】図２３に示す暗号演算回路１００は、入力
レジスタ１０１と、ＣＢＣ暗号化回路１０２と、ＣＢＣ
復号化回路１０３と、ＣＦＢ暗号化回路１０４と、ＣＦ
Ｂ復号化回路１０５と、ＯＦＢ回路１０６と、５入力の
セレクタ１０７と、暗号処理回路１０８と、５入力のセ
レクタ１０９と、出力レジスタ１１０とから構成されて
いる。

【０００５】ＣＢＣ暗号化回路１０２及びＣＢＣ復号化
回路１０３及びＣＦＢ暗号化回路１０４及びＣＦＢ復号
化回路１０５及びＯＦＢ暗号化復号化回路１０６は並列
に接続されており、セレクタ１０７と１０９を切り換え
ることで、ＣＢＣモード、ＣＦＢモード、及びＯＦＢモ
ードによる暗号演算を行うことができる。

【０００６】ＣＢＣ暗号化回路１０２は、図２４に示す
如く、レジスタ１１１とエクスクルーシブオア回路１１
２とから構成される。ＣＢＣ復号化回路１０３は、図２
５に示す如く、レジスタ１１３とエクスクルーシブオア
回路１１４とから構成される。

【０００７】ＣＦＢ暗号化回路１０４は、図２６に示す
如く、シフトレジスタ１１５とエクスクルーシブオア回
路１１６とから構成される。ＣＦＢ復号化回路１０５
は、図２７に示す如く、シフトレジスタ１１７とエクス
クルーシブオア回路１１８とから構成される。また、Ｏ
ＦＢ暗号化復号化回路１０６は、図２８に示す如く、シ
フトレジスタ１１９とエクスクルーシブオア回路１２０
とから構成される。

【０００８】

【発明が解決しようとする課題】上記した従来の暗号演
算回路では、１つの演算モードに対して各々専用の回路
をセレクタにより切り換えて使用する構成であったた
め、多数の演算モードを必要とする場合には多入力のセ
レクタを２個必要とし、且つ、各々の回路が有するレジ
スタ（シフトレジスタ）は回路規模が大きいために、大
がかりな回路となってしまう問題があった。

【０００９】また、ｋビットＣＦＢモードあるいはｋビ
ットＯＦＢモードでデータのｋビットフィードバックを
必要とする場合、データフィードバックにシフトレジス
タを使用していたために、ｎビットをフィードバックす
るためにはｋクロックを入力してやる必要がある。この
ため、ｋが増大するにつれてフィードバックに要する時
間が増大し、暗号処理のための遅延時間が大きくなると
いう問題も生じていた。

【００１０】そこで本発明は、上記の問題点を解決した
暗号演算回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明では図１に示す原理図の通り構成した。

【００１２】すなわち、入力データが格納される入力レ
ジスタ１と、入力レジスタ１からのデータを第１のゲー
ト信号Ｇ１に応じてゲートして出力する第１のゲート手
段２と、一方の入力に第１のゲート手段２からの出力デ
ータを供給される第１のエクスクルーシブオア回路３
と、第１のエクスクルーシブオア回路３の他方の入力に
出力を接続されており、入力される第１のデータを第２
のゲート信号Ｇ２に応じてゲートして出力する第２のゲ
ート手段４と、第１のエクスクルーシブオア回路３から
の出力データを暗号処理する暗号処理手段５と、一方の
入力に暗号処理手段５からの出力データを供給される第
２のエクスクルーシブオア回路６と、第２のエクスクル
ーシブオア回路６の他方の入力に出力を接続されてお
り、入力される第２のデータを第３のゲート信号Ｇ３に
応じてゲートして出力する第３のゲート手段７と、第２
のエクスクルーシブオア回路６からの出力データを格納
する出力レジスタ８と、入力レジスタ１からのデータと
暗号処理手段５からのデータと第２のエクスクルーシブ
オア回路６からのデータと第１のデータのいずれかを選
択出力する第１のセレクタ９と、第１のセレクタ９から
の出力データを一時的に格納し、第１のデータとして出
力する格納手段１０と、格納手段１０からのデータと入
力レジスタ１からのデータのいずれかを第２のデータと
して選択出力する第２のセレクタ１１とから構成した。

【００１３】

【作用】上記構成の本発明によれば、第１のゲート信号
Ｇ１及び第２のゲート信号Ｇ２及び第３のゲート信号Ｇ
３に応じて第１のゲート手段２及び第２のゲート手段４
及び第３のゲート手段７からの出力データがゲートさ
れ、且つ、第１のセレクタと第２のセレクタの出力デー
タが選択されることでデータの流れが制御され、ＥＣＢ
モード、ＣＢＣモード、ＣＦＢモード、及びＯＦＢモー
ドの各モードで回路が共用化されて動作するように作用
する。

【００１４】すなわち、第１のゲート信号Ｇ１をハイレ
ベル（１）、第２のゲート信号Ｇ２をローレベル
（０）、第３のゲート信号Ｇ３をローレベル（０）とす
ることで、データの流れは図２に太線で示す様に制御さ
れる。したがって、ＥＣＢモードの暗号化及び復号化処
理が行われる。

【００１５】また、第１のゲート信号Ｇ１をハイレベル
（１）、第２のゲート信号Ｇ２をハイレベル（１）、第
３のゲート信号Ｇ３をローレベル（０）とすることで、
データの流れは図３に太線で示す様に制御される。した
がって、ＣＢＣモードの暗号化処理が行われる。

【００１６】また、第１のゲート信号Ｇ１をハイレベル
（１）、第２のゲート信号Ｇ２をローレベル（０）、第
３のゲート信号Ｇ３をハイレベル（１）とすることで、
データの流れは図４に太線で示す様に制御される。した
がって、ＣＢＣモードの復号化処理が行われる。

【００１７】また、第１のゲート信号Ｇ１をローレベル
（０）、第２のゲート信号Ｇ２をハイレベル（１）、第
３のゲート信号Ｇ３をハイレベル（１）として第２のエ
クスクルーシブオア回路６からの下位ｋビットを第１の
セレクタ９より出力することで、データの流れは図５に
太線で示す様に制御される。したがって、ｋビットＣＦ
Ｂモードの暗号化処理が行われる。

【００１８】また、第１のゲート信号Ｇ１をローレベル
（０）、第２のゲート信号Ｇ２をハイレベル（１）、第
３のゲート信号Ｇ３をハイレベル（１）として入力レジ
スタ１からの下位ｋビットを第１のセレクタ９より出力
することで、データの流れは図６に太線で示す様に制御
される。したがって、ｋビットＣＦＢモードの復号化処
理が行われる。

【００１９】なお、ｋビットの選択は第１のセレクタ９
のｋビット幅選択で行い、シフトレジスタを用いないた
め高速にフィードバックが可能となっている。

【００２０】そして、第１のゲート信号Ｇ１をローレベ
ル（０）、第２のゲート信号Ｇ２をハイレベル（１）、
第３のゲート信号Ｇ３をハイレベル（１）として暗号処
理手段５からの下位ｋビットを第１のセレクタ９より出
力することで、データの流れは図７に太線で示す様に制
御される。したがって、ＯＦＢモードの暗号化及び復号
化処理が行われる。

【００２１】

【実施例】次に、図面を参照して本発明の実施例につい
て説明する。図８は本発明の一実施例の構成図であり、
ＬＳＩ化されている。

【００２２】本実施例では、ブロック長は６４ビットの
米国標準暗号ＤＥＳ（ＤａｔａＥｎｃｒｙｐｔｉｏｎ
Ｓｔａｎｄａｒｄ，ＦＩＰＳ ４６，１９７７）で、モ
ード処理は、ＥＣＢモード、ＣＢＣモード、１ビットＣ
ＦＢモード、８ビットＣＦＢモード、１６ビットＣＦＢ
モード、１ビットＯＦＢモード、６４ビットＯＦＢモー
ドを実現している。

【００２３】データの入出力モードとして、パラレルイ
ンタフェースとシリアルインタフェースを持つが、その
入出力モードと操作モードとの関係を図９に示す。

【００２４】すなわち、パラレルインタフェースではＥ
ＣＢモード、ＣＢＣモード、８ビットＣＦＢモード、１
６ビットＣＦＢモード、６４ビットＯＦＢモード、及び
ＩＶ（Ｉｎｉｔｉａｌ Ｖｅｃｔｏｒ）設定が処理可能
であり、シリアルインタフェースでは１ビットＣＦＢモ
ード、１ビットＯＦＢモード、６４ビットＯＦＢモー
ド、及びＩＶ設定が処理可能である。

【００２５】図８に戻って説明するに、２１は入力デー
タが一時的に格納される入力レジスタである。２２はＥ
ＣＢモード、ＣＢＣモード時に第１のゲート信号Ｇ１が
ハイレベルとなり、入力レジスタ２１からのデータをゲ
ートして通す第１のゲート手段であるアンドゲートであ
る。

【００２６】また、２３はＣＢＣ暗号化モード、１ビッ
トＣＦＢモード、８ビットＣＦＢモード、１６ビットＣ
ＦＢモード、１ビットＯＦＢモード、及び６４ビットＯ
ＦＢモード時に第２のゲート信号Ｇ２がハイレベルとな
り、格納手段であるＩＶレジスタ３１からの第１のデー
タであるＩＶデータをゲートして通す第２のゲート手段
であるアンドゲートである。

【００２７】アンドゲート２２の出力とアンドゲート２
３の出力は、第１のエクスクルーシブオア回路である入
力側エクスクルーシブオア回路２４に入力される。２５
はＤＥＳ演算を行うＤＥＳアルゴリズム回路である。Ｄ
ＥＳアルゴリズム回路２５の出力は、第２のエクスクル
ーシブオア回路である出力側エクスクルーシブオア回路
２６の一方の入力に入力される。２７は出力側エクスク
ルーシブオア回路２６からの出力データを一時的に格納
する出力レジスタである。

【００２８】２８は８ビットＣＦＢ暗号化モード、１６
ビットＣＦＢ暗号化モード時のフィードバックデータ
（入力０）か、８ビットＣＦＢ復号化モード、１６ビッ
トＣＦＢ復号化モード時のフィードバックデータ（入力
１）かを選択して出力する２入力セレクタである。２９
は１６ビットＣＦＢモード時のフィードバックデータ
（入力０）か、８ビットＣＦＢモード時のフィードバッ
クデータ（入力１）かを選択して出力する２入力セレク
タである。

【００２９】３０は８ビットＣＦＢモード、１６ビット
ＣＦＢモード時のフィードバックデータ（入力０）か、
ＣＢＣ暗号化／６４ビットＯＦＢモード時のフィードバ
ックデータ（入力１）か、ＣＢＣ復号化モード時のフィ
ードバックデータ／ＩＶ設定時のＩＶデータ（入力２）
か、１ビットＯＦＢモード時のフィードバックデータ
（入力３）か、１ビットＣＦＢモード時のフィードバッ
クデータ（入力４）かを選択して出力する５入力セレク
タである。セレクタ２８及び２９及び３０により第１の
セレクタを構成している。

【００３０】３１はＩＶデータを一時的に格納するＩＶ
レジスタである。３２はＣＢＣ復号モード時のフィード
バックデータ（入力０）か、６４ビットＯＦＢモード
（パラレル入力）、８ビットＣＦＢモード、１６ビット
ＣＦＢモード時のフィードバックデータ（入力１）かを
選択して出力する２入力セレクタであり、第２のセレク
タに相当する。

【００３１】３３は１ビットＣＦＢ復号化モード時のフ
ィードバックデータ（入力０）か１ビットＣＦＢ暗号化
モード時のフィードバックデータ（入力１）かを選択し
て出力する２入力セレクタである。

【００３２】３４は６４ビットＯＦＢモードのシリアル
インタフェース時のＩＶレジスタ３１の出力データ（Ｄ
ＥＳ演算結果）を６４ビットパラレルデータからシリア
ルデータに変換するパラレル・シリアル変換回路であ
る。３５は１ビットＯＦＢモード、１ビットＣＦＢモー
ドのシリアルインタフェース時のＤＥＳ演算結果データ
（入力０）か、６４ビットＯＦＢモードのシリアルイン
タフェース時のＤＥＳ演算結果データ（入力１）かを選
択して出力する２入力セレクタである。

【００３３】３６はエクスクルーシブオア回路である。
また、３７はＣＢＣ復号化、８ビットＣＦＢモード、１
６ビットＣＦＢモード、６４ビットＯＦＢモード時に第
３のゲート信号Ｇ３がハイレベルとなり、セレクタ３２
からの出力データをゲートして通すアンドゲートであ
る。４１はシリアル入力端子、４２はシリアル出力端子
である。

【００３４】図１０はＥＣＢ（Ｅｌｅｃｔｒｉｃ Ｃｏ
ｄｅ Ｂｏｏｋ）モードを示す図である。同図（Ａ）に
示す如く各アンドゲート２２，２３がゲートされ、各セ
レクタ２８，２９，３０，３２，３３，３５からの出力
が出力される（セレクタ３２の出力がオフ、他のセレク
タ出力はドントケア（”Ｘ”))と、データの流れは同図
（Ｂ）に太線で示す通りに制御される。

【００３５】すなわち、入力レジスタ２１に入力された
１ブロック（６４ビット）のデータはアンドゲート２２
を通った後入力側エクスクルーシブオア回路２４を通
り、ＤＥＳアルゴリズム回路２５で暗号化（復号化）さ
れた後出力側エクスクルーシブオア回路２６を通って出
力レジスタ２７でラッチされる。

【００３６】図１１はＩＶ設定を示す図である。同図
（Ａ）に示す如く各アンドゲート２２，２３がゲートさ
れ、各セレクタ２８，２９，３０，３２，３３，３５か
らの出力が出力（セレクタ３０は入力２を出力し、他の
セレクタ出力はドントケア（”Ｘ”))されると、データ
の流れは同図（Ｂ）に太線で示す通りに制御される。

【００３７】ＣＢＣモード、ＣＦＢモード、ＯＦＢモー
ドで暗号化（復号化）する場合は、始に次のようにＩＶ
設定する必要がある。すなわち、入力レジスタ２１でラ
ッチされたＩＶデータ（６４ビット）はセレクタ３０の
入力０に入力され、ＩＶレジスタ３１に設定される。

【００３８】図１２はＣＢＣ（Ｃｉｐｈｅｒ Ｂｌｏｃ
ｋ Ｃｈａｉｎｉｎｇ）暗号化モードを示す図である。
同図（Ａ）に示す如く各アンドゲート２２，２３がゲー
トされ、各セレクタ２８，２９，３０，３２，３３，３
５からの出力が出力される（セレクタ３０が入力１を出
力し、セレクタ３２の出力がオフ、他のセレクタ出力は
ドントケア（”Ｘ”))と、データの流れは同図（Ｂ）に
太線で示す通りに制御される。

【００３９】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、入力レジスタ２１でラッチ
された１ブロック目のデータは、アンドゲート２２を通
った後入力側エクスクルーシブオア回路２４に入力され
る。入力側エクスクルーシブオア回路２４のもう一方の
入力には、ＩＶレジスタ３１に設定されたＩＶデータが
入力され、このＩＶデータと入力データの排他的論理和
をとったデータがＤＥＳアルゴリズム回路２５で暗号化
される。

【００４０】暗号化された出力データは、１ブロック目
の暗号化データとして出力側エクスクルーシブオア回路
２６を通り出力レジスタ２７でラッチされると共に、セ
レクタ３０の入力１に入力されてセレクタ３０より出力
され、ＩＶレジスタに設定される。２ブロック目の入力
データは、ＩＶレジスタ３１に設定された１ブロック目
の暗号化データと入力側エクスクルーシブオア回路２４
で排他的論理和をとり暗号化される。２ブロック目以降
のデータは以上の操作の繰り返しとなる。

【００４１】図１３はＣＢＣ復号化モードを示す図であ
る。同図（Ａ）に示す如く各アンドゲート２２，２３が
ゲートされ、各セレクタ２８，２９，３０，３２，３
３，３５からの出力が出力される（セレクタ３０が入力
２を出力し、セレクタ３２が入力０を出力し、他のセレ
クタ出力はドントケア（”Ｘ”))と、データの流れは同
図（Ｂ）に太線で示す通りに制御される。

【００４２】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、入力レジスタ２１でラッチ
された１ブロック目のデータは、アンドゲート２２を通
った後入力側エクスクルーシブオア回路２４を通りＤＥ
Ｓアルゴリズム回路２５に入力されると共に、セレクタ
３０の入力２に入力される。ＤＥＳアルゴリズム回路２
５で復号化されたデータは、ＩＶレジスタ３１に設定さ
れたＩＶデータと出力側エクスクルーシブオア回路２６
で排他的論理和をとり、出力レジスタ２７でラッチされ
る。

【００４３】この時点で、１ブロック目の入力データは
セレクタ３０からＩＶレジスタ３１に設定される。２ブ
ロック目以降の入力データの復号化は、ＤＥＳアルゴリ
ズム回路２５で復号化された後に１ブロック前の入力デ
ータとの排他的論理和をとり復号化データとなる。

【００４４】図１４は１ビットＣＦＢ（Ｃｉｐｈｅｒ
Ｆｅｅｄ Ｂａｃｋ）暗号化モードを示す図である。同
図（Ａ）に示す如く各アンドゲート２２，２３がゲート
され、各セレクタ２８，２９，３０，３２，３３，３５
からの出力が出力される（セレクタ３０が入力４を出力
し、セレクタ３３が入力０を出力し、セレクタ３５が入
力１を出力し、他のセレクタ出力はドントケア（”
Ｘ”))と、データの流れは同図（Ｂ）に太線で示す通り
に制御される。

【００４５】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。暗号化されたデータの上位１ビットはセレ
クタ３５の入力０に入力されると共に、入力端子４１よ
りシリアルで入力された入力データ１ビットとエクスク
ルーシブオア回路３６で排他的論理和をとり、暗号化デ
ータとして出力端子４２より出力される。

【００４６】２ブロック目のＩＶデータは、１ブロック
目のＩＶデータの下位６３ビットが上位６３ビットとな
り、最下位ビットはセレクタ３３を通った１回目の暗号
化データとなってセレクタ３０の入力４に入力され、こ
のセレクタ３０の出力が２ブロック目のＩＶデータとし
てＩＶレジスタ３１に設定される。２回目以降は以上の
繰り返しとなる。

【００４７】図１５は１ビットＣＦＢ復号化モードを示
す図である。同図（Ａ）に示す如く各アンドゲート２
２，２３がゲートされ、各セレクタ２８，２９，３０，
３２，３３，３５からの出力が出力される（セレクタ３
０が入力４を出力し、セレクタ３３が入力０を出力し、
セレクタ３５が入力０を出力し、他のセレクタ出力はド
ントケア（”Ｘ”))と、データの流れは同図（Ｂ）に太
線で示す通りに制御される。

【００４８】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。暗号化されたデータの上位１ビットはセレ
クタ３５の入力０に入力されると共に、入力端子４１よ
りシリアルで入力された入力データ１ビットとエクスク
ルーシブオア回路３６で排他的論理和をとり、暗号化デ
ータとして出力端子４２より出力される。

【００４９】２ブロック目のＩＶデータは、１ブロック
目のＩＶデータの下位６３ビットが上位６３ビットとな
り、最下位ビットはセレクタ３３を通った１回目の入力
データとなってセレクタ３０の入力４に入力され、この
セレクタ３０の出力が２ブロック目のＩＶデータとして
ＩＶレジスタ３１に設定される。２回目以降は以上の繰
り返しとなる。

【００５０】図１６は８ビットＣＦＢ暗号化モードを示
す図である。同図（Ａ）に示す如く各アンドゲート２
２，２３がゲートされ、各セレクタ２８，２９，３０，
３２，３３，３５からの出力が出力される（セレクタ３
０が入力０を出力し、セレクタ３２が入力１を出力し、
セレクタ２９が入力１を出力し、セレクタ２８が入力０
を出力し、他のセレクタ出力はドントケア（”Ｘ”))
と、データの流れは同図（Ｂ）に太線で示す通りに制御
される。

【００５１】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。そして、入力レジスタ２１でラッチされて
セレクタ３２を通った１ブロック目の入力データと出力
側エクスクルーシブオア回路２６で排他的論理和をと
り、１ブロック目の暗号化データとして出力レジスタ２
７でラッチされる。

【００５２】同時に、暗号化データの上位１６ビットは
セレクタ２８の入力０に入力されてセレクタ２８より出
力される。この出力の上位８ビットが２ブロック目のＩ
Ｖデータの下位８ビットに、また、１ブロック目のＩＶ
データの下位５６ビットが２ブロック目のＩＶデータの
上位５６ビットとなってセレクタ２９の入力１に入力さ
れてセレクタ２９より出力される。セレクタ２９からの
出力データはセレクタ３０の入力０に入力され、セレク
タ３０より出力される。セレクタ３０からの出力データ
はＩＶレジスタ３１に２ブロック目のＩＶデータとして
設定される。２回目以降は以上の繰り返しとなる。

【００５３】図１７は８ビットＣＦＢ復号化モードを示
す図である。同図（Ａ）に示す如く各アンドゲート２
２，２３がゲートされ、各セレクタ２８，２９，３０，
３２，３３，３５からの出力が出力される（セレクタ３
０が入力０を出力し、セレクタ３２が入力１を出力し、
セレクタ２９が入力１を出力し、セレクタ２８が入力１
を出力し、他のセレクタ出力はドントケア（”Ｘ”))
と、データの流れは同図（Ｂ）に太線で示す通りに制御
される。

【００５４】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で復
号化される。そして、入力レジスタ２１でラッチされて
セレクタ３２を通った１ブロック目の入力データと出力
側エクスクルーシブオア回路２６で排他的論理和をと
り、１ブロック目の復号化データとして出力レジスタ２
７でラッチされる。

【００５５】同時に、１ブロック目の入力データの上位
１６ビットはセレクタ２８の入力１に入力されてセレク
タ２８より出力される。この出力の上位８ビットが２ブ
ロック目のＩＶデータの下位８ビットに、また、１ブロ
ック目のＩＶデータの下位５６ビットが２ブロック目の
ＩＶデータの上位５６ビットとなってセレクタ２９の入
力１に入力されてセレクタ２９より出力される。セレク
タ２９からの出力データはセレクタ３０の入力０に入力
され、セレクタ３０より出力される。セレクタ３０から
の出力データはＩＶレジスタ３１に２ブロック目のＩＶ
データとして設定される。２回目以降は以上の繰り返し
となる。

【００５６】図１８は１６ビットＣＦＢ暗号化モードを
示す図である。同図（Ａ）に示す如く各アンドゲート２
２，２３がゲートされ、各セレクタ２８，２９，３０，
３２，３３，３５からの出力が出力される（セレクタ３
０が入力０を出力し、セレクタ３２が入力１を出力し、
セレクタ２９が入力０を出力し、セレクタ２８が入力０
を出力し、他のセレクタ出力はドントケア（”Ｘ”))
と、データの流れは同図（Ｂ）に太線で示す通りに制御
される。

【００５７】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。そして、入力レジスタ２１でラッチされて
セレクタ３２を通った１ブロック目の入力データと出力
側エクスクルーシブオア回路２６で排他的論理和をと
り、１ブロック目の暗号化データとして出力レジスタ２
７でラッチされる。

【００５８】同時に、暗号化データの上位１６ビットは
セレクタ２８の入力０に入力されてセレクタ２８より出
力される。この出力の上位１６ビットが２ブロック目の
ＩＶデータの下位１６ビットに、また、１ブロック目の
ＩＶデータの下位４８ビットが２ブロック目のＩＶデー
タの上位４８ビットとなってセレクタ２９の入力０に入
力されてセレクタ２９より出力される。セレクタ２９か
らの出力データはセレクタ３０の入力０に入力され、セ
レクタ３０より出力される。セレクタ３０からの出力デ
ータはＩＶレジスタ３１に２ブロック目のＩＶデータと
して設定される。２回目以降は以上の繰り返しとなる。

【００５９】図１９は１６ビットＣＦＢ復号化モードを
示す図である。同図（Ａ）に示す如く各アンドゲート２
２，２３がゲートされ、各セレクタ２８，２９，３０，
３２，３３，３５からの出力が出力される（セレクタ３
０が入力０を出力し、セレクタ３２が入力１を出力し、
セレクタ２９が入力０を出力し、セレクタ２８が入力１
を出力し、他のセレクタ出力はドントケア（”Ｘ”))
と、データの流れは同図（Ｂ）に太線で示す通りに制御
される。

【００６０】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で復
号化される。そして、入力レジスタ２１でラッチされて
セレクタ３２を通った１ブロック目の入力データと出力
側エクスクルーシブオア回路２６で排他的論理和をと
り、１ブロック目の復号化データとして出力レジスタ２
７でラッチされる。

【００６１】同時に、１ブロック目の入力データの上位
１６ビットはセレクタ２８の入力１に入力されてセレク
タ２８より出力される。この出力の上位１６ビットが２
ブロック目のＩＶデータの下位１６ビットに、また、１
ブロック目のＩＶデータの下位４８ビットが２ブロック
目のＩＶデータの上位４８ビットとなってセレクタ２９
の入力０に入力されてセレクタ２９より出力される。セ
レクタ２９からの出力データはセレクタ３０の入力０に
入力され、セレクタ３０より出力される。セレクタ３０
からの出力データはＩＶレジスタ３１に２ブロック目の
ＩＶデータとして設定される。２回目以降は以上の繰り
返しとなる。

【００６２】図２０は１ビットＯＦＢ（Ｏｕｔｐｕｔ
Ｆｅｅｄ Ｂａｃｋ）モードを示す図である。同図
（Ａ）に示す如く各アンドゲート２２，２３がゲートさ
れ、各セレクタ２８，２９，３０，３２，３３，３５か
らの出力が出力される（セレクタ３０が入力３を出力
し、セレクタ３５が入力０を出力し、他のセレクタ出力
はドントケア（”Ｘ”))と、データの流れは暗号化、復
号化共に同図（Ｂ）に太線で示す通りに制御される。

【００６３】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。暗号化データの上位１ビットはセレクタ３
５の入力０に入力されてセレクタ３５より出力され、エ
クスクルーシブオア回路３６の一方の入力に入力され
る。そして、シリアル入力端子４１からエクスクルーシ
ブオア回路３６のもう一方の入力に入力される入力デー
タ１ビットとエクスクルーシブオア回路３６で排他的論
理和をとり、暗号化（復号化）データとしてシリアル出
力端子４２より出力される。

【００６４】２ブロック目のＩＶデータは、１ブロック
目のＩＶデータの下位６３ビットが上位６３ビットとな
り、最下位ビットはＤＥＳアルゴリズム回路２５の出力
データの最上位ビットとなり、セレクタ３０の入力３に
入力されてセレクタ３０より出力される。そして、セレ
クタ３０からの出力が２ブロック目のＩＶデータとして
ＩＶレジスタ３１に設定される。２回目以降は以上の繰
り返しとなる。

【００６５】図２１は６４ビットＯＦＢモード シリア
ルインタフェースを示す図である。同図（Ａ）に示す如
く各アンドゲート２２，２３がゲートされ、各セレクタ
２８，２９，３０，３２，３３，３５からの出力が出力
される（セレクタ３０が入力１を出力し、セレクタ３５
が入力１を出力し、他のセレクタ出力はドントケア（”
Ｘ”))と、データの流れは暗号化、復号化共に同図
（Ｂ）に太線で示す通りに制御される。

【００６６】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。暗号化データ６４ビットはパラレル・シリ
アル変換回路３４でシリアルデータに変換された後、セ
レクタ３５の入力１に入力されてセレクタ３５より出力
される。

【００６７】そして、セレクタ３５からの出力データと
シリアル入力端子４１から入力された６４ビットのデー
タを、エクスクルーシブオア回路３６で１ビットずつ排
他的論理和をとり、シリアルで６４ビット単位で暗号化
（復号化）データとしてシリアル出力端子４２より出力
する。

【００６８】また、ＤＥＳアルゴリズム回路２５からの
出力データはセレクタ３０の入力１に入力されてセレク
タ３０より出力され、セレクタ３０からの出力データは
２ブロック目のＩＶデータとしてＩＶレジスタ３１に設
定される。２回目以降は以上の繰り返しとなる。

【００６９】図２２は６４ビットＯＦＢモード パラレ
ルインタフェースを示す図である。同図（Ａ）に示す如
く各アンドゲート２２，２３がゲートされ、各セレクタ
２８，２９，３０，３２，３３，３５からの出力が出力
される（セレクタ３０が入力１を出力し、セレクタ３２
が入力１を出力し、他のセレクタ出力はドントケア（”
Ｘ”))と、データの流れは暗号化、復号化共に同図
（Ｂ）に太線で示す通りに制御される。

【００７０】すなわち、ＩＶレジスタ３１にＩＶデータ
を設定（第１１図参照）し、１ブロック目のＩＶデータ
はアンドゲート２３を通った後入力側エクスクルーシブ
オア回路２４を通り、ＤＥＳアルゴリズム回路２５で暗
号化される。ＤＥＳアルゴリズム回路２５からの出力暗
号化データは、入力レジスタ２１でラッチされセレクタ
３２より選択出力された１ブロック目の入力データと出
力側エクスクルーシブオア回路２６で排他的論理和をと
り、暗号化（復号化）データとして出力レジスタにより
ラッチされる。

【００７１】また、ＤＥＳアルゴリズム回路２５からの
出力データはセレクタ３０の入力１に入力されてセレク
タ３０より出力され、セレクタ３０からの出力データは
２ブロック目のＩＶデータとしてＩＶレジスタ３１に設
定される。２回目以降は以上の繰り返しとなる。

【００７２】このように本実施例によれば、各々のＤＥ
Ｓ操作モードで共通する機能を共用化することにより、
従来回路では６４ビット×５＝３２０個必要であったエ
クスクルーシブオア回路を、６４ビット×２＝１２８個
で暗号演算回路を構成することができる。また、６４ビ
ットのシフトレジスタが５個必要であったものが６４ビ
ットのレジスタ１個でよく、６４ビットの５入力セレク
タが２個必要であったものが１乃至数個のセレクタで回
路を構成可能となった。

【００７３】したがって、従来回路と同等の機能を持た
せてＬＳＩ化することを考慮した場合、回路規模を大幅
に削減して小型化することが可能である。また、データ
のフィードバック時の遅延時間が、フィードバック量に
かかわらず１クロックとなることにより、データのフィ
ードバックが必要なＣＢＣモード、ＣＦＢモード、ＯＦ
Ｂモードでは、フィードバック量にかかわらず暗号処理
時間を短縮することができる。

【００７４】

【発明の効果】上述の如く本発明によれば、第１のゲー
ト信号Ｇ１及び第２のゲート信号Ｇ２及び第３のゲート
信号Ｇ３に応じて第１のゲート手段２及び第２のゲート
手段４及び第３のゲート手段７からの出力データがゲー
トされ、且つ、第１のセレクタと第２のセレクタの出力
データが選択されることでデータの流れが制御され、Ｅ
ＣＢモード、ＣＢＣモード、ＣＦＢモード、及びＯＦＢ
モードの各モードで回路が共用化されて動作するため、
回路規模を従来よりも大幅に縮小することできて、ＬＳ
Ｉ化すれば小型のＬＳＩが得られる特長がある。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】ＥＣＢモードの暗号化及び復号化処理を示す図
である。

【図３】ＣＢＣモードの暗号化処理を示す図である。

【図４】ＣＢＣモードの復号化処理を示す図である。

【図５】ｋビットＣＦＢモードの暗号化処理を示す図で
ある。

【図６】ｋビットＣＦＢモードの復号化処理を示す図で
ある。

【図７】ＯＦＢモードの暗号化及び復号化処理を示す図
である。

【図８】本発明の一実施例の構成図である。

【図９】入出力モードと操作モードの関係を示す図であ
る。

【図１０】ＥＣＢモードを示す図である。

【図１１】ＩＶ設定を示す図である。

【図１２】ＣＢＣ暗号化モードを示す図である。

【図１３】ＣＢＣ復号化モードを示す図である。

【図１４】１ビットＣＦＢ暗号化モードを示す図であ
る。

【図１５】１ビットＣＦＢ復号化モードを示す図であ
る。

【図１６】８ビットＣＦＢ暗号化モードを示す図であ
る。

【図１７】８ビットＣＦＢ復号化モードを示す図であ
る。

【図１８】１６ビットＣＦＢ暗号化モードを示す図であ
る。

【図１９】１６ビットＣＦＢ復号化モードを示す図であ
る。

【図２０】１ビットＯＦＢモードを示す図である。

【図２１】６４ビットＯＦＢモード シリアルインタフ
ェースを示す図である。

【図２２】６４ビットＯＦＢモード パラレルインタフ
ェースを示す図である。

【図２３】従来の暗号演算回路の一例を示す図である。

【図２４】ＣＢＣ暗号化回路を示す図である。

【図２５】ＣＢＣ復号化回路を示す図である。

【図２６】ＣＦＢ暗号化回路を示す図である。

【図２７】ＣＦＢ復号化回路を示す図である。

【図２８】ＯＦＢ暗号化・復号化回路を示す図である。

【符号の説明】

１，２１ 入力レジスタ ８，２７ 出力レジスタ ２２，２３，３７ アンドゲート ２４ 入力側エクスクルーシブオア回路 ２５ ＤＥＳアルゴリズム回路 ２６ 出力側エクスクルーシブオア回路 ２８，２９，３０，３２ セレクタ ３１ ＩＶレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 裕輝 宮城県仙台市青葉区１番町一丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 小林 克己 宮城県仙台市青葉区１番町一丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 藤本 俊文 宮城県仙台市青葉区１番町一丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力データが格納される入力レジスタ
   （１）と、 該入力レジスタ（１）からのデータを第１のゲート信号
   （Ｇ１）に応じてゲートして出力する第１のゲート手段
   （２）と、 一方の入力に該第１のゲート手段（２）からの出力デー
   タを供給される第１のエクスクルーシブオア回路（３）
   と、 該第１のエクスクルーシブオア回路（３）の他方の入力
   に出力を接続されており、入力される第１のデータを第
   ２のゲート信号（Ｇ２）に応じてゲートして出力する第
   ２のゲート手段（４）と、 該第１のエクスクルーシブオア回路（３）からの出力デ
   ータを暗号処理する暗号処理手段（５）と、 一方の入力に該暗号処理手段（５）からの出力データを
   供給される第２のエクスクルーシブオア回路（６）と、 該第２のエクスクルーシブオア回路（６）の他方の入力
   に出力を接続されており、入力される第２のデータを第
   ３のゲート信号（Ｇ３）に応じてゲートして出力する第
   ３のゲート手段（７）と、 該第２のエクスクルーシブオア回路（６）からの出力デ
   ータを格納する出力レジスタ（８）と、 前記入力レジスタ（１）からのデータと、前記暗号処理
   手段（５）からのデータと、前記第２のエクスクルーシ
   ブオア回路（６）からのデータと、前記第１のデータの
   いずれかを選択出力する第１のセレクタ（９）と、 該第１のセレクタ（９）からの出力データを一時的に格
   納し、前記第１のデータとして出力する格納手段（１
   ０）と、 該格納手段（１０）からのデータと、前記入力レジスタ
   （１）からのデータのいずれかを前記第２のデータとし
   て選択出力する第２のセレクタ（１１）とを具備したこ
   とを特徴とする暗号演算回路。
2. 【請求項２】 前記格納手段（３１）からのパラレル出
   力データをシリアルデータに変換するパラレル・シリア
   ル変換回路（３４）と、 前記暗号処理手段（２５）からの出力データと、該パラ
   レル・シリアル変換回路（３４）からの出力データのい
   ずれかを選択出力する第３のセレクタ（３５）と、 該第３のセレクタ（３５）からの出力データと、ブロッ
   ク暗号を入力される入力手段（４１）からの入力データ
   とを入力される第３のエクスクルーシブオア回路（３
   ６）と、 該第３のエクスクルーシブオア回路（３６）からの出力
   データと、該入力手段（４１）からの入力データのいず
   れかを選択出力して前記第１のセレクタ（３０）に供給
   する第４のセレクタ（３３）とを更に具備してなること
   を特徴とする請求項１記載の暗号演算回路。