JPH07248837A - Reference voltage generating circuit - Google Patents
Reference voltage generating circuitInfo
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- JPH07248837A JPH07248837A JP4131294A JP4131294A JPH07248837A JP H07248837 A JPH07248837 A JP H07248837A JP 4131294 A JP4131294 A JP 4131294A JP 4131294 A JP4131294 A JP 4131294A JP H07248837 A JPH07248837 A JP H07248837A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特に、素子の特性のばらつき、電源電圧の変動、温
度変動に対して安定な一定電圧を供給する基準電圧発生
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generating circuit, and more particularly to a reference voltage generating circuit which supplies a stable constant voltage against variations in characteristics of elements, fluctuations in power supply voltage and temperature fluctuations.
【０００２】[0002]
【従来の技術】従来、集積回路内で基準電圧を発生する
には、接地電位と電源電圧とを抵抗で分割する方法、ま
たは抵抗の代わりにｎチャネルＭＯＳトランジスタ（ｎ
ＭＯＳトランジスタ）とｐチャネルＭＯＳトランジスタ
（ｐＭＯＳトランジスタ）との直列回路により電圧を分
割する方法等が用いられていた。2. Description of the Related Art Conventionally, in order to generate a reference voltage in an integrated circuit, a method of dividing a ground potential and a power supply voltage with resistors, or an n-channel MOS transistor (n
A method of dividing a voltage by a series circuit of a MOS transistor) and a p-channel MOS transistor (pMOS transistor) has been used.
【０００３】[0003]
【発明が解決しようとする課題】上記従来例による基準
電圧発生回路では、回路に使用されている抵抗の値また
はＭＯＳトランジスタの特性のばらつき等により出力電
圧が設計値からずれる。また、電源電圧の変動、温度変
化等によっても出力電圧が大きく影響される。In the reference voltage generating circuit according to the conventional example described above, the output voltage deviates from the design value due to variations in the values of resistors used in the circuit or variations in the characteristics of MOS transistors. Further, the output voltage is greatly affected by fluctuations in the power supply voltage, temperature changes, and the like.
【０００４】本発明の目的は、素子特性のばらつき、電
源電圧の変動または温度変化によって出力電圧が影響さ
れにくい基準電圧発生回路を提供することである。An object of the present invention is to provide a reference voltage generating circuit in which the output voltage is less likely to be affected by variations in element characteristics, fluctuations in power supply voltage or temperature changes.
【０００５】[0005]
【課題を解決するための手段】本発明の基準電圧発生回
路は、電流値を制御するための制御信号が入力される第
１の電流源を有し、入力信号が与えられて電流値を変化
させる電流スイッチを含む２つの電流分岐回路が並列に
接続された回路であって前記第１の電流源に直列に接続
された電流スイッチ回路を含む増幅器と、前記増幅器の
出力信号を基に、前記第１の電流源の制御信号を発生す
る第１の帰還回路とを含む。A reference voltage generating circuit of the present invention has a first current source to which a control signal for controlling a current value is input, and the current value is changed by receiving an input signal. A current switch circuit including two current branch circuits connected in parallel, the current switch circuit including a current switch circuit connected in series to the first current source; and the amplifier based on an output signal of the amplifier. A first feedback circuit for generating a control signal for the first current source.
【０００６】さらに、電流値を制御するための制御信号
が入力される第２の電流源を含み、前記増幅器の一方の
電流スイッチの入力信号を形成する入力信号形成回路
と、前記増幅器の出力信号を基に、前記第２の電流源の
制御信号を発生する第２の帰還回路とを含んでもよい。Furthermore, an input signal forming circuit including a second current source to which a control signal for controlling a current value is inputted, which forms an input signal of one current switch of the amplifier, and an output signal of the amplifier. And a second feedback circuit that generates a control signal for the second current source based on the above.
【０００７】[0007]
【作用】増幅器の入力信号が変動し、電流スイッチ回路
を流れる電流が変化すると、出力信号が変動する。この
出力信号の変動分を電流スイッチ回路の電流を発生する
ための電流源にフィードバックすることにより、電流ス
イッチ回路を流れる電流の変動を抑制することができ
る。電流の変動が抑制されると、増幅器の出力信号の変
動も抑制され、入力信号の変動に対して安定な基準電圧
を得ることができる。When the input signal of the amplifier fluctuates and the current flowing through the current switch circuit changes, the output signal fluctuates. By feeding back the fluctuation of the output signal to the current source for generating the current of the current switch circuit, the fluctuation of the current flowing through the current switch circuit can be suppressed. When the fluctuation of the current is suppressed, the fluctuation of the output signal of the amplifier is also suppressed, and a stable reference voltage can be obtained with respect to the fluctuation of the input signal.
【０００８】また、回路の素子特性のばらつきまたは温
度変化等により、回路内の各部の電圧が設計値からずれ
ると、増幅器の出力電圧も設計値からずれる。この出力
電圧の設計値からのずれを電流源にフィードバックする
ことにより、設計値からのずれを抑制することができ
る。従って、素子特性のばらつきまたは温度変化等に対
して安定な基準電圧を得ることができる。Further, when the voltage of each part in the circuit deviates from the designed value due to variations in element characteristics of the circuit or temperature change, the output voltage of the amplifier also deviates from the designed value. By feeding back the deviation of the output voltage from the design value to the current source, the deviation from the design value can be suppressed. Therefore, it is possible to obtain a stable reference voltage against variations in element characteristics or temperature changes.
【０００９】増幅器の一方の入力信号を、電流値を制御
可能な電流源を含む回路により発生することにより、出
力信号を入力側にフィードバックすることができる。こ
れにより、入力信号の変動に対して出力信号の変動をさ
らに抑制することが可能になる。The output signal can be fed back to the input side by generating one input signal of the amplifier by a circuit including a current source whose current value can be controlled. This makes it possible to further suppress the fluctuation of the output signal with respect to the fluctuation of the input signal.
【００１０】[0010]
【実施例】図１を参照して本発明の第１の実施例につい
て説明する。図１（Ａ）は、第１の実施例による基準電
圧発生回路の回路図を示す。オペアンプＯＰ１は、電流
スイッチを含む回路であり、オペアンプＯＰ１内の電流
スイッチには電流源ＣＳ１から一定の電流が供給されて
いる。オペアンプＯＰ１の非反転入力端子Ａ及び反転入
力端子Ｂには、所定の電圧が供給されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIG. FIG. 1A shows a circuit diagram of a reference voltage generating circuit according to the first embodiment. The operational amplifier OP1 is a circuit including a current switch, and a constant current is supplied to the current switch in the operational amplifier OP1 from the current source CS1. A predetermined voltage is supplied to the non-inverting input terminal A and the inverting input terminal B of the operational amplifier OP1.
【００１１】オペアンプＯＰ１は、出力電圧ＶOUT を形
成出力する。出力電圧ＶOUT は帰還回路ＢＣ１を介して
電流源ＣＳ１に与えられている。電流源ＣＳ１の電流は
出力電圧ＶOUT により制御される。帰還回路ＢＣ１は、
例えばインバータまたはレベルシフト回路等である。The operational amplifier OP1 forms and outputs the output voltage V OUT . The output voltage V OUT is given to the current source CS1 via the feedback circuit BC1. The current of the current source CS1 is controlled by the output voltage V OUT . The feedback circuit BC1 is
For example, it is an inverter or a level shift circuit.
【００１２】なお、通常の回路図では、オペアンプ内の
電流源はオペアンプに含めて記載するが、本明細書にお
いては、オペアンプ内の電流源を制御する方法を明示す
るためオペアンプ外に記載している。In a normal circuit diagram, the current source in the operational amplifier is included in the operational amplifier, but in this specification, it is described outside the operational amplifier in order to clearly show the method of controlling the current source in the operational amplifier. There is.
【００１３】図１（Ｂ）は、図１（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。負荷用
ｐＭＯＳトランジスタＭＰ１と電流スイッチ用ｎＭＯＳ
トランジスタＭＮ１との直列回路、及び負荷用ｐＭＯＳ
トランジスタＭＰ２と電流スイッチ用ｎＭＯＳトランジ
スタＭＮ２との直列回路が並列接続され、電流スイッチ
回路を構成している。FIG. 1B shows an example in which the reference voltage generating circuit of FIG. 1A is composed of MOS transistors. Load pMOS transistor MP1 and current switch nMOS
Series circuit with transistor MN1 and load pMOS
A series circuit of the transistor MP2 and the current switching nMOS transistor MN2 is connected in parallel to form a current switching circuit.
【００１４】電流スイッチ回路のｐＭＯＳトランジスタ
ＭＰ１、ＭＰ２側端子は電源電圧Ｖ DDに接続されてい
る。また、他方のｎＭＯＳトランジスタＭＮ１、ＭＮ２
側端子は、電流源として働くｎＭＯＳトランジスタＭＮ
３を介して接地電位ＶSSに接続されている。PMOS transistor of current switch circuit
MP1 and MP2 side terminals have power supply voltage V DDConnected to
It In addition, the other nMOS transistors MN1 and MN2
The side terminal is an nMOS transistor MN that functions as a current source.
Ground potential V through 3SSIt is connected to the.
【００１５】ｐＭＯＳトランジスタＭＰ１、ＭＰ２のゲ
ート電極は、共にｐＭＯＳトランジスタＭＰ１とｎＭＯ
ＳトランジスタＭＮ１との相互接続点Ｐ１に接続されて
おり、カレントミラー回路を構成している。ｎＭＯＳト
ランジスタＭＮ１のゲート電極は反転入力端子Ｂとな
り、ｎＭＯＳトランジスタＭＮ２のゲート電極は非反転
入力端子Ａとなる。非反転入力端子Ａ及び反転入力端子
Ｂには、それぞれ所定の入力電圧ＶA 、ＶB が与えられ
ている。The gate electrodes of the pMOS transistors MP1 and MP2 are both pMOS transistors MP1 and nMO.
It is connected to an interconnection point P1 with the S transistor MN1 and constitutes a current mirror circuit. The gate electrode of the nMOS transistor MN1 becomes the inverting input terminal B, and the gate electrode of the nMOS transistor MN2 becomes the non-inverting input terminal A. The non-inverting input terminal A and the inverting input terminal B, and each predetermined input voltage V A, is V B given.
【００１６】ｐＭＯＳトランジスタＭＰ３とｎＭＯＳト
ランジスタＭＮ４との直列回路のｐＭＯＳトランジスタ
ＭＰ３側端子が電源電圧ＶDDに、ｎＭＯＳトランジスタ
ＭＮ４側端子が接地電位ＶSSに接続されている。ｐＭＯ
ＳトランジスタＭＰ３のゲート電極は、ｐＭＯＳトラン
ジスタＭＰ２とｎＭＯＳトランジスタＭＮ２との相互接
続点Ｐ２に接続されている。The pMOS transistor MP3 side terminal of the series circuit of the pMOS transistor MP3 and the nMOS transistor MN4 is connected to the power supply voltage V DD , and the nMOS transistor MN4 side terminal is connected to the ground potential V SS . pMO
The gate electrode of the S transistor MP3 is connected to the interconnection point P2 of the pMOS transistor MP2 and the nMOS transistor MN2.
【００１７】ｎＭＯＳトランジスタＭＮ４のゲート電極
は、ｐＭＯＳトランジスタＭＰ３とｎＭＯＳトランジス
タＭＮ４との相互接続点Ｐ３に接続されており、ｐＭＯ
ＳトランジスタＭＰ３の負荷として働く。相互接続点Ｐ
３は出力電圧ＶOUT を形成出力する。出力電圧Ｖ
OUT は、ｎＭＯＳトランジスタＭＮ３のゲート電極に与
えられており、電流スイッチ回路の電流源にフィードバ
ックされている。The gate electrode of the nMOS transistor MN4 is connected to the interconnection point P3 of the pMOS transistor MP3 and the nMOS transistor MN4, and pMO
It works as a load of the S transistor MP3. Interconnection point P
3 forms and outputs the output voltage V OUT . Output voltage V
OUT is given to the gate electrode of the nMOS transistor MN3 and fed back to the current source of the current switch circuit.
【００１８】ｐＭＯＳトランジスタＭＰ１、ＭＰ２、Ｍ
Ｐ３のチャネル領域は電源電圧ＶDDに接続され、ｎＭＯ
ＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のチャ
ネル領域は接地電位ＶSSに接続されている。PMOS transistors MP1, MP2, M
The channel region of P3 is connected to the power supply voltage V DD , and nMO
The channel regions of the S transistors MN1, MN2, MN3, MN4 are connected to the ground potential V SS .
【００１９】次に、図１（Ｂ）に示す基準電圧発生回路
の動作について説明する。電源電圧ＶDDを５Ｖ、入力電
圧ＶA 、ＶB を３Ｖとし、出力電圧ＶOUT に１．５Ｖを
出力するように設計されているとする。入力電圧ＶA 、
ＶB にばらつきが生じ、入力電圧ＶB が入力電圧ＶA よ
りも若干高くなったとする。ｎＭＯＳトランジスタＭＮ
１には、ｎＭＯＳトランジスタＭＮ２よりも多くの電流
が流れる。このため、負荷のｐＭＯＳトランジスタＭＰ
１により多くの電流が流れ、相互接続点Ｐ１の電位が下
がる。Next, the operation of the reference voltage generating circuit shown in FIG. 1B will be described. It is assumed that the power supply voltage V DD is 5 V, the input voltages V A and V B are 3 V, and the output voltage V OUT is designed to output 1.5 V. Input voltage V A ,
It is assumed that V B varies and the input voltage V B becomes slightly higher than the input voltage V A. nMOS transistor MN
A larger amount of current flows through 1 than the nMOS transistor MN2. Therefore, the load pMOS transistor MP
1, more current flows, and the potential at the interconnection point P1 decreases.
【００２０】相互接続点Ｐ１の電位が下がると、ｐＭＯ
ＳトランジスタＭＰ２のゲート電極の電位も下がり、ｐ
ＭＯＳトランジスタＭＰ２のソース・ドレイン間電圧が
減少する。このため、相互接続点Ｐ２の電位が上昇す
る。When the potential at the interconnection point P1 drops, pMO
The potential of the gate electrode of the S-transistor MP2 also drops and p
The source-drain voltage of the MOS transistor MP2 decreases. Therefore, the potential of the interconnection point P2 rises.
【００２１】相互接続点Ｐ２に接続されているｐＭＯＳ
トランジスタＭＰ３のゲート電極の電位も上昇するた
め、ｐＭＯＳトランジスタＭＰ３のソース・ドレイン間
電圧が大きくなり、出力電圧ＶOUT が下がる。すると、
ｎＭＯＳトランジスタＭＮ３のゲート電位が下がり、ｎ
ＭＯＳトランジスタＭＮ３のドレイン電流が減少する。
従って、ｎＭＯＳトランジスタＭＮ１を流れる電流が減
少する。PMOS connected to interconnection point P2
Since the potential of the gate electrode of the transistor MP3 also rises, the source-drain voltage of the pMOS transistor MP3 increases and the output voltage V OUT drops. Then,
The gate potential of the nMOS transistor MN3 drops and n
The drain current of the MOS transistor MN3 decreases.
Therefore, the current flowing through the nMOS transistor MN1 decreases.
【００２２】すなわち、出力電圧ＶOUT をフィードバッ
クして電流源となるｎＭＯＳトランジスタＭＮ３の電流
を制御することにより、ｎＭＯＳトランジスタＭＮ１を
流れる電流の増加を抑制することができる。このように
して、入力電圧ＶB が上昇しても出力電圧ＶOUT の低下
分を抑制することができる。That is, the output voltage V OUT is fed back to control the current of the nMOS transistor MN3 serving as a current source, whereby the increase of the current flowing through the nMOS transistor MN1 can be suppressed. In this way, even if the input voltage V B rises, the decrease in the output voltage V OUT can be suppressed.
【００２３】次に、素子特性のばらつきによる影響につ
いて説明する。ｐＭＯＳトランジスタＭＰ３の閾値電圧
Ｖthが設計値よりも若干低くなったとする。ｐＭＯＳト
ランジスタＭＰ３のソース・ドレイン間電圧が減少し、
出力電圧ＶOUT が上昇する。出力電圧ＶOUT が上昇する
と、ｎＭＯＳトランジスタＭＮ３のゲート電位も上昇
し、ｎＭＯＳトランジスタＭＮ３のドレイン電流が増加
する。Next, the influence of variations in element characteristics will be described. It is assumed that the threshold voltage Vth of the pMOS transistor MP3 is slightly lower than the designed value. The source-drain voltage of the pMOS transistor MP3 decreases,
The output voltage V OUT rises. When the output voltage V OUT rises, the gate potential of the nMOS transistor MN3 also rises and the drain current of the nMOS transistor MN3 increases.
【００２４】このため、ｐＭＯＳトランジスタＭＰ１を
流れる電流も増加し、相互接続点Ｐ１の電位が低下す
る。相互接続点Ｐ１に接続されたｐＭＯＳトランジスタ
ＭＰ２のゲート電位も低下し、ｐＭＯＳトランジスタＭ
Ｐ２のソース・ドレイン間電圧が減少する。このため、
相互接続点Ｐ２の電位が上昇する。Therefore, the current flowing through the pMOS transistor MP1 also increases and the potential at the interconnection point P1 decreases. The gate potential of the pMOS transistor MP2 connected to the interconnection point P1 also drops, and the pMOS transistor M2
The source-drain voltage of P2 decreases. For this reason,
The potential at the interconnection point P2 rises.
【００２５】相互接続点Ｐ２に接続されたｐＭＯＳトラ
ンジスタＭＰ３のゲート電位も上昇し、ｐＭＯＳトラン
ジスタＭＰ３のソース・ドレイン間電圧が大きくなる。
従って、出力電圧ＶOUT が低下する。The gate potential of the pMOS transistor MP3 connected to the interconnection point P2 also rises, and the source-drain voltage of the pMOS transistor MP3 increases.
Therefore, the output voltage V OUT decreases.
【００２６】このように、出力電圧ＶOUT をフィードバ
ックして電流源となるｎＭＯＳトランジスタＭＮ３の電
流を制御することにより、出力電圧ＶOUT の上昇を抑制
することができる。As described above, the output voltage V OUT is fed back to control the current of the nMOS transistor MN3 serving as the current source, whereby the rise of the output voltage V OUT can be suppressed.
【００２７】また、温度変化によって、ＭＯＳトランジ
スタの閾値電圧が変動した場合にも、出力電圧ＶOUT を
電流源を流れる電流にフィードバックすることにより、
出力電圧ＶOUT の変動を抑制することができる。Further, even when the threshold voltage of the MOS transistor changes due to temperature change, the output voltage V OUT is fed back to the current flowing through the current source,
The fluctuation of the output voltage V OUT can be suppressed.
【００２８】上記実施例では、ＭＯＳトランジスタを使
用した場合について説明したが、バイポーラトランジス
タを使用しても同様の回路を構成することができる。図
２は、図１（Ａ）の基準電圧発生回路をバイポーラトラ
ンジスタを使用して構成した例を示す。図１（Ｂ）のｐ
ＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３の代わりに
ｐｎｐバイポーラトランジスタＢＮ１、ＢＮ２、ＢＮ３
が使用され、ｎＭＯＳトランジスタＭＮ１、ＭＮ２、Ｍ
Ｎ３の代わりにｎｐｎバイポーラトランジスタＢＰ１、
ＢＰ２、ＢＰ３が使用され、ｎＭＯＳトランジスタＭＮ
４の代わりにダイオードＤ１と抵抗Ｒ１０との直列回路
が使用されている。In the above embodiment, the case where the MOS transistor is used has been described, but the same circuit can be constructed by using the bipolar transistor. FIG. 2 shows an example in which the reference voltage generating circuit of FIG. 1A is constructed by using bipolar transistors. P in FIG. 1 (B)
Pnp bipolar transistors BN1, BN2, BN3 instead of the MOS transistors MP1, MP2, MP3
Are used for the nMOS transistors MN1, MN2, M
Npn bipolar transistor BP1, instead of N3,
BP2 and BP3 are used, and nMOS transistor MN
Instead of 4, a series circuit of a diode D1 and a resistor R10 is used.
【００２９】ダイオードＤ１を接続したのは、ｎｐｎト
ランジスタＢＰ３のベース・エミッタ間電圧と同等の電
位差を発生させるためである。また、抵抗値を定めるこ
とによって所望の電流値を得るために、ｎｐｎトランジ
スタＢＰ３に直列に抵抗Ｒ１１が接続されている。The diode D1 is connected in order to generate a potential difference equivalent to the base-emitter voltage of the npn transistor BP3. A resistor R11 is connected in series with the npn transistor BP3 in order to obtain a desired current value by determining the resistance value.
【００３０】例えばｎｐｎトランジスタＢＰ１のベース
電流が若干増加すれば、ｐｎｐトランジスタＢＮ１を流
れるコレクタ電流が増加し相互接続点Ｐ１の電位が低下
する。相互接続点Ｐ１に接続されているｐｎｐトランジ
スタＢＮ２のベース電位も下がり、ｐｎｐトランジスタ
ＢＮ２のコレクタ・エミッタ間電圧が減少する。このた
め、相互接続点Ｐ２の電位が上昇する。For example, if the base current of the npn transistor BP1 increases slightly, the collector current flowing through the pnp transistor BN1 increases and the potential at the interconnection point P1 decreases. The base potential of the pnp transistor BN2 connected to the interconnection point P1 also drops, and the collector-emitter voltage of the pnp transistor BN2 decreases. Therefore, the potential of the interconnection point P2 rises.
【００３１】相互接続点Ｐ２に接続されているｐｎｐト
ランジスタＢＮ３のベース電位も上昇しコレクタ電流が
減少する。すると、抵抗Ｒ１０による電圧降下が減少し
出力電圧ＶOUT が低下する。出力電圧ＶOUT が与えられ
ているｎｐｎトランジスタＢＰ３のベース電位も低下し
コレクタ電流が減少する。従って、ｐｎｐトランジスタ
ＢＮ１を流れる電流も減少する。The base potential of the pnp transistor BN3 connected to the interconnection point P2 also rises and the collector current decreases. Then, the voltage drop due to the resistor R10 decreases and the output voltage V OUT decreases. The base potential of the npn transistor BP3 to which the output voltage V OUT is applied is also lowered and the collector current is reduced. Therefore, the current flowing through the pnp transistor BN1 also decreases.
【００３２】このように、図１（Ｂ）の基準電圧発生回
路のＭＯＳトランジスタの代わりにバイポーラトランジ
スタを使用しても同様の効果を得ることができる。ま
た、ｎｐｎトランジスタＢＰ１、ＢＰ２、ＢＰ３のみを
バイポーラトランジスタで構成し、ｐｎｐトランジスタ
ＢＮ１、ＢＮ２、ＢＮ３の代わりにＭＯＳトランジスタ
を使用してたＢｉＣＭＯＳとしてもよい。バイポーラト
ランジスタは、ＭＯＳトランジスタに比べて素子特性の
ばらつきを小さくすることが容易であるため、特に素子
特性の均一性が必要とされる電流源及び電流スイッチ回
路の駆動用トランジスタにバイポーラトランジスタを使
用すると効果が大である。As described above, the same effect can be obtained by using the bipolar transistor instead of the MOS transistor of the reference voltage generating circuit of FIG. Alternatively, BiCMOS may be used in which only the npn transistors BP1, BP2, and BP3 are bipolar transistors, and MOS transistors are used instead of the pnp transistors BN1, BN2, and BN3. Since it is easier to reduce variations in element characteristics of a bipolar transistor than a MOS transistor, use of a bipolar transistor as a driving transistor of a current source and a current switch circuit that requires uniformity of element characteristics is particularly important. The effect is great.
【００３３】上記第１の実施例では、オペアンプＯＰ１
の電流源が、接地電位ＶSS側に設けられている場合につ
いて説明したが、電流源を電源電圧ＶDD側に設けてもよ
い。図３（Ａ）は、オペアンプＯＰ１の電流源を電源電
圧ＶDD側に設けた第１の実施例の変形例を示す。図１
（Ａ）に示す基準電圧発生回路とは、電流源ＣＳ１が電
源電圧ＶDD側に設けられている点が異なる。出力電圧Ｖ
OUT を帰還回路ＢＣ１を介して電流源ＣＳ１にフィード
バックする構成は図１（Ａ）に示す基準電圧発生回路と
同様である。In the first embodiment, the operational amplifier OP1 is used.
Although the current source has been described as being provided on the ground potential V SS side, the current source may be provided on the power supply voltage V DD side. FIG. 3A shows a modification of the first embodiment in which the current source of the operational amplifier OP1 is provided on the power supply voltage VDD side. Figure 1
The difference from the reference voltage generating circuit shown in FIG. 9A is that the current source CS1 is provided on the power supply voltage VDD side. Output voltage V
The configuration in which OUT is fed back to the current source CS1 via the feedback circuit BC1 is similar to that of the reference voltage generation circuit shown in FIG.
【００３４】図３（Ｂ）は、図３（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。図１
（Ｂ）の電流スイッチ回路の電流スイッチ用ｎＭＯＳト
ランジスタＭＮ１、ＭＮ２の代わりに、ｐＭＯＳトラン
ジスタＭＰ４、ＭＰ５を使用し、負荷用ｐＭＯＳトラン
ジスタＭＰ１、ＭＰ２の代わりに、ｎＭＯＳトランジス
タＭＮ６、ＭＮ７を使用している。FIG. 3B shows an example in which the reference voltage generating circuit of FIG. 3A is composed of MOS transistors. Figure 1
In the current switch circuit of (B), pMOS transistors MP4 and MP5 are used instead of the current switching nMOS transistors MN1 and MN2, and nMOS transistors MN6 and MN7 are used instead of the load pMOS transistors MP1 and MP2. .
【００３５】電流源としては、ｎＭＯＳトランジスタＭ
Ｎ３の代わりに、ｐＭＯＳトランジスタＭＰ６を使用し
ている。電流スイッチ回路のｎＭＯＳトランジスタＭＮ
６、ＭＮ７側端子が接地電位ＶSSに接続され、他方のｐ
ＭＯＳトランジスタＭＰ４、ＭＰ５側端子がｐＭＯＳト
ランジスタＭＰ６を介して電源電圧ＶDDに接続されてい
る。An nMOS transistor M is used as a current source.
A pMOS transistor MP6 is used instead of N3. NMOS transistor MN of current switch circuit
6, the MN7 side terminal is connected to the ground potential V SS , and the other p
The MOS transistor MP4 and MP5 side terminals are connected to the power supply voltage V DD through the pMOS transistor MP6.
【００３６】出力段の駆動用ｐＭＯＳトランジスタＭＰ
３の代わりにｎＭＯＳトランジスタＭＮ８を使用し、負
荷用ｎＭＯＳトランジスタＭＮ４の代わりにｐＭＯＳト
ランジスタＭＰ７を使用している。このように、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとを相互に置き
換えて回路を構成することにより、電流源が電源電圧Ｖ
DD側に接続された基準電圧発生回路を構成することがで
きる。Output-stage driving pMOS transistor MP
NMOS transistor MN8 is used in place of 3, and pMOS transistor MP7 is used in place of load nMOS transistor MN4. Thus, nMO
By replacing the S transistor and the pMOS transistor with each other to form a circuit, the current source is set to the power supply voltage V
A reference voltage generation circuit connected to the DD side can be configured.
【００３７】図３に示す第１の実施例の変形例によって
も、第１の実施例と同様の効果を得ることができる。次
に、図４を参照して第２の実施例について説明する。The same effect as in the first embodiment can be obtained by the modification of the first embodiment shown in FIG. Next, a second embodiment will be described with reference to FIG.
【００３８】図４（Ａ）は、第２の実施例による基準電
圧発生回路の回路図を示す。オペアンプＯＰ１、電流源
ＣＳ１、帰還回路ＢＣ１の構成は、図１（Ａ）の基準電
圧発生回路の構成と同様である。インピーダンスＺ１と
電流源ＣＳ２との直列回路が入力側に設けられ、インピ
ーダンスＺ１側端子が電源電圧ＶDDに、電流源ＣＳ２側
端子が接地電位ＶSSに接続されている。インピーダンス
Ｚ１と電流源ＣＳ２との相互接続点Ｐ４がオペアンプＯ
Ｐ１の非反転入力端子Ａに接続されており、オペアンプ
ＯＰ１の非反転入力端子Ａには、インピーダンスＺ１と
電流源ＣＳ２によって分圧された電圧が供給されてい
る。FIG. 4A shows a circuit diagram of a reference voltage generating circuit according to the second embodiment. The configurations of the operational amplifier OP1, the current source CS1, and the feedback circuit BC1 are the same as the configurations of the reference voltage generation circuit of FIG. A series circuit of the impedance Z1 and the current source CS2 is provided on the input side, the impedance Z1 side terminal is connected to the power supply voltage V DD , and the current source CS2 side terminal is connected to the ground potential V SS . An interconnection point P4 between the impedance Z1 and the current source CS2 is an operational amplifier O.
It is connected to the non-inverting input terminal A of P1, and the voltage divided by the impedance Z1 and the current source CS2 is supplied to the non-inverting input terminal A of the operational amplifier OP1.
【００３９】電流源ＣＳ２の制御端子には、帰還回路Ｂ
Ｃ１の出力が供給されており、出力電圧ＶOUT によって
電流源ＣＳ２の電流が制御される。図４（Ｂ）は、図４
（Ａ）の基準電圧発生回路をＭＯＳトランジスタを使用
して構成した例を示す。ｐＭＯＳトランジスタＭＰ１、
ＭＰ２、ｎＭＯＳトランジスタＭＮ１、ＭＮ２からなる
電流スイッチ回路、電流源として動作するｎＭＯＳトラ
ンジスタＭＮ３、出力段の駆動用ｐＭＯＳトランジスタ
ＭＰ３及び負荷用ｎＭＯＳトランジスタＭＮ４の構成
は、図１（Ｂ）の基準電圧発生回路の構成と同様であ
る。The feedback circuit B is connected to the control terminal of the current source CS2.
The output of C1 is supplied and the current of the current source CS2 is controlled by the output voltage V OUT . FIG. 4B is the same as FIG.
An example in which the reference voltage generating circuit of (A) is configured by using MOS transistors is shown. pMOS transistor MP1,
The configuration of the current switch circuit including the MP2, the nMOS transistors MN1 and MN2, the nMOS transistor MN3 that operates as a current source, the output-stage driving pMOS transistor MP3, and the load nMOS transistor MN4 is the reference voltage generating circuit of FIG. The configuration is the same.
【００４０】図４（Ａ）のインピーダンスＺ１は抵抗Ｒ
３で構成され、電流源ＣＳ２はｎＭＯＳトランジスタＭ
Ｎ５で構成されている。ｎＭＯＳトランジスタＭＮ５の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｎＭＯＳトランジスタ
ＭＮ２のゲート電極には、抵抗Ｒ３とｎＭＯＳトランジ
スタＭＮ５との相互接続点Ｐ４の電位が与えられてい
る。The impedance Z1 in FIG. 4A is the resistance R
3, the current source CS2 is an nMOS transistor M
It is composed of N5. The output voltage V OUT is applied to the gate electrode of the nMOS transistor MN5. The potential of the interconnection point P4 between the resistor R3 and the nMOS transistor MN5 is applied to the gate electrode of the nMOS transistor MN2 that serves as the non-inverting input terminal A of the operational amplifier.
【００４１】また、オペアンプの反転入力端子Ｂとなる
ｎＭＯＳトランジスタＭＮ１のゲート電極には、電源電
圧ＶDDを抵抗Ｒ１、Ｒ２で分圧して所定の電圧が与えら
れている。A predetermined voltage is applied to the gate electrode of the nMOS transistor MN1 which serves as the inverting input terminal B of the operational amplifier by dividing the power supply voltage V DD by the resistors R1 and R2.
【００４２】以下に、図４（Ｂ）の基準電圧発生回路の
動作について説明する。例えば、電源電圧ＶDDが５Ｖ、
入力電圧ＶA 、ＶB が３Ｖ、出力電圧ＶOUT が１．５Ｖ
になるように設計されている。抵抗Ｒ１、Ｒ２の抵抗値
のばらつきにより、入力電圧ＶB が入力電圧ＶA よりも
高くなったとする。図１（Ｂ）に示す第１の実施例で説
明したように、出力電圧ＶOUT が低下する。The operation of the reference voltage generating circuit of FIG. 4B will be described below. For example, the power supply voltage V DD is 5V,
Input voltage V A , V B is 3V, output voltage V OUT is 1.5V
Is designed to be. It is assumed that the input voltage V B becomes higher than the input voltage V A due to the variation in the resistance values of the resistors R1 and R2. As described in the first embodiment shown in FIG. 1B, the output voltage V OUT drops.
【００４３】出力電圧ＶOUT が低下するとｎＭＯＳトラ
ンジスタＭＮ５のゲート電位も低下し、ｎＭＯＳトラン
ジスタＭＮ５を流れる電流が減少する。抵抗Ｒ３を流れ
る電流も減少し、相互接続点Ｐ４の電位が上昇する。When the output voltage V OUT decreases, the gate potential of the nMOS transistor MN5 also decreases, and the current flowing through the nMOS transistor MN5 decreases. The current flowing through the resistor R3 also decreases and the potential at the interconnection point P4 rises.
【００４４】このように、入力電圧ＶB が設計値よりも
若干上昇すると、入力電圧ＶA も上昇するようにフィー
ドバック機能が働く。従って、出力電圧ＶOUT の低下を
抑制することができる。Thus, when the input voltage V B rises slightly above the design value, the feedback function works so that the input voltage V A also rises. Therefore, it is possible to suppress the decrease in the output voltage V OUT .
【００４５】上記第２の実施例では、出力電圧Ｖ
OUT を、オペアンプＯＰ１の入力電圧ＶAにフィードバ
ックする例について説明したが、オペアンプＯＰ１の反
転入力端子Ｂに与えられる入力電圧ＶB にフィードバッ
クしてもよい。この場合には、インピーダンスＺ１と電
流源ＣＳ２の相互接続点をオペアンプＯＰ１の反転入力
端子Ｂに接続すればよい。In the second embodiment, the output voltage V
Although the example in which OUT is fed back to the input voltage V A of the operational amplifier OP1 has been described, it may be fed back to the input voltage V B given to the inverting input terminal B of the operational amplifier OP1. In this case, the interconnection point between the impedance Z1 and the current source CS2 may be connected to the inverting input terminal B of the operational amplifier OP1.
【００４６】また、上記第２の実施例では、電流源が接
地電位ＶSS側に接続されている場合について説明した
が、電源電圧ＶDD側に接続してもよい。図５は、電流源
を電源電圧ＶDD側に接続した第２の実施例の変形例を示
す。In the second embodiment, the case where the current source is connected to the ground potential V SS side has been described, but it may be connected to the power supply voltage V DD side. FIG. 5 shows a modification of the second embodiment in which the current source is connected to the power supply voltage VDD side.
【００４７】図５（Ａ）に示すように、オペアンプＯＰ
１、電流源ＣＳ１及び帰還回路ＢＣ１で構成された回路
は、図３（Ａ）の基準電圧発生回路と同様の構成であ
る。また、図４（Ａ）と同様に、インピーダンスＺ１と
電流源ＣＳ２の直列回路の相互接続点Ｐ４がオペアンプ
ＯＰ１の非反転入力端子Ａに接続されている。図４
（Ａ）と異なるのは、電流源ＣＳ２側端子が電源電圧Ｖ
DDに接続され、インピーダンスＺ１側端子が接地電位Ｖ
SSに接続されている点である。As shown in FIG. 5A, the operational amplifier OP
The circuit configured by 1, the current source CS1 and the feedback circuit BC1 has the same configuration as the reference voltage generation circuit of FIG. Further, as in FIG. 4A, the interconnection point P4 of the series circuit of the impedance Z1 and the current source CS2 is connected to the non-inverting input terminal A of the operational amplifier OP1. Figure 4
The difference from (A) is that the current source CS2 side terminal has a power supply voltage V
Connected to DD , impedance Z1 side terminal is ground potential V
It is connected to SS .
【００４８】図５（Ｂ）は、図５（Ａ）の基準電圧発生
回路をＭＯＳトランジスタで構成した例を示す。電流ス
イッチ回路を構成するｐＭＯＳトランジスタＭＰ４、Ｍ
Ｐ５、ｎＭＯＳトランジスタＭＮ６、ＭＮ７、電流源と
して動作するｐＭＯＳトランジスタＭＰ６、出力段の直
列回路を構成するｐＭＯＳトランジスタＭＰ７、ｎＭＯ
ＳトランジスタＭＮ８は図３（Ｂ）に示す基準電圧発生
回路と同様の構成である。FIG. 5B shows an example in which the reference voltage generating circuit of FIG. 5A is composed of MOS transistors. PMOS transistors MP4 and M that form a current switch circuit
P5, nMOS transistors MN6 and MN7, pMOS transistor MP6 operating as a current source, pMOS transistors MP7 and nMO forming a series circuit of the output stage
The S transistor MN8 has the same configuration as the reference voltage generation circuit shown in FIG.
【００４９】図５（Ａ）のインピーダンスＺ１は抵抗Ｒ
４で構成され、電流源ＣＳ２はｐＭＯＳトランジスタＭ
Ｐ８で構成されている。ｐＭＯＳトランジスタＭＰ８の
ゲート電極には出力電圧ＶOUT が与えられている。オペ
アンプの非反転入力端子ＡとなるｐＭＯＳトランジスタ
ＭＰ５のゲート電極には、抵抗Ｒ４とｐＭＯＳトランジ
スタＭＰ８との相互接続点Ｐ４の電位が与えられてい
る。The impedance Z1 in FIG. 5A is the resistance R
4 and the current source CS2 is a pMOS transistor M
It is composed of P8. The output voltage V OUT is applied to the gate electrode of the pMOS transistor MP8. The potential of the interconnection point P4 between the resistor R4 and the pMOS transistor MP8 is applied to the gate electrode of the pMOS transistor MP5 that serves as the non-inverting input terminal A of the operational amplifier.
【００５０】また、オペアンプの反転入力端子Ｂとなる
ｐＭＯＳトランジスタＭＰ４のゲート電極には、電源電
圧ＶDDを抵抗Ｒ５、Ｒ６で分圧した所定の電圧が与えら
れている。このように構成することにより、電流源を電
源電圧ＶDD側に接続しても図４（Ｂ）に示す第２の実施
例と同様の効果を得ることができる。A predetermined voltage obtained by dividing the power supply voltage V DD by the resistors R5 and R6 is applied to the gate electrode of the pMOS transistor MP4 which serves as the inverting input terminal B of the operational amplifier. With this configuration, even if the current source is connected to the power supply voltage VDD side, the same effect as that of the second embodiment shown in FIG. 4B can be obtained.
【００５１】次に、上記第１〜第２の実施例による基準
電圧発生回路を２段直列に接続する例について説明す
る。図６（Ａ）は、第１の実施例による基準電圧発生回
路を２段直列に接続した例を示す。オペアンプＯＰ１
ａ、電流源ＣＳ１ａ、帰還回路ＢＣ１ａからなる第１段
目の基準電圧発生回路、及びオペアンプＯＰ１ｂ、電流
源ＣＳ１ｂ、帰還回路ＢＣ１ｂからなる第２段目の基準
電圧発生回路は、図１（Ａ）の基準電圧発生回路と同様
の構成である。第１段目の出力電圧ＶOUT ａが第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに接続されて
いる。Next, an example in which the reference voltage generating circuits according to the first to second embodiments are connected in two stages in series will be described. FIG. 6A shows an example in which the reference voltage generating circuits according to the first embodiment are connected in two stages in series. Operational amplifier OP1
1A, the first-stage reference voltage generation circuit including the current source CS1a and the feedback circuit BC1a, and the second-stage reference voltage generation circuit including the operational amplifier OP1b, the current source CS1b, and the feedback circuit BC1b are shown in FIG. It has the same configuration as the reference voltage generating circuit. The output voltage V OUT a of the first stage is connected to the inverting input terminal Bb of the operational amplifier OP1b of the second stage.
【００５２】図６（Ｂ）は、第１段目の出力電圧ＶOUT
を第２段目のオペアンプＯＰ１ｂの非反転入力端子Ａｂ
に接続した場合を示す。図７は、図３（Ａ）に示す第１
の実施例の変形例による基準電圧発生回路を２段直列に
接続した例を示す。図７（Ａ）は、第１段目の出力電圧
ＶOUT ａを第２段目のオペアンプＯＰ１ｂの反転入力端
子Ｂｂに入力する場合、図７（Ｂ）は、非反転入力端子
Ａｂに入力する場合を示す。FIG. 6B shows the output voltage V OUT of the first stage.
Is the non-inverting input terminal Ab of the second operational amplifier OP1b
When connected to. FIG. 7 shows the first shown in FIG.
An example in which reference voltage generating circuits according to a modified example of the embodiment are connected in two stages in series is shown. 7A, when the output voltage V OUT a of the first stage is input to the inverting input terminal Bb of the operational amplifier OP1b of the second stage, FIG. 7B is input to the non-inverting input terminal Ab. Indicate the case.
【００５３】図８は、図４（Ａ）に示す第２の実施例に
よる基準電圧発生回路を２段直列に接続した例を示す。
図８（Ａ）は、第１段目の出力電圧ＶOUT ａを第２段目
のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入力する場
合、図８（Ｂ）は、非反転入力端子Ａｂに入力する場合
を示す。FIG. 8 shows an example in which two stages of reference voltage generating circuits according to the second embodiment shown in FIG. 4A are connected in series.
8A, when the output voltage V OUT a of the first stage is input to the inverting input terminal Bb of the operational amplifier OP1b of the second stage, FIG. 8B is input to the non-inverting input terminal Ab. Indicate the case.
【００５４】図９は、図５（Ａ）に示す第２の実施例の
変形例による基準電圧発生回路を２段直列に接続した例
を示す。図９（Ａ）は、第１段目の出力電圧ＶOUT ａを
第２段目のオペアンプＯＰ１ｂの反転入力端子Ｂｂに入
力する場合、図９（Ｂ）は、非反転入力端子Ａｂに入力
する場合を示す。FIG. 9 shows an example in which two stages of reference voltage generating circuits according to the modification of the second embodiment shown in FIG. 5A are connected in series. 9A, when the output voltage V OUT a of the first stage is input to the inverting input terminal Bb of the operational amplifier OP1b of the second stage, FIG. 9B is input to the non-inverting input terminal Ab. Indicate the case.
【００５５】図１０は、図８（Ａ）に示す基準電圧発生
回路をＭＯＳトランジスタを使用して構成した例を示
す。図１０の第１段目の基準電圧発生回路は、図４
（Ｂ）の基準電圧発生回路とほぼ同様の構成である。対
応する回路部品には図４（Ｂ）中の符号にａを付して示
している。FIG. 10 shows an example in which the reference voltage generating circuit shown in FIG. 8A is formed by using MOS transistors. The reference voltage generating circuit at the first stage of FIG.
The configuration is substantially the same as that of the reference voltage generation circuit of (B). Corresponding circuit components are indicated by adding a to the reference numeral in FIG.
【００５６】図１０の構成が図４（Ａ）の構成と異なる
のは、第１段目の出力電圧ＶOUT ａが直接ｎＭＯＳトラ
ンジスタＭＮ３ａ、ＭＮ５ａに供給されているのではな
く、インピーダンスＺ２ａを介して電圧降下されて供給
されている点である。このように、出力電圧をレベルシ
フトさせて電流源にフィードバックすることにより、出
力電圧変動抑制の効果が最適になるように調整すること
ができる。The configuration of FIG. 10 differs from the configuration of FIG. 4A in that the output voltage V OUT a of the first stage is not directly supplied to the nMOS transistors MN3a and MN5a, but via the impedance Z2a. That is, the voltage is dropped and supplied. In this way, the output voltage is level-shifted and fed back to the current source, so that the effect of suppressing the output voltage fluctuation can be adjusted to be optimum.
【００５７】図１０の第２段目の基準電圧発生回路は、
図４（Ｂ）のｎＭＯＳトランジスタＭＮ１のゲート電極
に抵抗Ｒ１、Ｒ２で分圧された電圧を与える代わりに、
第１段目の基準電圧発生回路の出力電圧ＶOUT ａを与え
ている点、及び出力電圧ＶOU T ｂをインピーダンスＺ２
ｂを介して電圧降下させてフィードバックしている点が
異なり、その他の構成は図４（Ｂ）の基準電圧発生回路
と同様の構成である。対応する回路部品には図４（Ｂ）
中の符号にｂを付して示している。The second-stage reference voltage generating circuit shown in FIG.
Instead of giving the voltage divided by the resistors R1 and R2 to the gate electrode of the nMOS transistor MN1 of FIG. 4B,
That it provides an output voltage V OUT a reference voltage generating circuit of the first stage, and the output voltage V OU T b the impedance Z2
The difference is that the voltage is dropped through b and the feedback is performed, and the other configurations are the same as those of the reference voltage generation circuit of FIG. 4B. Corresponding circuit parts are shown in Fig. 4 (B).
The symbol in the inside is shown by adding b.
【００５８】図６〜図１０に示すように、第１〜第２の
実施例による基準電圧発生回路を２段直列に接続するこ
とにより、第１段目の入力電圧が変動しても第２段目の
入力電圧を安定化させることができる。このため、第１
段目の入力電圧の変動等に対して出力電圧ＶOUT をさら
に安定化させることができる。As shown in FIGS. 6 to 10, by connecting the reference voltage generating circuits according to the first and second embodiments in series in two stages, the second voltage is generated even if the input voltage in the first stage varies. The input voltage of the stage can be stabilized. Therefore, the first
The output voltage V OUT can be further stabilized against variations in the input voltage of the stage.
【００５９】上記実施例では、ＭＯＳトランジスタまた
はバイポーラトランジスタを使用して基準電圧発生回路
を構成した場合について説明したが、ＧａＡｓＭＥＳＦ
ＥＴ、ジョセフソン素子等を使用してもよい。In the above embodiment, the case where the reference voltage generating circuit is constituted by using the MOS transistor or the bipolar transistor has been described.
ET, Josephson device, etc. may be used.
【００６０】上記第１及び第２の実施例では、入力電圧
の変動に対して出力電圧の変動を抑えることができる点
に着目して効果を説明したが、出力電圧のわずかな変動
を積極的に利用してもよい。以下に、出力電圧の変動を
積極的に利用した例について説明する。In the first and second embodiments described above, the effect has been described focusing on the fact that the fluctuation of the output voltage can be suppressed with respect to the fluctuation of the input voltage. May be used for. An example in which the fluctuation of the output voltage is positively used will be described below.
【００６１】図１１は、図４（Ａ）の基準電圧発生回路
を使用したＤ／Ａコンバータを示す。オペアンプＯＰ
１、電流源ＣＳ１、ＣＳ２、抵抗Ｒ１２は図４の基準電
圧発生回路と同様の構成である。ここで、インピーダン
スＺ１の代わりに抵抗Ｒ１２を使用し、帰還回路ＢＣ１
は、出力電圧ＶOUT ａを直接電流源ＣＳ１、ＣＳ２に帰
還している。FIG. 11 shows a D / A converter using the reference voltage generating circuit of FIG. Operational amplifier OP
1, the current sources CS1 and CS2, and the resistor R12 have the same configuration as the reference voltage generation circuit of FIG. Here, a resistor R12 is used instead of the impedance Z1, and the feedback circuit BC1
Outputs the output voltage V OUT a directly to the current sources CS1 and CS2.
【００６２】所定の一定電流を流す電流源Ｉ1 〜Ｉm が
それぞれスイッチＳＷ1 〜ＳＷm と直列に接続されてい
る。これらｍ個の直列回路が並列に接続された電流発生
回路Ｉと抵抗Ｒ１３が直列に接続され、抵抗Ｒ１３側の
端子が電源電圧ＶDDに、電流発生回路Ｉ側の端子が接地
電位ＶSSに接続されている。抵抗Ｒ１３と電流発生回路
Ｉとの相互接続点Ｐ５の電位がオペアンプＯＰ１の反転
入力端子に与えられている。[0062] predetermined constant current current source I 1 ~I m flowing is connected to the switch SW 1 to SW m series, respectively. A current generating circuit I in which these m series circuits are connected in parallel and a resistor R13 are connected in series, the terminal on the resistor R13 side is at the power supply voltage V DD , and the terminal on the current generating circuit I side is at the ground potential V SS . It is connected. The potential at the interconnection point P5 between the resistor R13 and the current generating circuit I is applied to the inverting input terminal of the operational amplifier OP1.
【００６３】抵抗Ｒ１４とｎＭＯＳトランジスタＭＮ９
との直列回路の抵抗Ｒ１４側の端子が電源電圧ＶDDに、
ｎＭＯＳトランジスタＭＮ９側の端子が接地電位ＶSSに
接続され、増幅回路を構成している。ｎＭＯＳトランジ
スタＭＮ９のゲート電極には、オペアンプＯＰ１の出力
電圧ＶOUT ａが与えられている。抵抗Ｒ１４とｎＭＯＳ
トランジスタＭＮ９との相互接続点Ｐ６は出力電圧Ｖ
OUT を形成出力する。Resistor R14 and nMOS transistor MN9
The terminal on the side of the resistor R14 of the series circuit with the power supply voltage V DD ,
The terminal on the nMOS transistor MN9 side is connected to the ground potential V SS to form an amplifier circuit. The output voltage V OUT a of the operational amplifier OP1 is applied to the gate electrode of the nMOS transistor MN9. Resistor R14 and nMOS
The interconnection point P6 with the transistor MN9 has an output voltage V
Form and output OUT .
【００６４】電流発生回路ＩのスイッチＳＷ１〜ＳＷm
の所望のスイッチを閉成すると、閉成されたスイッチに
対応する電流が流れる。この電流により抵抗Ｒ１３の両
端に電圧降下が生じ、オペアンプＯＰ１の反転入力端子
に閉成したスイッチに対応する電圧が印加される。[0064] switch SW1~SW m of the current generation circuit I
When the desired switch of is closed, a current corresponding to the closed switch flows. This current causes a voltage drop across the resistor R13, and a voltage corresponding to the closed switch is applied to the inverting input terminal of the operational amplifier OP1.
【００６５】図４（Ａ）の第２の実施例で説明したよう
に、オペアンプＯＰ１の反転入力端子の電圧が所定量変
化すると、非反転入力端子の電圧もある程度それに追随
して変化し、出力電圧ＶOUT ａの変化が抑制される。出
力電圧ＶOUT ａの変化量は、入力電圧の変化量に対して
わずかである。すなわち、入力電圧の比較的大きな変化
を、所定の割合の微小な電圧変化として取り出すことが
できる。As described in the second embodiment of FIG. 4A, when the voltage of the inverting input terminal of the operational amplifier OP1 changes by a predetermined amount, the voltage of the non-inverting input terminal also changes to some extent and the output The change in the voltage V OUT a is suppressed. The change amount of the output voltage V OUT a is small with respect to the change amount of the input voltage. That is, a relatively large change in the input voltage can be extracted as a minute voltage change at a predetermined rate.
【００６６】出力電圧ＶOUT ａの変化量を電流源ＣＳ
１、ＣＳ２の電流変化量に帰還する割合を適当に設定す
ることにより、出力電圧ＶOUT ａの変化量を所望の電圧
幅に収めることができる。出力電圧ＶOUT ａの微小な電
圧変化は、抵抗Ｒ１４とｎＭＯＳトランジスタＭＮ９で
構成された増幅回路により増幅され、所望の変化量の出
力電圧ＶOUT を得ることができる。The change amount of the output voltage V OUT a is calculated by the current source CS.
By appropriately setting the rate of feedback to the current change amount of 1 and CS2, the change amount of the output voltage V OUT a can be set within a desired voltage range. The minute voltage change of the output voltage V OUT a is amplified by the amplifier circuit composed of the resistor R14 and the nMOS transistor MN9, and the desired change amount of the output voltage V OUT can be obtained.
【００６７】このように、図１１に示すＤ／Ａコンバー
タにより、閉成されたスイッチに対応した安定な出力電
圧を得ることができる。なお、上記実施例では、図４
（Ａ）の基準電圧発生回路を使用した場合について説明
したが、図５（Ａ）、図８及び図９の基準電圧発生回路
を使用してもよい。また、スイッチＳＷ1 〜ＳＷm には
ＭＯＳトランジスタ等の能動素子を使用してもよい。As described above, the D / A converter shown in FIG. 11 can obtain a stable output voltage corresponding to the closed switch. In addition, in the above-described embodiment, FIG.
Although the case of using the reference voltage generation circuit of (A) has been described, the reference voltage generation circuit of FIGS. 5A, 8 and 9 may be used. Further, active elements such as MOS transistors may be used for the switches SW 1 to SW m .
【００６８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described above with reference to the embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００６９】[0069]
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、素子特性のばらつき、温度変化及び
入力電圧、電源電圧の変動に対して安定な基準電圧を発
生することができる。As described above, according to the reference voltage generating circuit of the present invention, it is possible to generate a stable reference voltage against variations in element characteristics, temperature changes, input voltage, and power supply voltage fluctuations. .
【図１】本発明の第１の実施例による基準電圧発生回路
の回路図である。FIG. 1 is a circuit diagram of a reference voltage generating circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施例による基準電圧発生回路
の回路図である。FIG. 2 is a circuit diagram of a reference voltage generating circuit according to a first embodiment of the present invention.
【図３】本発明の第１の実施例の変形例による基準電圧
発生回路の回路図である。FIG. 3 is a circuit diagram of a reference voltage generating circuit according to a modification of the first embodiment of the present invention.
【図４】本発明の第２の実施例による基準電圧発生回路
の回路図である。FIG. 4 is a circuit diagram of a reference voltage generating circuit according to a second embodiment of the present invention.
【図５】本発明の第２の実施例の変形例による基準電圧
発生回路の回路図である。FIG. 5 is a circuit diagram of a reference voltage generating circuit according to a modification of the second embodiment of the present invention.
【図６】図１に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。FIG. 6 is a circuit diagram of a reference voltage generation circuit in which two stages of the reference voltage generation circuit shown in FIG. 1 are connected in series.
【図７】図２に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。7 is a circuit diagram of a reference voltage generating circuit in which two stages of the reference voltage generating circuit shown in FIG. 2 are connected in series.
【図８】図４に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。8 is a circuit diagram of a reference voltage generation circuit in which two stages of the reference voltage generation circuit shown in FIG. 4 are connected in series.
【図９】図４に示す基準電圧発生回路を２段直列に接続
した基準電圧発生回路の回路図である。9 is a circuit diagram of a reference voltage generating circuit in which two stages of the reference voltage generating circuit shown in FIG. 4 are connected in series.
【図１０】図８に示す基準電圧発生回路をＭＯＳトラン
ジスタで構成した場合の回路図である。10 is a circuit diagram in the case where the reference voltage generating circuit shown in FIG. 8 is configured by MOS transistors.
【図１１】図４（Ａ）の基準電圧発生回路を使用したＤ
／Ａコンバータの回路図である。FIG. 11 is a circuit diagram of the D using the reference voltage generation circuit of FIG.
It is a circuit diagram of a / A converter.
ＯＰ オペアンプ ＭＰ ｐＭＯＳトランジスタ ＭＮ ｎＭＯＳトランジスタ ＢＮ ｐｎｐトランジスタ ＢＰ ｎｐｎトランジスタ ＣＳ 電流源 ＢＣ 帰還回路 Ｄ ダイオード Ｚ インピーダンス Ｒ 抵抗 Ｉ 電流発生回路 ＳＷ スイッチ OP operational amplifier MP pMOS transistor MN nMOS transistor BN pnp transistor BP npn transistor CS current source BC feedback circuit D diode Z impedance R resistance I current generation circuit SW switch
Claims (16)
される第１の電流源（ＣＳ１）を有し、入力信号が与え
られて電流値を変化させる電流スイッチを含む２つの電
流分岐回路が並列に接続された回路であって前記第１の
電流源に直列に接続された電流スイッチ回路を含む増幅
器（ＯＰ１、ＣＳ１）と、 前記増幅器の出力信号を基に、前記第１の電流源の制御
信号を発生する第１の帰還回路（ＢＣ１）とを含む基準
電圧発生回路。1. Two current branch circuits having a first current source (CS1) to which a control signal for controlling a current value is input, and including a current switch to which the input signal is applied to change the current value. An amplifier (OP1, CS1) including a current switch circuit connected in series to the first current source, and the first current source based on an output signal of the amplifier. And a first feedback circuit (BC1) for generating the control signal of 1.
号がゲート電極に入力されるｎＭＯＳトランジスタ（Ｍ
Ｎ３）であり、 前記電流スイッチは、入力信号がゲート電極に与えられ
るｎＭＯＳトランジスタ（ＭＮ１、ＭＮ２）である請求
項１記載の基準電圧発生回路。2. The first current source (CS1) is an nMOS transistor (M) whose control signal is input to a gate electrode.
2. The reference voltage generating circuit according to claim 1, wherein the current switch is an nMOS transistor (MN1, MN2) whose input signal is given to a gate electrode.
電流スイッチとｐＭＯＳトランジスタ（ＭＰ１、ＭＰ
２）との直列回路であり、 前記２つの電流分岐回路のｐＭＯＳトランジスタ（ＭＰ
１、ＭＰ２）のゲート電極は相互に接続され、前記増幅
器の一方の電流スイッチとｐＭＯＳトランジスタとの相
互接続点（Ｐ１）に接続されている請求項２記載の基準
電圧発生回路。3. The two current branch circuits are both the current switch and pMOS transistors (MP1, MP).
2) is a series circuit with the pMOS transistor (MP) of the two current branch circuits.
3. The reference voltage generating circuit according to claim 2, wherein the gate electrodes of MP1, MP2) are connected to each other and to the interconnection point (P1) between one of the current switches of the amplifier and a pMOS transistor.
チ回路の他方の電流分岐回路の電流スイッチとｐＭＯＳ
トランジスタとの相互接続点（Ｐ２）の電位により制御
される他のｐＭＯＳトランジスタ（ＭＰ３）と負荷（Ｍ
Ｎ４）との直列回路を含み、 前記他のｐＭＯＳトランジスタと前記負荷との相互接続
点（Ｐ３）の電圧を出力信号とする請求項３記載の基準
電圧発生回路。4. The amplifier further comprises a current switch of the other current branch circuit of the current switch circuit and a pMOS.
Another pMOS transistor (MP3) controlled by the potential of the interconnection point (P2) with the transistor and the load (M
4. The reference voltage generation circuit according to claim 3, further comprising a series circuit with N4), wherein a voltage at an interconnection point (P3) between the other pMOS transistor and the load is used as an output signal.
トランジスタと前記負荷との相互接続点（Ｐ３）と前記
第１の電流源を構成するｎＭＯＳトランジスタ（ＭＮ
３）のゲート電極とを接続する配線である請求項４記載
の基準電圧発生回路。5. The first feedback circuit is the other pMOS.
An nMOS transistor (MN) forming the first current source and an interconnection point (P3) between the transistor and the load.
The reference voltage generating circuit according to claim 4, which is a wiring for connecting to the gate electrode of 3).
電極に入力されるｐＭＯＳトランジスタ（ＭＰ６）であ
り、 前記電流スイッチは、入力信号がゲート電極に与えられ
るｐＭＯＳトランジスタ（ＭＰ４、ＭＰ５）である請求
項１記載の基準電圧発生回路。6. The first current source is a pMOS transistor (MP6) whose control signal is input to its gate electrode, and said current switch is a pMOS transistor (MP4, MP5) whose input signal is applied to its gate electrode. The reference voltage generation circuit according to claim 1, wherein
電流スイッチとｎＭＯＳトランジスタ（ＭＮ６、ＭＮ
７）との直列回路であり、 前記２つの電流分岐回路のｎＭＯＳトランジスタ（ＭＮ
６、ＭＮ７）のゲート電極は相互に接続され、前記増幅
器の一方の電流スイッチとｎＭＯＳトランジスタとの相
互接続点（Ｐ１）に接続されている請求項６記載の基準
電圧発生回路。7. The two current branch circuits each include the current switch and an nMOS transistor (MN6, MN).
7) in series with the nMOS transistor (MN) of the two current branch circuits.
7. The reference voltage generating circuit according to claim 6, wherein the gate electrodes of 6, MN7) are connected to each other, and are connected to the interconnection point (P1) of one of the current switch of the amplifier and the nMOS transistor.
チ回路の他方の電流分岐回路の電流スイッチとｎＭＯＳ
トランジスタとの相互接続点（Ｐ２）の電位により制御
される他のｎＭＯＳトランジスタ（ＭＮ８）と負荷（Ｍ
Ｐ７）との直列回路を含み、 前記他のｎＭＯＳトランジスタと前記負荷との相互接続
点（Ｐ３）の電圧を出力信号とする請求項７記載の基準
電圧発生回路。8. The amplifier further comprises a current switch and an nMOS of the other current branching circuit of the current switch circuit.
Another nMOS transistor (MN8) controlled by the potential of the interconnection point (P2) with the transistor and the load (M
8. The reference voltage generating circuit according to claim 7, further comprising a series circuit with P7), wherein a voltage at an interconnection point (P3) between the other nMOS transistor and the load is used as an output signal.
トランジスタと前記負荷との相互接続点（Ｐ３）と前記
第１の電流源を構成するｐＭＯＳトランジスタ（ＭＰ
６）のゲート電極とを接続する配線である請求項８記載
の基準電圧発生回路。9. The first feedback circuit is the other nMOS.
The interconnection point (P3) between the transistor and the load and the pMOS transistor (MP which constitutes the first current source).
9. The reference voltage generating circuit according to claim 8, which is a wiring connecting to the gate electrode of 6).
信号が入力される第２の電流源（ＣＳ２）を含み、前記
増幅器の一方の電流スイッチの入力信号を形成する入力
信号形成回路（ＣＳ２、Ｚ１）と、 前記増幅器の出力信号を基に、前記第２の電流源の制御
信号を発生する第２の帰還回路とを含む請求項１〜９の
いずれかに記載の基準電圧発生回路。10. An input signal forming circuit (CS2) which further comprises a second current source (CS2) to which a control signal for controlling a current value is inputted and which forms an input signal of one current switch of the amplifier. , Z1), and a second feedback circuit that generates a control signal for the second current source based on the output signal of the amplifier, the reference voltage generation circuit according to claim 1.
電流源（ＣＳ２）と負荷インピーダンス（Ｚ１）との直
列回路であり、 前記第２の電流源と負荷インピーダンスとの相互接続点
（Ｐ４）の電位が前記増幅器の一方の電流スイッチの入
力信号を形成する請求項１０記載の基準電圧発生回路。11. The input signal forming circuit is a series circuit of the second current source (CS2) and a load impedance (Z1), and an interconnection point (P4) of the second current source and the load impedance. 11. The reference voltage generating circuit according to claim 10, wherein the potential of 1) forms an input signal of one current switch of the amplifier.
タであり、 前記第２の帰還回路は前記増幅器の出力信号を該ＭＯＳ
トランジスタのゲート電極に与える配線である請求項１
１記載の基準電圧発生回路。12. The second current source is a MOS transistor, and the second feedback circuit outputs the output signal of the amplifier to the MOS transistor.
A wiring provided to a gate electrode of a transistor.
1. The reference voltage generation circuit described in 1.
信号が入力される第３の電流源（ＣＳ１ｂ）を有し、入
力信号が与えられて電流値を変化させる電流スイッチを
含む２つの電流分岐回路が並列に接続された回路であっ
て前記第３の電流源に直列に接続された電流スイッチ回
路を含む他の増幅器（ＯＰ１ｂ、ＣＳ１ｂ）と、 前記他の増幅器の出力信号を基に、前記第３の電流源の
制御信号を発生する第３の帰還回路（ＢＣ１ｂ）とを含
み、 前記増幅器の出力信号が前記他の増幅器の一方の電流ス
イッチの入力信号として入力される請求項１記載の基準
電圧発生回路。13. Further, two currents having a third current source (CS1b) to which a control signal for controlling a current value is input, and including a current switch for changing the current value by receiving the input signal. Another amplifier (OP1b, CS1b) that includes a current switch circuit that is a circuit in which branch circuits are connected in parallel and that is connected in series to the third current source, and based on an output signal of the other amplifier, A third feedback circuit (BC1b) for generating a control signal of the third current source, wherein the output signal of the amplifier is input as an input signal of one current switch of the other amplifier. Reference voltage generation circuit.
信号が入力される第２の電流源（ＣＳ２ａ）を含み、前
記増幅器の一方の電流スイッチの入力信号を形成する入
力信号形成回路（ＣＳ２ａ、Ｚ１ａ）と、前記増幅器の
出力信号を基に、前記第２の電流源の制御信号を発生す
る第２の帰還回路（ＢＣ１ａ）と、 電流値を制御するための制御信号が入力される第４の電
流源（ＣＳ２ｂ）を含み、前記他の増幅器の他方の電流
スイッチの入力信号を形成する他の入力信号形成回路
（ＣＳ２ｂ、Ｚ１ｂ）と、前記他の増幅器の出力信号を
基に、前記第４の電流源の制御信号を発生する第４の帰
還回路（ＢＣ１ｂ）とを含む請求項１３記載の基準電圧
発生回路。14. An input signal forming circuit (CS2a) which further includes a second current source (CS2a) to which a control signal for controlling a current value is inputted and which forms an input signal of one current switch of the amplifier. , Z1a), a second feedback circuit (BC1a) for generating a control signal for the second current source based on the output signal of the amplifier, and a control signal for controlling a current value. The other input signal forming circuit (CS2b, Z1b) for forming the input signal of the other current switch of the other amplifier and the output signal of the other amplifier. The reference voltage generating circuit according to claim 13, further comprising a fourth feedback circuit (BC1b) that generates a control signal for the fourth current source.
を有し、該スイッチ手段を制御して所望の電圧を発生す
るための入力信号発生手段（Ｉ、Ｒ１３）を含み、 該入力信号発生手段により発生した電圧が、前記増幅器
の他方の電流スイッチの入力信号として与えられる請求
項１０、１１、１２または１４のいずれかに記載の基準
電圧発生回路。15. Further, a plurality of switch means (SW).
And an input signal generating means (I, R13) for controlling the switch means to generate a desired voltage, the voltage generated by the input signal generating means being equal to that of the other current switch of the amplifier. 15. The reference voltage generating circuit according to claim 10, which is provided as an input signal.
スイッチ手段にそれぞれ定電流源が直列に接続された複
数の直列回路が並列に接続された電流発生回路（Ｉ）を
含む請求項１５記載の基準電圧発生回路。16. The input signal generating means includes a current generating circuit (I) in which a plurality of series circuits in which constant current sources are connected in series are connected in parallel to the plurality of switch means, respectively. Reference voltage generation circuit.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP04131294A JP3338548B2 (en) | 1994-03-11 | 1994-03-11 | Reference voltage generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07248837A true JPH07248837A (en) | 1995-09-26 |
| JP3338548B2 JP3338548B2 (en) | 2002-10-28 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100338103B1 (en) * | 1999-06-23 | 2002-05-24 | 박종섭 | Pumping voltage regulation circuit |
| JP2007109034A (en) * | 2005-10-14 | 2007-04-26 | New Japan Radio Co Ltd | Constant current circuit |
| WO2018207614A1 (en) * | 2017-05-09 | 2018-11-15 | ソニーセミコンダクタソリューションズ株式会社 | Power supply circuit |
-
1994
- 1994-03-11 JP JP04131294A patent/JP3338548B2/en not_active Expired - Fee Related
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| US11271476B2 (en) | 2017-05-09 | 2022-03-08 | Sony Semiconductor Solutions Corporation | Power supply circuit comprising a charge pump circuit and a feedback circuit for the charge pump circuit |
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