JPH07244587A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】複数のＬＳＩで構成されたデータ処理装置にお
けるＬＳＩ間の論理遅延量を効率よく制御する方式の提
供。 【構成】内部演算の少なくとも一部がパイプライン化さ
れた処理でなされるｎ個（ｎ≧２なる整数）のＬＳＩか
ら構成されるデータ処理装置において、ｎ個のＬＳＩの
うち一又は複数のＬＳＩがＬＳＩ内部の動作時の信号経
路のパイプライン段数を格納する情報格納手段と、情報
格納手段に格納されたパイプライン段数情報を外部に出
力する情報出力手段とを具備し、ｎ個のＬＳＩのうち少
なくとも一のＬＳＩが外部から前記パイプライン段数情
報を読み込むための情報読み込み手段と、読み込んだパ
イプライン段数情報を基にＬＳＩ内部のパイプライン情
報格納段数を可変に調整する遅延調整手段と、を具備す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に関
し、特に複数の半導体集積回路（「ＬＳＩ」と略記す
る）により構成されるデータ処理装置における遅延制御
方式に関する。

【０００２】

【従来の技術】近年、特にディジタルＬＳＩ製造技術の
進歩により、大規模なデータ処理装置システムを数個の
ＬＳＩにより構成する事が可能となっている。このよう
に、複数のＬＳＩにより構成されたデータ処理装置にお
いて、これら各ＬＳＩの動作処理上の遅延制御方式とし
て、従来、例えば図７乃至図９の様な構成がとられてい
る（「第１の従来例」という）。

【０００３】図７における６１〜６５はそれぞれ単体の
ＬＳＩを示しており、これらがデータ処理装置を形成し
ている。本例におけるデータ処理はＬＳＩ６１に入力さ
れるデータに対してＬＳＩ６１で第１の処理がなされ、
その出力がＬＳＩ６２に入力され、ＬＳＩ６２において
第２の処理がなされた後、ＬＳＩ６３の一方の入力点に
入力される。

【０００４】一方、ＬＳＩ６４にはＬＳＩ６１に対して
入力されるデータと同じデータが入力され、ＬＳＩ６４
において第３の処理がなされた後、ＬＳＩ６３の他方の
入力点に入力される。ＬＳＩ６３においてＬＳＩ６２，
ＬＳＩ６４の各々で処理されたデータを用いて第４の処
理がなされた後、ＬＳＩ６５における第５の処理を介し
て出力される。

【０００５】図７に示すように、例えば一つのデータ入
力に対して、一方の信号経路（ＬＳＩ６１，ＬＳＩ６
２）、及び他方の信号経路（ＬＳＩ６４）において、そ
れぞれ別個の処理を加え、それぞれの信号経路の処理出
力を入力としてＬＳＩ６３においてディジタル信号処理
等を行なう場合、正確なタイミングで処理するために、
パイプライン処理が行われている。

【０００６】この場合、各ＬＳＩにおける処理上のタイ
ミング管理、すなわちパイプライン処理における論理遅
延の管理はパイプラインを形成するレジスタの段数によ
り行われる。

【０００７】ここで、論理遅延はＬＳＩ動作上の基本ク
ロック信号の周期を単位として定められる。信号経路上
の２点間の論理遅延量とは、この２点間において、信号
が基本クロック周期を基準として何クロック分遅延する
かを表わすものである。より具体的には、基本クロック
信号がクロック入力端子に供給されるＤ型フリップフロ
ップのデータ入出力端子間の論理遅延量は１と設定さ
れ、これに対応するレジスタ段数は１とされる。

【０００８】図７に示すデータ処理装置においては、Ｌ
ＳＩ６３におけるＬＳＩ６１，６２で処理されたデータ
と、ＬＳＩ６４で処理されたデータを用いて正確なタイ
ミングで処理を行うためには、ＬＳＩ６３の該当処理部
に至る双方のレジスタ段数を所定の関係になるよう調整
する必要がある。

【０００９】より詳細には、ＬＳＩ６１の入力点Ａから
出力、ＬＳＩ６２の入力から出力、ＬＳＩ６３の入力点
Ｐから処理部Ｘの入力点に至る信号経路上のレジスタ段
数と、ＬＳＩ６４の入力点Ａから出力、ＬＳＩ６３の入
力Ｑから処理部Ｘの入力点までのレジスタ段数につい
て、ＬＳＩ６３の処理部Ｘにおいて双方の入力が同時に
入力され処理可能なように調整される。

【００１０】このレジスタ段数の調整としては、例えば
図８及び図９に示すような方法がとられている。図８及
び図９は、図７のデータ処理装置を構成するＬＳＩ６
１，ＬＳＩ６３の内部構成例をそれぞれ示している。

【００１１】図８において、信号処理回路６０１，６０
６は、ＬＳＩ６１においてなされるデータ処理のうち、
データ処理装置として定常的に必要となる処理を行う部
分であり、信号処理回路６０２〜６０５はいずれか一つ
を選択的に適用させる部分であり、信号処理回路６０２
〜６０５の選択は端子６１１から入力された選択制御情
報に基づきセレクタ６０７，６０８で行う。

【００１２】処理対象の入力データは、基本的には、Ｌ
ＳＩ６１の入力端子６０９から入力され、信号処理回路
６０１、セレクタ６０７、信号処理回路６０２乃至６０
５のうちの選択された一の回路、セレクタ６０８、信号
処理回路６０６を経て端子６１０より出力として取り出
される。なお、図８に示した構成は、図７におけるＬＳ
Ｉ６１だけでなく、例えばＬＳＩ６２，ＬＳＩ６４等に
も同様に適用できる。

【００１３】一方、図９において、信号処理回路６３１
乃至６３３はＬＳＩ６３においてなされるデータ処理の
うち、定常的に必要となる処理を行う部分である。ま
た、ＬＳＩ６３は遅延調整回路６３４を有している。

【００１４】図７のデータ処理装置においては、一つの
入力データを共通入力とし、共通入力データをＬＳＩ６
１，６２で処理したデータと、ＬＳＩ６４で処理したデ
ータについて、ＬＳＩ６３では、双方のデータの論理遅
延量を一致させた後に、処理する必要がある。遅延調整
回路６３４は、双方のデータの論理遅延量を一致させる
べく、遅延量の補正を行うものである。

【００１５】より詳細には、データ処理装置の入力点Ａ
（論理遅延基準点）からＬＳＩ６３の端子６３７（図９
参照）に入力されるまでの論理遅延量をＮ２２Δ、デー
タ処理装置の入力点Ａ（論理遅延基準点）からＬＳＩ６
３の端子６３５に入力されるまでの論理遅延量をＮ１１
Δ、信号処理回路６３１における論理遅延量をＮ′0Δ
とすると、遅延調整回路６３４での信号処理回路６３２
の入力点において両入力の論理遅延量を一致させるため
の論理遅延補正量Ｎ′XΔは、次式（１）で与えられ
る。

【００１６】 Ｎ′XΔ＝Ｎ′0Δ＋（Ｎ１１Δ−Ｎ２２Δ） …（１）

【００１７】また、前述の論理遅延量Ｎ１１Δ、及びＮ
２２ΔはＬＳＩ６３のそれぞれの前段であるＬＳＩ６
１，６２、及びＬＳＩ６４の論理遅延量である。これら
のＬＳＩの遅延は例えばＬＳＩ６１の場合、図８のよう
になる。すなわち、図８において、ＬＳＩ６１の論理遅
延量をＮ′Δ、信号処理回路６０１，６０６の遅延量を
それぞれｎ１Δ，ｎ４Δ、セレクタ６０７，６０８の遅
延量をそれぞれｎ２Δ，ｎ３Δ、択一的に適用する信号
処理回路における論理遅延量（すなわちセレクタ６０７
の出力からセレクタ６０８の入力までの論理遅延量）を
ｍΔとすると、Ｎ′Δは次式（２）で与えられる。

【００１８】 Ｎ′Δ＝ｎ１Δ＋ｎ２Δ＋ｍΔ＋ｎ３Δ＋ｎ４Δ …（２）

【００１９】この時、ＬＳＩ６１の論理遅延量Ｎ′Δ、
すなわちパイプライン段数は常に一定になるよう設定さ
れる。同様にして、ＬＳＩ６２，ＬＳＩ６４についても
各々の論理遅延量、すなわちパイプライン段数はそれぞ
れ常に一定になるよう設定される。

【００２０】従って、上式（１）に示したＬＳＩ６３に
おける論理遅延補正量Ｎ′XΔは、ＬＳＩ内部の信号処
理回路６３１における論理遅延量が一定であれば一定値
となる。換言すれば、遅延調整回路６３４による論理遅
延補正量は固定的に与えられる。論理遅延を補正する回
路構成としては、例えばレジスタを必要数だけ縦続接続
させる方法がある。

【００２１】

【発明が解決しようとする課題】前述した通り、図７乃
至図９に示した複数のＬＳＩにより構成された第１の従
来例のデータ処理装置では、共通入力データをＬＳＩ６
１，６２で処理したデータと、ＬＳＩ６４で処理したデ
ータとがＬＳＩ６３にそれぞれ入力され、ＬＳＩ６３に
おいて両入力の論理遅延量を一致させた後に処理を行う
必要がある場合、ＬＳＩ６３内の遅延調整回路６３４
は、所定の論理遅延補正量を固定的に与えていた。

【００２２】従って、図７において、ＬＳＩ６３の前段
に配置された例えばＬＳＩ６１において、処理目的や系
（システム）の状態に応じて択一的に適用する信号処理
回路６０２〜６０５における処理上の論理遅延量を同一
にさせる必要があった。

【００２３】しかし、これら択一的に適用する信号処理
回路群の回路を各々の処理に応じて最適設計を行えば相
互の論理遅延量は異なったものになる可能性が大きい。

【００２４】このような場合には、これら択一的に適用
する信号処理回路群中の最大論理遅延量を有するもの
に、他の信号処理回路群の論理遅延量を合わせるために
必要量のパイプラインレジスタを付加しなければならな
い。

【００２５】例えば図８において、信号処理回路６０２
が択一的に選択される信号処理回路群中の最大論理遅延
量ｍΔをとる場合、他の信号処理回路６０３〜６０５は
それぞれレジスタ６１２〜６１４を付加することによ
り、論理遅延量を見かけ上ｍΔにする必要がある。

【００２６】このような択一的に適用される信号処理回
路群が、データ処理装置を構成するＬＳＩ群に点在する
と、その各々に対して論理遅延量を、選択した処理によ
らず見かけ上の論理遅延量を同一にさせるための手段が
必要になり、ハードウェアが増大するという欠点があ
る。

【００２７】また、前述の最大論理遅延量を一度決めて
しまうと、後にこれを変更する必要が生じた場合、容易
に設定変更できないという欠点がある。

【００２８】ところで、例えば特開平２−３５８８６号
公報には、自装置、及び他装置内の画像信号と音声信号
の符号化遅延時間差及び復号化遅延時間差を格納する遅
延情報格納部と相手装置の遅延情報に格納した画像情報
と音声情報との復号化遅延時間差を把握する手段を備
え、自装置の遅延回路の遅延量制御を行う方式が提案さ
れている（「第２の従来例」という）。第２の従来例
は、かかる構成により、相手装置のアーキテクチャの違
い及び符号化、復号化能力の相違によらず、常に画像と
音声の同期が確保されるものであることが記載されてい
る。

【００２９】しかしながら、この第２の従来例の方式
は、基本的に自装置、及び他装置の２者間での符号化復
号化処理に関わる遅延制御でしかなく、前述したよう
な、複数のＬＳＩで構成され３個以上のＬＳＩが同時に
処理に関わるデータ処理装置における論理遅延制御には
適用できない。

【００３０】また、第２の従来例は、自装置における遅
延時間情報、及び他装置の遅延時間情報から自装置自身
の遅延回路の制御を行うフィードバック構成による制御
である。従って、本方式を前述した複数ＬＳＩにより構
成されるデータ処理装置に適用した場合、個々のＬＳＩ
がそれぞれ独立に自身の遅延時間把握手段、他ＬＳＩの
遅延時間把握手段、及び自身の遅延量を制御する制御手
段をもたなければならなくなり、このため、必要とされ
るハードウェア量が非常に大きくなるという欠点があ
る。

【００３１】従って、本発明は前記問題点を解消し、複
数のＬＳＩで構成されたデータ処理装置におけるＬＳＩ
間の論理遅延量を効率よく制御する設計方式に基づく装
置を提供することを目的とする。

【００３２】

【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ処理装置は、内部演算の少なくとも
一部がパイプライン化された処理でなされるｎ個（ｎ≧
２なる整数）の半導体集積回路（以下「ＬＳＩ」と略記
する）から構成されるデータ処理装置において、前記ｎ
個のＬＳＩのうち一又は複数のＬＳＩが該ＬＳＩ内部の
所定信号経路における動作時のパイプライン段数を格納
する情報格納手段と、該情報格納手段に格納されたパイ
プライン段数情報を外部に出力する出力手段と、を具備
し、前記ｎ個のＬＳＩのうち少なくとも一のＬＳＩが外
部から前記パイプライン段数情報を読み込むための情報
読み込み手段と、読み込んだパイプライン段数情報を基
に該ＬＳＩ内部のパイプライン情報格納段数を調整する
遅延調整手段と、を具備することを特徴とするものであ
る。

【００３３】また、本発明のデータ処理装置は、一のＬ
ＳＩ又は互いに縦続形態に接続された複数のＬＳＩから
成るＬＳＩ群であって、互いに並列形態に接続された複
数のＬＳＩ群を含み、入力されたデータは前記複数のＬ
ＳＩ群に共通入力され、更に、前記複数のＬＳＩ群の後
段に配置され、前記複数のＬＳＩ群の各群がそれぞれ出
力する複数の出力データを入力し、入力された複数のデ
ータの同期処理を行なうＬＳＩを含む、データ処理装置
において、前記複数のＬＳＩ群の各群を構成するＬＳＩ
が、ＬＳＩ内部における１又は複数の信号処理経路に対
応した論理遅延情報を格納する情報格納手段と、該情報
格納手段に格納された論理遅延情報のうち選択された信
号処理経路に対応する論理遅延情報を外部に出力する情
報出力手段と、を備え、前記複数のＬＳＩ群の後段に配
置され複数のデータの同期処理を行なうＬＳＩが、論理
遅延情報を読み込むための情報読み込み手段と、読み込
んだ論理遅延情報を基に論理遅延を可変に調整する遅延
調整手段と、を備えると共に、前記複数のＬＳＩ群の各
群を構成するＬＳＩから、それぞれ選択された信号処理
経路に対応する論理遅延情報を読み込み、前記複数のＬ
ＳＩ群の出力である複数のデータの論理遅延を一致させ
て互いに同時に処理するように構成してもよい。

【００３４】さらに、本発明のデータ処理装置の好まし
い態様として、第１乃至第ｍ（ｍ＜ｎなる整数）のＬＳ
Ｉにより第１のデータに対して第１の処理がなされ、第
ｍ＋１乃至第ｍ＋ｋ（ｍ＋ｋ＜ｎなる整数）のＬＳＩに
より前記第１のデータに対して第２の処理がなされ、第
ｍ＋ｋ＋１（ｍ＋ｋ＋１≦ｎなる整数）のＬＳＩの一方
の入力に前記第１の処理結果を入力し、他方の入力に前
記第２の処理結果を入力し該第１、第２の処理結果から
第３の処理がなされ、前記第１乃至第ｍのＬＳＩ、及び
前記ｍ＋１乃至第ｍ＋ｋのＬＳＩがそれぞれ前記情報格
納手段、及び前記情報出力手段を具備し、前記第１乃至
第ｍのＬＳＩの第１乃至第ｍの各々の情報格納手段に
は、前記第１の処理が行われる場合の第１乃至第ｍのＬ
ＳＩのそれぞれの処理に要する第１乃至第ｍのパイプラ
イン段数が格納され、その各々が前記情報出力手段を介
してＬＳＩ外部に出力され、前記第ｍ＋１乃至第ｍ＋ｋ
のＬＳＩの各々の情報格納手段には、前記第２の処理が
行われる場合の第ｍ＋１乃至第ｍ＋ｋのＬＳＩのそれぞ
れの処理に要する第ｍ＋１乃至第ｍ＋ｋのパイプライン
段数が格納され、その各々が前記情報出力手段を介して
ＬＳＩ外部に出力されると共に、前記第ｍ＋ｋ＋１のＬ
ＳＩは前記情報読み込み手段、及び前記遅延調整手段を
具備し、該遅延調整手段の信号入力には前記第ｍ＋ｋ＋
１のＬＳＩに入力された前記第１、第２の処理結果のい
ずれか一方が入力され、他方の処理結果と前記遅延調整
手段を介した処理結果から前記第３の処理がなされるよ
うにし、前記情報読み込み手段により前記第１乃至第
ｍ、及び第ｍ＋１乃至第ｍ＋ｋのパイプライン段数情報
を読み込み、該パイプライン段数情報により前記遅延調
整手段のパイプライン段数を制御されるようにしたこと
を特徴とするものである。

【００３５】そして、本発明は、別の態様として、各Ｌ
ＳＩの情報出力手段からの出力、及び前記情報読み込み
手段に対する入力がシリアルバス伝送により行われるこ
とを特徴とするデータ処理装置を提供する。

【００３６】

【作用】上記構成のもと、本発明のデータ処理装置は、
複数のＬＳＩ群が出力する複数のデータを同時に入力し
て処理するＬＳＩが、入力データと該ＬＳＩの間に配置
されたＬＳＩから論理遅延情報（「パイプライン段数情
報」ともいう）を読み込み、このパイプライン段数情報
を基にＬＳＩ内部の遅延調整回路のパイプラインレジス
タ段数を可変に調整することにより、予め指定した複数
の信号経路間の相互の論理遅延量をその間の処理内容に
よらず常に一致させることができるという効果を有す
る。

【００３７】本発明によれば、ＬＳＩにおける動作時の
信号経路のパイプライン段数を１つのレジスタにセット
して保持するようにした構成にした場合、付加回路は簡
易なものとなる。あるいは、ＬＳＩに例えば内部ＲＯＭ
等を設け、所望の動作に応じて択一的に選択される信号
処理回路に対応した遅延情報を該ＲＯＭに格納してお
き、信号処理回路を選択する選択制御情報に基づき、遅
延情報を出力するように構成してもよい。

【００３８】また、データ処理装置において、ＬＳＩの
論理遅延情報をシリアルバスを介してＬＳＩ間で伝送す
るように構成することによって、例えばデータ処理装置
を構成するＬＳＩの数が多くなった場合でも、遅延制御
発生回路の入力端子を増大させることなく、所望の論理
遅延量補正が実現できる。

【００３９】

【実施例】図面を参照して、本発明を実施例に即して以
下に説明する。

【００４０】

【実施例１】図１に、本発明の第１の実施例のブロック
図を示す。図１は、複数のＬＳＩにより構成されたデー
タ処理装置における論理遅延量の制御を行う本発明の一
構成例を示している。

【００４１】図１において、ＬＳＩ１に入力されるデー
タに対してＬＳＩ１で第１の処理がなされ、その出力が
ＬＳＩ２に入力され、ＬＳＩ２において第２の処理がな
された後、ＬＳＩ３の一方のデータ入力点に入力され
る。

【００４２】一方、ＬＳＩ４にはＬＳＩ１に対して入力
されたデータと同じデータが入力され、ＬＳＩ４におい
て第３の処理がなされた後、ＬＳＩ３の他方のデータ入
力点に入力される。

【００４３】ＬＳＩ３において、ＬＳＩ２，ＬＳＩ４で
それぞれ処理されたデータを用いて第４の処理がなされ
た後、ＬＳＩ５における第５の処理を介してデータが出
力される。

【００４４】ここで、ＬＳＩ３においてＬＳＩ２からの
処理出力とＬＳＩ４からの処理出力との論理遅延量を一
致させるための手段として、本実施例では、図示のよう
に、ＬＳＩ１，ＬＳＩ２，及びＬＳＩ４の内部にそれぞ
れレジスタ回路６，７，８を設け、ＬＳＩ１，２，４に
おいて第１、第２、第３の処理に要した論理遅延量、す
なわちパイプライン段数情報をレジスタ回路６，７，８
にそれぞれ格納する。

【００４５】一方、ＬＳＩ３には、遅延制御発生回路
９、及び遅延調整回路１０が設けられている。遅延調整
回路１０は、遅延制御発生回路９からの制御信号によ
り、遅延調整回路１０のデータ入力点に入力される信号
の論理遅延量を変化させた後、該信号を出力する。

【００４６】より詳細には、ＬＳＩ１，２，４の内部の
レジスタ回路６，７，８にそれぞれ格納された情報、す
なわち各パイプライン段数情報を、各ＬＳＩの出力端子
より取り出し、これをＬＳＩ３に設けた入力端子を介し
て遅延制御発生回路９の入力とし、ＬＳＩ１，２，４の
パイプライン段数情報により遅延制御発生回路９を動作
させることによって、ＬＳＩ３において、ＬＳＩ２から
の処理出力とＬＳＩ４からの処理出力との論理遅延量が
互いに一致するように遅延調整回路１０を動作させる。

【００４７】図３及び図４は、図１のデータ処理装置を
構成するＬＳＩ１，ＬＳＩ３の内部構成の一例をそれぞ
れ示している。

【００４８】図３において、信号処理回路１０１〜１０
６、セレクタ１０７，１０８の処理機能は、基本的に図
８の従来例におけるＬＳＩ６１の信号処理回路６０１〜
６０８、セレクタ６０７，６０８と同じである。また、
図３に示した構成は、図３におけるＬＳＩ１だけでな
く、例えばＬＳＩ２，ＬＳＩ４等にも同様にして適用で
きる。

【００４９】一方、図４において、信号処理回路３０
１，１２，３０２の処理機能は、基本的に図９の従来例
におけるＬＳＩ６３の信号処理回路６３１，６３２，６
３３と同じである。

【００５０】図３において、ＬＳＩ１のデータ入力点、
すなわち端子１０９から処理出力点、すなわち端子１１
０に至る信号経路の動作時における論理遅延量、すなわ
ちパイプライン段数情報を、ＬＳＩ１中のレジスタ回路
６に格納する。

【００５１】信号処理回路１０２〜１０５は、端子１１
２からの選択制御信号を基にセレクタ１０７，１０８に
より択一的に選択される。セレクタ１０７の出力点から
セレクタ１０８の入力点までの間のパイプライン段数
は、信号処理回路１０２〜１０５の各々のパイプライン
段数のうち、選択された信号処理回路のパイプライン段
数で与えられ、この情報がレジスタ回路６に設定され
る。

【００５２】すなわち、ある時点においてレジスタ回路
６に格納されるパイプライン段数情報ＮΔ（３）式で示
される。

【００５３】

【数１】

【００５４】上式（３）で示されるパイプライン段数情
報は、端子１１１を介してＬＳＩ１の外部に取り出され
る。

【００５５】図１におけるＬＳＩ１に含まれるレジスタ
回路の構成、及び動作をＬＳＩ２、及びＬＳＩ４に対し
ても適用すれば、ＬＳＩ２、及びＬＳＩ４の各データ入
力、出力点間の動作時のパイプライン段数情報をそれぞ
れのレジスタ回路７，８に設けられた端子を介してＬＳ
Ｉ１の場合と同様にＬＳＩ外部に取り出すことができ
る。

【００５６】信号処理回路１０２〜１０５のうち選択さ
れた信号処理回路のパイプライン段数をレジスタ回路６
に設定する構成の代替として、レジスタ回路６（７、
８）が、例えばＲＯＭ（リードオンリーメモリ）から構
成され、ＲＯＭに信号処理回路１０２〜１０５のそれぞ
れの遅延情報を予め格納しておき、端子１１２から入力
される選択制御信号をアドレス信号として用いて、選択
された信号処理回路の遅延量を読み出し、端子１１１よ
り出力するように構成してもよい。

【００５７】なお、ＲＯＭに格納する遅延量は上式
（３）の各値が格納されるが、これに替わって、ある基
本遅延量に対する相対的な遅延量の差分（増減量）を格
納してもよい。例えば、図３において、信号処理回路１
０２の論理遅延量を基本遅延量とし、信号処理回路１０
３乃至１０５のいずれかが選択された場合、レジスタ回
路６を構成するＲＯＭから論理遅延量の差分値を読み出
し、端子１１１に出力してもよい。差分値が基本遅延量
に比べて相対的に小さい場合には、差分値のみを格納す
ることによって、ＲＯＭのメモリ容量は、遅延量をその
まま格納する場合に比べて削減される。

【００５８】一方、図４において、ＬＳＩ２からのデー
タ処理出力を端子３０３、信号処理回路３０１を介して
信号処理回路１２の一方のデータ入力点に入力し、ＬＳ
Ｉ４からのデータ処理出力を端子３０８を介して遅延調
整回路１０のデータ入力点に入力し、遅延調整回路１０
の出力を信号処理回路１２の他方のデータ入力点に入力
する。

【００５９】ここで、遅延制御発生回路９に対して端子
３０４〜３０６を設け、これらの端子に、ＬＳＩ１，
２，４から出力される動作時のパイプライン段数情報を
それぞれ入力する。

【００６０】遅延制御発生回路９は、端子３０４〜３０
６に入力された情報、すなわちＬＳＩ１，２，４のパイ
プライン段数から遅延調整回路１０に対して遅延調整回
路１０自身の論理遅延量が、信号処理回路１２の２つの
データ入力点における双方の入力の論理遅延量が等しく
なるよう制御する。

【００６１】より詳細には、データ処理装置の入力点
（論理遅延基準点）から端子３０３に入力されるまでの
論理遅延量をＮ１Δ、データ処理装置の入力点（論理遅
延基準点）から端子３０８に入力されるまでの論理遅延
量をＮ２Δ、信号処理回路３０１における論理遅延量を
Ｎ0Δとすると、この時の遅延調整回路１０の論理遅延
補正量ＮXΔは、次式（４）で与えられる。

【００６２】 ＮXΔ＝Ｎ0Δ＋（Ｎ１Δ＋Ｎ２Δ） …（４）

【００６３】ところで、論理遅延量Ｎ１Δ、及びＮ２Δ
はそれぞれ、ＬＳＩ３の前段に配置されたＬＳＩ１，Ｌ
ＳＩ２、及びＬＳＩ４の論理遅延量である。これらのＬ
ＳＩの遅延は、例えばＬＳＩ１の場合、前述した通り、
上式（３）で与えられる。ＬＳＩ２，４においても同様
にして各動作時の論理遅延量が与えられる。

【００６４】従って、ＬＳＩ３における遅延調整回路１
０の遅延補正量を遅延制御発生回路９への入力、すなわ
ち各ＬＳＩからのパイプライン段数情報により適宜変化
させることにより、ＬＳＩ３の前段におけるデータ処理
の選択によらず、常に最適な論理遅延タイミングを得る
ことができる。

【００６５】

【実施例２】図２に本発明の第２の実施例を示す。図２
において、ＬＳＩ１１，２２，３３，４４，５５の基本
的処理機能はそれぞれ、図１で説明した第１の実施例に
おけるＬＳＩ１，２，３，４，５と同じである。

【００６６】本実施例が、図１の第１の実施例と相違す
る点は、ＬＳＩ１１，２２，４４が入出力端子を介して
シリアルバスに接続されている点にある。

【００６７】より詳細には、本実施例は、ＬＳＩ１１，
２２，４４の動作時のパイプライン段数情報が格納され
たレジスタ回路（不図示）からの出力を取り出す出力端
子と、ＬＳＩ３３内に設けられた遅延制御発生回路（不
図示）に対してＬＳＩ３３の前段のＬＳＩのパイプライ
ン段数情報を入力する入力端子とを、互いに共通のシリ
アルバス伝送路を介して電気的に接続し、このシリアル
バス伝送路上における相互通信によってＬＳＩ間でのパ
イプライン段数情報の受け渡しを行わせたものである。

【００６８】この場合、シリアルバス上の通信制御のた
めに、例えばマイクロコンピュータ（ＣＰＵ）等により
構成されたＬＳＩ６６をこのバス上のマスターＬＳＩと
して接続させる。

【００６９】図５及び図６に、この第２の実施例の具体
例として、３線式のシリアルバスにより構成した場合の
データ処理装置の構成例及びシリアルバスの動作例を示
す。

【００７０】図５において、シリアルバスを構成するデ
ータ線（Ｄａｔａ）、バス上の転送クロックを供給する
クロック線（Ｃｌｏｃｋ）、及びバス上のトラフィック
管理（バスのアービトレーション）を行うビジー線（Ｂ
ｕｓｙ）を、ＬＳＩ１１の内部に設けたインターフェー
ス回路１１３等を介してレジスタ回路６に接続すると共
に（ＬＳＩ２２，４４についても同様に接続する）、Ｌ
ＳＩ３３の内部に設けたインターフェース回路３０９を
介して遅延制御発生回路９に接続する。また、マスター
ＬＳＩとして動作するＬＳＩ６６に対しても同様に接続
する。

【００７１】図６のタイミング図を参照して、図５に示
す構成から成るデータ処理装置の動作を説明する。マス
ターＬＳＩであるＬＳＩ６６よりクロック信号が各ＬＳ
Ｉに供給され、ＬＳＩ１１，２２，４４はスレーブＬＳ
Ｉとして動作する。

【００７２】データ信号線（Ｄａｔａ）上において受け
渡しされるデータ信号は、所定のビット長により規定さ
れたアドレス信号（ＡＤＤＲＥＳＳ）、動作制御データ
信号（ＤＡＴＡ）、及び通信制御ビット信号から構成さ
れている。アドレス信号は、マスターＬＳＩと特定のス
レーブＬＳＩとの間の排他的通信を行うために各スレー
ブＬＳＩに一義的に予め定められた認識用アドレス値を
示している。

【００７３】マスターＬＳＩ（ＬＳＩ６６）は、マスタ
ーＬＳＩＢｕｓｙ信号をアクティブ（ロー・アクティ
ブ）として、最初に通信を行うスレーブＬＳＩのアドレ
ス（ＡＤＤＲＥＳＳ［＃１］）を送信した後、そのスレ
ーブＬＳＩに対する通信を行なう。

【００７４】データ線上に送信されたアドレス信号と自
己のアドレス値が一致したスレーブＬＳＩはこれを受信
し、これに続く通信を行う。ここで、通信制御ビット信
号（図中“＊”で示す）は、アドレス信号（ＡＤＤＲＥ
ＳＳ）の直後、及び動作制御データ信号（ＤＡＴＡ）の
直後に付加されており、これらの付加ビットは通信や、
制御が正確に行われたか否かの認識のために設けられた
ものである。

【００７５】このような構成及び動作のもと、マスター
ＬＳＩが一旦、ＬＳＩ１１，２２，４４からの各パイプ
ライン段数情報をそれぞれ個別の通信により受け取り、
これらをＬＳＩ３３との通信でまとめて転送することに
より、ＬＳＩ３３では受信したＬＳＩ１１，２２，４４
のそれぞれのパイプライン段数情報に基づき論理遅延量
の補正が行なわれる。

【００７６】本実施例のように、シリアルバスを介して
パイプライン段数情報の授受を行えば、例えばデータ処
理装置を構成するＬＳＩの数が多くなった場合でも、Ｌ
ＳＩ３３における遅延制御発生回路の入力端子を増大さ
せることなく所望の論理遅延量補正が実現できる。ま
た、シリアルバスを論理遅延量補正以外の他の制御目的
と兼用させることができる。

【００７７】なお、本実施例において、ＬＳＩ１１，２
２，４４のパイプライン段数を格納するレジスタは、選
択された動作経路の遅延が設定されるレジスタ回路によ
る構成でも、あるいは、選択制御信号をアドレス信号と
して遅延情報の読み出しが行なわれるＲＯＭによる構成
でもよいことは勿論である。

【００７８】本実施例の変形例としてＬＳＩ１１，２
２，４４内にレジスタ回路（不図示）をそれぞれ設ける
替わりに、例えばＬＳＩ３３の内部にＲＯＭ等を設け、
該ＲＯＭにＬＳＩ１１，２２，４４における遅延量をあ
らかじめ格納しておき、各ＬＳＩにおける信号経路の選
択制御情報をシリアルバスから伝送するように構成して
もよい。このような構成によりＲＯＭの集中化が行なわ
れる。

【００７９】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記実施態様にのみ限定されるもので
なく、本発明の原理に準ずる各種実施態様を含んでい
る。例えば、本実施例では、レジスタ回路はＬＳＩの内
部に設けられているが、これを外付けＲＯＭ等で代替し
た態様も、ＬＳＩの個数は増大するが、本発明の原理に
準ずるものである。

【００８０】さらに、本発明は、上記第２の実施例にお
いて、相互接続用のバスとして、シリアルバス以外に
も、パラレルバスの態様を含むことは勿論である。但
し、パラレルバスの態様は、バスに相互接続するＬＳＩ
の端子数が増大する点でシリアルバス構成よりも利点が
少ない。

【００８１】

【発明の効果】以上述べたように本発明は、複数データ
の同期処理を必要とするＬＳＩが、入力データと該ＬＳ
Ｉの前段の間に配置されたＬＳＩからパイプライン段数
情報を読み込み、このパイプライン段数情報を基にＬＳ
Ｉ内部のパイプラインレジスタ段数を適応的に可変に調
整することにより、処理目的や系（システム）の状態に
対応して予め選択される複数経路間の相互の論理遅延量
を、信号処理経路によらず常に一致させることができる
という効果を有する。

【００８２】そして、本発明によれば、ＬＳＩにおける
情報格納手段を１つのレジスタで構成し、ＬＳＩ動作時
の信号経路のパイプライン段数をレジスタにセットする
ように構成した場合、回路構成は簡易なものとなる。

【００８３】また、本発明によれば、ＬＳＩにおいて遅
延情報を格納する手段をレジスタの替わりにＲＯＭ等で
構成し択一的に選択される各信号経路の遅延情報を予め
格納しておき、信号経路の選択信号をアドレス信号とし
て読み出すようにしても、後段のＬＳＩにおいて該選択
された信号経路に対応した遅延情報に基づき、複数のデ
ータの論理遅延量を一致させることができる。

【００８４】さらに、本発明によれば、各ＬＳＩ中で複
数の信号処理回路中より択一的に処理を選択させるよう
な場合、従来のようにこれら複数の信号処理回路相互の
論理遅延量が等しくなるように個々にパイプラインレジ
スタを挿入させる必要がなくなり、ハードウエア量が大
幅に削減される。

【００８５】本発明によれば、ＬＳＩ間でシリアルバス
を介してパイプライン段数情報の授受を行うことによ
り、例えばデータ処理装置を構成するＬＳＩの数が多く
なった場合でも、遅延制御発生回路の入力端子を増大さ
せることなく、所望の遅延量の補正が実現できる。

【００８６】また、本発明によれば、複数の信号処理回
路が並列形態に配置され、所望の処理動作に応じて、い
すれか一の信号処理回路が選択されるように構成された
ＬＳＩを複数含む場合においても、信号経路を選択する
制御信号に基づき、選択された信号経路の遅延情報が得
られるため、論理遅延情報を可変に調整して、複数の信
号経路を経由して入力された複数データの遅延量を一致
させることが、効率よく行なえる。そして、本発明にお
いては、情報格納手段に格納される遅延情報として、基
本遅延量に対する差分値のみを格納することにより、情
報格納手段の容量及びシリアルバス伝送されるデータ容
量を削減するとができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の第２の実施例の構成を示すブロック図
である。

【図３】本発明の一実施例のデータ処理装置を構成する
ＬＳＩの要部を示すブロック図である。

【図４】本発明の一実施例のデータ処理装置を構成する
ＬＳＩの要部を示すブロック図である。

【図５】本発明の第２の実施例の具体的構成の一例を示
す構成図である。

【図６】図５の動作例を示すタイミング図である。

【図７】従来のデータ処理装置例を示す構成図である。

【図８】従来のデータ処理装置を構成するＬＳＩの要部
を示すブロック図である。

【図９】従来例のデータ処理装置を構成するＬＳＩの要
部を示すブロック図である。

【符号の説明】

１〜５，１１，２２，３３，４４，５５，６１〜６６
ＬＳＩ ６〜８ レジスタ回路 ９ 遅延制御発生回路 １０，６３４ 遅延調整回路 １２，１０１〜１０６，３０１〜３０２，６０１〜６０
６，６３１〜６３３信号処理回路 １３ シリアルバス伝送路 １０７〜１０８，６０７〜６０８ セレクタ １０９〜１１２，３０３〜３０８，６０９〜６１１，６
３５〜６３７ 端子 １１３，３０９ インターフェース回路 ６１２〜６１４ パイプラインレジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】内部演算の少なくとも一部がパイプライン
   化された処理でなされるｎ個（ｎ≧２なる整数）の半導
   体集積回路（以下「ＬＳＩ」と略記する）から構成され
   るデータ処理装置において、 前記ｎ個のＬＳＩのうち一又は複数のＬＳＩが該ＬＳＩ
   内部の動作時の信号経路のパイプライン段数を格納する
   情報格納手段と、該情報格納手段に格納されたパイプラ
   イン段数情報を外部に出力する情報出力手段と、を具備
   し、 前記ｎ個のＬＳＩのうち少なくとも一のＬＳＩが外部か
   ら前記パイプライン段数情報を読み込むための情報読み
   込み手段と、読み込んだパイプライン段数情報を基に該
   ＬＳＩ内部のパイプライン情報格納段数を可変に調整す
   る遅延調整手段と、を具備することを特徴とするデータ
   処理装置。
2. 【請求項２】一のＬＳＩ又は互いに縦続形態に接続され
   た複数のＬＳＩから成るＬＳＩ群であって、互いに並列
   形態に接続された複数のＬＳＩ群を含み、入力されたデ
   ータは前記複数のＬＳＩ群に共通入力され、 更に、前記複数のＬＳＩ群の後段に配置され、前記複数
   のＬＳＩ群の各群がそれぞれ出力する複数の出力データ
   を入力し、入力された複数のデータの同期処理を行なう
   ＬＳＩを含む、データ処理装置において、 前記複数のＬＳＩ群の各群を構成するＬＳＩが、ＬＳＩ
   内部における１又は複数の信号処理経路に対応した論理
   遅延情報を格納する情報格納手段と、該情報格納手段に
   格納された論理遅延情報のうち選択された信号処理経路
   に対応する論理遅延情報を外部に出力する情報出力手段
   と、を備え、 前記複数のＬＳＩ群の後段に配置され複数のデータの同
   期処理を行なうＬＳＩが、論理遅延情報を読み込むため
   の情報読み込み手段と、読み込んだ論理遅延情報を基に
   論理遅延を可変に調整する遅延調整手段と、を備えると
   共に、前記複数のＬＳＩ群の各群を構成するＬＳＩか
   ら、それぞれ選択された信号処理経路に対応する論理遅
   延情報を読み込み、前記複数のＬＳＩ群の出力である複
   数のデータの論理遅延を一致させて互いに同時に処理す
   るように構成したことを特徴とするデータ処理装置。
3. 【請求項３】前記データ処理装置において、第１乃至第
   ｍ（ｍ＜ｎなる整数）のＬＳＩにより第１のデータに対
   して第１の処理がなされ、 第ｍ＋１乃至第ｍ＋ｋ（ｍ＋ｋ＜ｎなる整数）のＬＳＩ
   により前記第１のデータに対して第２の処理がなされ、 第ｍ＋ｋ＋１（ｍ＋ｋ＋１≦ｎなる整数）のＬＳＩの一
   方の入力に前記第１の処理結果を入力し、他方の入力に
   前記第２の処理結果を入力し該第１、第２の処理結果か
   ら第３の処理がなされ、 前記第１乃至第ｍのＬＳＩ、及び前記ｍ＋１乃至第ｍ＋
   ｋのＬＳＩがそれぞれ前記情報格納手段、及び前記情報
   出力手段を具備し、 前記第１乃至第ｍのＬＳＩの第１乃至第ｍの各々の情報
   格納手段には、前記第１の処理が行われる場合の第１乃
   至第ｍのＬＳＩのそれぞれの処理に要する第１乃至第ｍ
   のパイプライン段数が格納され、その各々が前記情報出
   力手段を介してＬＳＩ外部に出力され、 前記第ｍ＋１乃至第ｍ＋ｋのＬＳＩの各々の情報格納手
   段には、前記第２の処理が行われる場合の第ｍ＋１乃至
   第ｍ＋ｋのＬＳＩのそれぞれの処理に要する第ｍ＋１乃
   至第ｍ＋ｋのパイプライン段数が格納され、その各々が
   前記情報出力手段を介してＬＳＩ外部に出力されると共
   に、 前記第ｍ＋ｋ＋１のＬＳＩは前記情報読み込み手段、及
   び前記遅延調整手段を具備し、 該遅延調整手段の信号入力には前記第ｍ＋ｋ＋１のＬＳ
   Ｉに入力された前記第１、第２の処理結果のいずれか一
   方が入力され、他方の処理結果と前記遅延調整手段を介
   した処理結果から前記第３の処理がなされるようにし、
   前記情報読み込み手段により前記第１乃至第ｍ、及び第
   ｍ＋１乃至第ｍ＋ｋのパイプライン段数情報を読み込
   み、該パイプライン段数情報により前記遅延調整手段の
   パイプライン段数を制御されるようにしたことを特徴と
   する請求項１記載のデータ処理装置。
4. 【請求項４】前記各ＬＳＩの情報出力手段からの出力、
   及び前記情報読み込み手段に対する入力がシリアルバス
   伝送により行われることを特徴とする請求項１乃至３の
   いずれか一に記載のデータ処理装置。
5. 【請求項５】前記各ＬＳＩが、その内部演算の少なくと
   も一部がパイプライン化された処理でなされることを特
   徴とする請求項２記載のデータ処理装置。
6. 【請求項６】前記複数のＬＳＩ群の各群を構成するＬＳ
   Ｉの少なくとも一が、互いに並列形態に接続され外部か
   ら与えられる選択制御情報に基づき択一的に選択される
   複数の信号処理回路を含み、前記情報格納手段には前記
   複数の信号処理回路の論理遅延情報をそれぞれ格納し、
   前記選択制御情報に基づき選択された信号処理回路に対
   応する論理遅延情報を出力すること特徴とする請求項２
   又は５記載のデータ処理装置。
7. 【請求項７】前記情報格納手段には、前記信号処理経路
   の基本遅延量に対する差分値を格納することを特徴とす
   る請求項６記載のデータ処理装置。