JPH07244091A - Signal detector circuit and noise measuring circuit - Google Patents
Signal detector circuit and noise measuring circuitInfo
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- JPH07244091A JPH07244091A JP3270294A JP3270294A JPH07244091A JP H07244091 A JPH07244091 A JP H07244091A JP 3270294 A JP3270294 A JP 3270294A JP 3270294 A JP3270294 A JP 3270294A JP H07244091 A JPH07244091 A JP H07244091A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、信号検出回路及びノイ
ズ測定回路に関するものであり、更に詳しく言えば、ピ
ーク値を有する信号を検出する回路及びその応用回路の
改善に関するものである。近年，交通量が激しい地域の
騒音を測定する騒音検出計や、スピーカの性能試験等に
おいて、ノイズ測定装置が使用される。例えば、当該装
置には不規則な入力信号を検出する信号検出回路が内蔵
される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal detecting circuit and a noise measuring circuit, and more particularly to an improvement of a circuit for detecting a signal having a peak value and its application circuit. 2. Description of the Related Art In recent years, noise measuring devices have been used in noise detectors that measure noise in areas with heavy traffic and in performance tests of speakers. For example, the device includes a signal detection circuit that detects an irregular input signal.
【０００２】これによれば、入力信号を半周期毎にレベ
ルシフトし、それを正負の基準電圧と比較し、この比較
結果を出力している。しかし、一定期間内の最大ピーク
レベルを検出することが困難である。そこで、入力信号
の正側ピーク値と負側ピーク値とを任意の期間保持し、
これを比較することにより、振幅が異なるノイズ信号等
を精度良く検出することができる回路及び応用回路が望
まれている。According to this method, the input signal is level-shifted every half cycle, and it is compared with positive and negative reference voltages, and the comparison result is output. However, it is difficult to detect the maximum peak level within a certain period. Therefore, hold the positive peak value and negative peak value of the input signal for an arbitrary period,
There is a demand for a circuit and an application circuit capable of accurately detecting noise signals having different amplitudes by comparing these.
【０００３】[0003]
【従来の技術】図５〜７は、従来例に係る説明図であ
る。図５は従来例に係るピーク検出回路の説明図であ
る。また、図６は、従来例に係る信号検出回路の説明図
をそれぞれ示している。例えば、任意の交流信号のピー
クレベルを検出するピーク検出回路は、図５（Ａ）に示
すように、半波整流回路１及び加算回路２を備える。こ
の回路は、特開昭５８−１０６７６３号のピーク検出回
路に見られる。2. Description of the Related Art FIGS. 5 to 7 are explanatory views according to a conventional example. FIG. 5 is an explanatory diagram of a peak detection circuit according to a conventional example. Further, FIG. 6 is an explanatory diagram of a signal detection circuit according to a conventional example. For example, a peak detection circuit that detects the peak level of an arbitrary AC signal includes a half-wave rectification circuit 1 and an addition circuit 2 as shown in FIG. This circuit is found in the peak detection circuit of JP-A-58-106763.
【０００４】当該回路の機能は、半波整流回路１により
図５（Ｂ）に示すように、入力信号ＶINを半周期毎に半
波整流する。そして正負両ピークに対応する２個の直流
電圧ＶＡ，ＶＢを加算回路２に出力する。これらの和に
相当する直流電圧ＶＡ＋ＶＢを出力電圧ＶOUT とする。
これにより、入力信号ＶINがピークｔｏピーク電圧Ｖ
P-P ＝ＶOUT として検出される。The function of the circuit is that the half-wave rectifier circuit 1 half-wave rectifies the input signal VIN every half cycle as shown in FIG. 5 (B). Then, the two DC voltages VA and VB corresponding to both the positive and negative peaks are output to the adding circuit 2. The DC voltage VA + VB corresponding to the sum of these is set as the output voltage VOUT.
As a result, the input signal VIN has a peak-to-peak voltage V
Detected as PP = VOUT.
【０００５】また、任意の交流信号を検出する信号検出
回路は、図６（Ａ）に示すように、ピークホールド回路
３，４，選択回路５，比較器６及び制御回路7 を備え
る。この回路は、特開昭５８−２０５３３０号の信号検
出回路に見られる。当該回路の機能は、両ピークホール
ド回路３，４に、図６（Ｂ）に示すような入力信号ＶIN
が入力されると、一方のピークホールド回路２では、信
号ＶINの正のピークレベルが基準レベルＶＲに保持さ
れ、信号波形全体が正方向にレベルシフトされる。この
レベルシフトされた信号ＶINが選択回路５に出力され
る。他方のピークホールド回路３では、信号ＶINの負の
ピークレベルが基準レベル−ＶＲに保持され、信号波形
全体が負方向にレベルシフトされる。このレベルシフト
された信号ＶINが選択回路５に出力される。A signal detection circuit for detecting an arbitrary AC signal comprises a peak hold circuit 3, 4, a selection circuit 5, a comparator 6 and a control circuit 7, as shown in FIG. 6 (A). This circuit is found in the signal detection circuit of JP-A-58-205330. The function of this circuit is that the peak hold circuits 3 and 4 receive the input signal VIN as shown in FIG.
Is input, one of the peak hold circuits 2 holds the positive peak level of the signal VIN at the reference level VR and shifts the entire signal waveform in the positive direction. The level-shifted signal VIN is output to the selection circuit 5. In the other peak hold circuit 3, the negative peak level of the signal VIN is held at the reference level -VR, and the entire signal waveform is level-shifted in the negative direction. The level-shifted signal VIN is output to the selection circuit 5.
【０００６】この各々の正負のピークホールド回路３，
４の出力は選択回路５により入力信号の半周期毎に切り
換えられる。選択回路５により選択された信号ＶINは比
較器６に出力される。比較器６では、正方向にレベルシ
フトした信号ＶINのときは、それが負の基準レベルと比
較され、負方向にレベルシフトした信号ＶINのときは、
それが正の基準レベルとそれぞれ比較される。この比較
結果から「Ｈ」レベルの電圧がＶＨ，「Ｌ」レベルの電
圧がＶＬとなる出力電圧ＶOUT が得られる。Each of the positive and negative peak hold circuits 3,
The output of 4 is switched by the selection circuit 5 every half cycle of the input signal. The signal VIN selected by the selection circuit 5 is output to the comparator 6. In the comparator 6, when the signal VIN is level-shifted in the positive direction, it is compared with the negative reference level, and when the signal VIN is level-shifted in the negative direction,
It is compared with the positive reference level respectively. From this comparison result, the output voltage VOUT at which the "H" level voltage is VH and the "L" level voltage is VL is obtained.
【０００７】これにより、入力信号ＶINがピークtoピー
ク電圧ＶP-P ＝ＶOUT として検出される。As a result, the input signal VIN is detected as the peak-to-peak voltage V PP = V OUT.
【０００８】[0008]
【発明が解決しようとする課題】ところで、従来例のピ
ーク検出回路によれば、入力信号ＶINが同じ波形を繰返
す交流信号のときは、正又は負のピークレベルは一定で
あり、その和に相当する直流電圧も一定である。従っ
て、任意の時間内における正負両ピーク間の電圧も一定
である。By the way, according to the peak detection circuit of the prior art, when the input signal VIN is an AC signal which repeats the same waveform, the positive or negative peak level is constant and corresponds to the sum thereof. The DC voltage to be applied is also constant. Therefore, the voltage between the positive and negative peaks within a given time is also constant.
【０００９】しかし、図７（Ａ）に示すような交流信号
とならない不規則な入力信号ＶINのピークレベルを検出
する場合には、正負両ピーク間の電圧が一定せずに変動
する。このため、正負ピークの和の直流電圧も変動す
る。また、任意の時間内において、正負ピーク間電圧の
最大値を求める要求があった場合、信号保持機能が無い
ため、加算回路２から得られる電圧ＶOUT は図６（Ｂ）
や図７（Ａ）に示すように、その時間内の最後の値（電
圧値）しか得られないという問題がある。However, when detecting the peak level of the irregular input signal VIN which does not become an AC signal as shown in FIG. 7A, the voltage between the positive and negative peaks fluctuates without being constant. Therefore, the DC voltage of the sum of the positive and negative peaks also changes. Further, when there is a request for obtaining the maximum value of the positive / negative peak-to-peak voltage within an arbitrary time, the voltage VOUT obtained from the adder circuit 2 is shown in FIG.
As shown in FIG. 7A, there is a problem that only the last value (voltage value) within that time can be obtained.
【００１０】また、従来例の信号検出回路によれば、図
６に示すように、入力信号ＶINを半周期毎にレベルシフ
トし、それを正負の基準電圧ＶＲ，−ＶＲと比較し、こ
の比較結果を出力電圧ＶOUT （ＶＨ又はＶＬ）として出
力している。このため、一定期間（正側又は負側のピー
ク波形が複数回現れる期間）内において、振幅値が毎回
異なる入力信号ＶINを検出する要求があった場合、例え
ば、図７（Ｂ）に示すようにプラス側での最大振幅値を
保持するような場合には、従来例の回路では信号検出が
困難となるという問題がある。これは、半周期毎にピー
クホールド回路３，４，が保持動作を終了するためであ
る。また、半周期前の最大振幅値（ピーク値）と現在の
半周期の最大振幅値（ピーク値）との比較が行われてい
ないためと考えられる。Further, according to the signal detecting circuit of the conventional example, as shown in FIG. 6, the input signal VIN is level-shifted every half cycle, and it is compared with the positive and negative reference voltages VR and -VR, and this comparison is performed. The result is output as the output voltage VOUT (VH or VL). Therefore, when there is a request to detect the input signal VIN whose amplitude value is different each time within a certain period (a period in which the positive or negative peak waveform appears multiple times), for example, as shown in FIG. 7B. In the case where the maximum amplitude value on the plus side is held, there is a problem that it is difficult to detect a signal in the conventional circuit. This is because the peak hold circuits 3, 4 end the holding operation every half cycle. It is also considered that the maximum amplitude value (peak value) before the half cycle and the current maximum amplitude value (peak value) during the half cycle are not compared.
【００１１】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、入力信号の正側ピーク値と負側ピ
ーク値とを任意の期間保持し、これを比較することによ
り、振幅が異なるノイズ信号等を精度良く検出すること
が可能となる信号検出回路及びノイズ測定回路の提供を
目的とする。The present invention has been made in view of the problems of the conventional example, and holds the positive side peak value and the negative side peak value of the input signal for an arbitrary period and compares them to obtain the amplitude. It is an object of the present invention to provide a signal detection circuit and a noise measurement circuit capable of accurately detecting a noise signal or the like having different values.
【００１２】[0012]
【課題を解決するための手段】図１（Ａ）は、本発明に
係る信号検出回路の原理図であり、図１（Ｂ）は、本発
明に係るノイズ測定回路の原理図をそれぞれ示してい
る。本発明の信号検出回路は図１（Ａ）に示すように、
入力信号ＶINの正側の波形をサンプリングして正側のサ
ンプル電圧ＶＡを順次保持し、前記保持された正側のサ
ンプル電圧ＶＡと入力信号ＶINとを比較しながら、正側
のサンプル電圧ＶＡの最大値を順次更新する正側ピーク
ホールド部１１と、前記入力信号ＶINの負側の波形をサ
ンプリングして負側のサンプル電圧ＶＢを順次保持し、
前記保持された負側のサンプル電圧ＶＢと入力信号ＶIN
とを比較しながら、負側のサンプル電圧ＶＢの最大値を
順次更新する負側ピークホールド部１２と、前記正側の
サンプル電圧ＶＡと負側のサンプル電圧ＶＢとを順次加
算する演算部１３とを備えることを特徴とする。FIG. 1A is a principle diagram of a signal detecting circuit according to the present invention, and FIG. 1B is a principle diagram of a noise measuring circuit according to the present invention. There is. The signal detection circuit of the present invention, as shown in FIG.
The positive side waveform of the input signal VIN is sampled to sequentially hold the positive side sample voltage VA, and the positive side sample voltage VA is compared with the held positive side sample voltage VA. A positive-side peak hold unit 11 that sequentially updates the maximum value, and a negative-side waveform of the input signal VIN is sampled to sequentially hold a negative-side sample voltage VB,
The held negative sample voltage VB and the input signal VIN
And a negative peak hold unit 12 that sequentially updates the maximum value of the negative sample voltage VB, and an arithmetic unit 13 that sequentially adds the positive sample voltage VA and the negative sample voltage VB. It is characterized by including.
【００１３】本発明の信号検出回路において、前記正側
ピークホールド部１１は、入力信号ＶINの正側の波形を
サンプリングし、前記サンプリングされた正側のサンプ
ル電圧ＶＡを順次保持する第１のサンプルホールド回路
11Ａと、前記保持された正側のサンプル電圧ＶＡと入力
信号ＶINとを比較して正側のサンプル電圧ＶＡの最大値
を順次更新する第１の比較回路11Ｂとを有し、前記負側
ピークホールド部１２は、入力信号ＶINの負側の波形を
サンプリングし、前記サンプリングされた負側のサンプ
ル電圧ＶＢを順次保持する第２のサンプルホールド回路
12Ａと、前記保持された負側のサンプル電圧ＶＢと入力
信号ＶINとを比較して負側のサンプル電圧ＶＢの最大値
を順次更新する第２の比較回路12Ｂとを有することを特
徴とする。In the signal detection circuit according to the present invention, the positive side peak hold section 11 samples the positive side waveform of the input signal VIN and holds the sampled positive side sample voltage VA sequentially. Hold circuit
11A and a first comparison circuit 11B that compares the held positive-side sample voltage VA with the input signal VIN and sequentially updates the maximum value of the positive-side sample voltage VA. The hold unit 12 samples a negative-side waveform of the input signal VIN and sequentially holds the sampled negative-side sample voltage VB.
12A, and a second comparison circuit 12B that compares the held negative-side sample voltage VB with the input signal VIN to sequentially update the maximum value of the negative-side sample voltage VB.
【００１４】本発明の信号検出回路において、前記正側
のサンプリング期間、及び、負側のサンプリング期間を
設定する時間設定回路１４が設けられることを特徴とす
る。本発明のノイズ測定回路は、図１（Ｂ）に示すよう
に、入力信号ＶINの正側及び負側の波形をサンプリング
し、前記入力信号ＶINの正側の電圧の最大値及び負側の
電圧の最大値を検出して出力電圧ＶOUT を出力する信号
検出手段１５と、前記出力電圧ＶOUT と基準電圧ＶＲと
を比較して比較結果信号ＶＣを出力する比較手段１６と
を備え、前記信号検出手段１５が本発明の信号検出回路
から成ることを特徴とする。The signal detection circuit of the present invention is characterized in that a time setting circuit 14 for setting the positive sampling period and the negative sampling period is provided. The noise measuring circuit of the present invention, as shown in FIG. 1B, samples the positive and negative waveforms of the input signal VIN, and determines the maximum positive voltage and the negative voltage of the input signal VIN. The signal detecting means 15 for detecting the maximum value of the output voltage VOUT and the comparing means 16 for comparing the output voltage VOUT with the reference voltage VR and outputting the comparison result signal VC. 15 is a signal detection circuit of the present invention.
【００１５】本発明のノイズ測定回路において、前記比
較結果信号ＶＣを出力するラッチ回路１７と、前記ラッ
チ回路１７及び前記信号検出手段１５の動作を初期化す
るリセット回路１８が設けられることを特徴とし、上記
目的を達成する。In the noise measuring circuit of the present invention, a latch circuit 17 for outputting the comparison result signal VC and a reset circuit 18 for initializing the operations of the latch circuit 17 and the signal detecting means 15 are provided. , To achieve the above purpose.
【００１６】[0016]
【作 用】本発明の信号検出回路の動作を説明する。例
えば、入力信号ＶINが当該回路に入力されると、その正
側の波形が正側ピークホールド部１１によりサンプリン
グされ、正側のサンプル電圧ＶＡが順次保持される。こ
の保持された正側のサンプル電圧ＶＡは入力信号ＶINと
比較されながら、当該電圧ＶＡの最大値が順次更新され
る。[Operation] The operation of the signal detection circuit of the present invention will be described. For example, when the input signal VIN is input to the circuit, the positive-side waveform is sampled by the positive-side peak hold unit 11, and the positive-side sample voltage VA is sequentially held. While the held positive-side sample voltage VA is compared with the input signal VIN, the maximum value of the voltage VA is sequentially updated.
【００１７】この際に、第１のサンプルホールド回路11
Ａは、入力信号ＶINの正側の波形をサンプリングし、例
えば、正側のサンプル電圧ＶＡが保持容量に充電され
る。また、充電された正側のサンプル電圧ＶＡは入力信
号ＶINと第１の比較回路11Ｂにより比較され、正側のサ
ンプル電圧ＶＡの最大値が順次更新される。負側ピーク
ホールド部１２では、入力信号ＶINの負側の波形がサン
プリングされ、負側のサンプル電圧ＶＢが順次保持され
る。この保持された負側のサンプル電圧ＶＢは入力信号
ＶINと比較されながら、当該電圧ＶＢの最大値が順次更
新される。At this time, the first sample hold circuit 11
A samples the positive-side waveform of the input signal VIN, and the positive-side sample voltage VA is charged in the holding capacitor, for example. The charged positive side sample voltage VA is compared with the input signal VIN by the first comparison circuit 11B, and the maximum value of the positive side sample voltage VA is sequentially updated. The negative-side peak hold unit 12 samples the negative-side waveform of the input signal VIN and sequentially holds the negative-side sample voltage VB. The held negative sample voltage VB is compared with the input signal VIN, and the maximum value of the voltage VB is sequentially updated.
【００１８】この際に、第２のサンプルホールド回路12
Ａは、入力信号ＶINの負側の波形をサンプリングし、例
えば、負側のサンプル電圧ＶＢが保持容量に充電され
る。また、充電された負側のサンプル電圧ＶＢは入力信
号ＶINと第２の比較回路12Ｂにより比較され、負側のサ
ンプル電圧ＶＢの最大値が順次更新される。このため、
保持容量にそれぞれ充電された一番高いレベルの正側の
サンプル電圧ＶＡと一番低いレベルの負側のサンプル電
圧ＶＢとを演算部１３により順次加算することが可能と
なる。また、正負両ピーク間の電圧は従来例のピーク検
出回路に比べて一定になり、正負両ピークの和の直流電
圧が安定化する。At this time, the second sample and hold circuit 12
A samples the negative-side waveform of the input signal VIN, and, for example, the negative-side sample voltage VB is charged in the holding capacitor. The charged negative side sample voltage VB is compared with the input signal VIN by the second comparison circuit 12B, and the maximum value of the negative side sample voltage VB is sequentially updated. For this reason,
The arithmetic unit 13 can sequentially add the highest level positive side sample voltage VA and the lowest level negative side sample voltage VB charged in the storage capacitors, respectively. Further, the voltage between the positive and negative peaks becomes constant as compared with the peak detection circuit of the conventional example, and the DC voltage of the sum of the positive and negative peaks is stabilized.
【００１９】さらに、本発明の信号検出回路によれば、
正側，負側のピークホールド回路１１，１２のサンプル
ホールド動作は、入力信号の周期に依存されることな
く、時間設定回路１４により外部設定することができ
る。このことで、半周期前の最大ピークと現在の周期の
最大ピークとを比較することができる。これにより、交
流信号とならない不規則な入力信号ＶINの最大ピーク・
トウ・最小ピーク間の電圧の最大値を再現性良く検出す
ることが可能となる。また、任意の期間内の最大値の変
化を容易に検出することが可能となる。Further, according to the signal detection circuit of the present invention,
The sample hold operations of the positive and negative peak hold circuits 11 and 12 can be externally set by the time setting circuit 14 without depending on the cycle of the input signal. This makes it possible to compare the maximum peak of a half cycle before and the maximum peak of the current cycle. As a result, the maximum peak of the irregular input signal VIN that does not become an AC signal
It becomes possible to detect the maximum value of the voltage between the toe and the minimum peak with good reproducibility. Further, it becomes possible to easily detect the change of the maximum value within an arbitrary period.
【００２０】次に、本発明のノイズ測定回路の動作を説
明する。例えば、リセット回路１８により信号検出手段
１５及びラッチ回路１７が初期化され、入力信号ＶINの
正側及び負側の波形が信号検出手段１５によりサンプリ
ングされると、入力信号ＶINの正側の電圧の最大値及び
負側の電圧の最大値が検出され、入力信号ＶINの正負両
ピーク間の直流電圧ＶP-P が出力電圧ＶOUT として比較
手段１６に出力される。Next, the operation of the noise measuring circuit of the present invention will be described. For example, when the reset circuit 18 initializes the signal detection means 15 and the latch circuit 17 and the positive and negative waveforms of the input signal VIN are sampled by the signal detection means 15, the voltage on the positive side of the input signal VIN is changed. The maximum value and the maximum value of the negative voltage are detected, and the DC voltage V PP between the positive and negative peaks of the input signal VIN is output to the comparison means 16 as the output voltage VOUT.
【００２１】また、比較手段１６では、出力電圧ＶOUT
と基準電圧ＶＲとが比較され、その比較結果信号ＶＣが
ラッチ回路１７に出力される。このため、任意の期間内
の不規則な入力信号ＶINの最大の正側ピーク値と、負側
ピーク値の電圧の大小を容易に判定することが可能とな
る。これにより、振幅が異なるノイズ信号を精度良く測
定することが可能となり、騒音検出計やノイズ測定装置
の機能向上に寄与するところが大きい。Further, in the comparison means 16, the output voltage VOUT
And the reference voltage VR are compared, and the comparison result signal VC is output to the latch circuit 17. Therefore, it is possible to easily determine the magnitude of the voltage of the maximum positive-side peak value and the negative-side peak value of the irregular input signal VIN within an arbitrary period. This makes it possible to accurately measure noise signals having different amplitudes, which greatly contributes to improving the functions of the noise detector and the noise measuring device.
【００２２】[0022]
【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図２〜４は、本発明の実施例に係る
信号検出回路及びノイズ測定回路を説明する図である。 （１）信号検出回路の説明 図２（Ａ）は、本発明の第１の実施例に係る信号検出回
路の構成図であり、図２（Ｂ）は、そのサンプルホール
ド回路の構成図である。図３は、本発明の各実施例に係
る信号検出回路及びノイズ測定回路の動作波形図をそれ
ぞれ示している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, each embodiment of the present invention will be described with reference to the drawings. 2 to 4 are diagrams for explaining the signal detection circuit and the noise measurement circuit according to the embodiment of the present invention. (1) Description of Signal Detection Circuit FIG. 2A is a configuration diagram of the signal detection circuit according to the first embodiment of the present invention, and FIG. 2B is a configuration diagram of the sample hold circuit. . FIG. 3 shows operation waveform diagrams of the signal detection circuit and the noise measurement circuit according to each embodiment of the present invention.
【００２３】例えば、図３（Ａ）に示すような半周期毎
に、ピークレベルが変わる入力信号ＶINを検出する信号
検出回路は、図２に示すように、＋ピークホールド部２
１，−ピークホールド部２２，演算回路２３及びタイマ
ー回路２４を備える。すなわち、＋ピークホールド部２
１は図１（Ａ）の正側ピークホールド部１１の一例であ
り、入力信号ＶINの正側の波形をサンプリングして正側
のサンプル電圧ＶＡを順次保持し、保持された正側のサ
ンプル電圧ＶＡと入力信号ＶINとを比較しながら、正側
のサンプル電圧ＶＡの最大値を順次更新する回路であ
る。For example, as shown in FIG. 2, the signal detecting circuit for detecting the input signal VIN whose peak level changes every half cycle as shown in FIG.
1, a peak hold unit 22, an arithmetic circuit 23, and a timer circuit 24 are provided. That is, + peak hold unit 2
1 is an example of the positive-side peak hold unit 11 of FIG. 1A, which samples the positive-side waveform of the input signal VIN, sequentially holds the positive-side sample voltage VA, and holds the held positive-side sample voltage. This circuit sequentially updates the maximum value of the positive-side sample voltage VA while comparing VA and the input signal VIN.
【００２４】例えば、＋ピークホールド部２１はサンプ
ルホールド回路21Ａ，比較器21Ｂ，保持容量（以下ホー
ルドコンデンサという）ＣHA及び論理ゲート回路21Ｃを
有する。サンプルホールド回路21Ａは図１（Ａ）のサン
プルホールド回路11Ａの一例であり、例えば、図２
（Ｂ）に示すようにオペアンプＯＰ1 ，ＯＰ２，保護ダ
イオードＤ，スイッチ素子ＳＷ，抵抗Ｒ１，Ｒ２及びイ
ンバータINV を有する。入力信号ＶINはオペアンプＯＰ
1 の＋端子に入力される。オペアンプＯＰ1 の出力はス
イッチＳＷ及び保護ダイオードＤの一端に接続され、そ
の−端子はダイオードＤの他端と抵抗Ｒ１の一端に接続
される。For example, the + peak hold unit 21 has a sample hold circuit 21A, a comparator 21B, a holding capacitor (hereinafter referred to as a hold capacitor) CHA, and a logic gate circuit 21C. The sample hold circuit 21A is an example of the sample hold circuit 11A shown in FIG.
As shown in (B), it has operational amplifiers OP1 and OP2, a protection diode D, a switch element SW, resistors R1 and R2, and an inverter INV. Input signal VIN is operational amplifier OP
Input to the + terminal of 1. The output of the operational amplifier OP1 is connected to the switch SW and one end of the protection diode D, and its negative terminal is connected to the other end of the diode D and one end of the resistor R1.
【００２５】オペアンプＯＰ２の＋端子はスイッチＳＷ
及び抵抗Ｒ２の一端に接続され、その−端子は抵抗Ｒ１
の他端と当該オペアンプＯＰ２の出力に接続される。抵
抗Ｒ２の他端にはホールドコンデンサＣHAが接続され
る。スイッチ素子ＳＷはＭＯＳＦＥＴ等から成り、ロジ
ック入力に基づいてゲートがＯＮ／ＯFF制御される。こ
れにより、オペアンプＯＰ1 の出力がホールドコンデン
サＣHAに充電制御される。インバータINV はロジック入
力を反転し、それをスイッチＳＷのゲートに供給する。
抵抗Ｒ１及びＲ２は回路を安定化する素子である。The + terminal of the operational amplifier OP2 is a switch SW
And one end of the resistor R2, the negative terminal of which is connected to the resistor R1.
Is connected to the other end of the operational amplifier OP2. A hold capacitor CHA is connected to the other end of the resistor R2. The switch element SW is composed of a MOSFET or the like, and the gate is ON / OFF controlled based on the logic input. As a result, the output of the operational amplifier OP1 is controlled to charge the hold capacitor CHA. Inverter INV inverts the logic input and supplies it to the gate of switch SW.
The resistors R1 and R2 are elements that stabilize the circuit.
【００２６】比較器21Ｂは第１の比較回路11Ｂの一例で
あり、ホールドコンデンサＣHAに充電された正側のサン
プル電圧ＶＡと入力信号ＶINとを比較して正側のサンプ
ル電圧ＶＡの最大値を順次更新する回路である。例え
ば、比較器21Ｂは差動増幅回路から成り、入力信号ＶIN
が＋端子に入力され、−端子がサンプルホールド回路21
ＡのオペアンプＯＰ２の出力と演算回路２３の一方の入
力に接続される。The comparator 21B is an example of the first comparison circuit 11B, and compares the positive side sample voltage VA charged in the hold capacitor CHA with the input signal VIN to determine the maximum value of the positive side sample voltage VA. It is a circuit that updates sequentially. For example, the comparator 21B is composed of a differential amplifier circuit, and the input signal VIN
Is input to the + terminal and the-terminal is the sample and hold circuit 21
It is connected to the output of the operational amplifier OP2 of A and one input of the arithmetic circuit 23.
【００２７】ホールドコンデンサＣHAは入力信号ＶINの
正側のサンプル電圧ＶＡを充電するコンデンサである。
ホールドコンデンサＣHAは、サンプリング時間を考慮し
て容量値を選ぶ。例えば、容量値は、サンプリング時間
の時間内で、コンデンサの端子電圧が自然放電によっ
て、電圧低下の影響が少なくなるような値を選ぶ。論理
ゲート回路21ＣはスイッチＳＷをＯＮ／ＯFF制御する回
路である。例えば、回路21Ｃは二入力ＡＮＤ回路から成
り、比較器21Ｂの出力がＡＮＤ回路の一方の入力に接続
され、他方の入力がタイマー回路２４の出力に接続され
る。回路21Ｃは二入力ＡＮＤ回路の他に二入力ＯＲ回路
や二入力ＮＡＮＤ回路の他に二入力ＮＯＲ回路を適用す
る。これにより、入力信号ＶINの任意の期間内の正側の
波形をサンプリングし、サンプリングされた正側のサン
プル電圧ＶＡを順次保持することができる。The hold capacitor CHA is a capacitor for charging the sample voltage VA on the positive side of the input signal VIN.
The hold capacitor CHA selects a capacitance value in consideration of sampling time. For example, the capacitance value is selected such that the terminal voltage of the capacitor is less likely to be affected by the voltage drop due to spontaneous discharge within the sampling time. The logic gate circuit 21C is a circuit for ON / OFF controlling the switch SW. For example, the circuit 21C is composed of a two-input AND circuit, the output of the comparator 21B is connected to one input of the AND circuit, and the other input is connected to the output of the timer circuit 24. As the circuit 21C, a two-input NOR circuit is used in addition to a two-input OR circuit and a two-input NAND circuit in addition to the two-input AND circuit. This makes it possible to sample the positive-side waveform of the input signal VIN within an arbitrary period and sequentially hold the sampled positive-side sample voltage VA.
【００２８】−ピークホールド部２２はサンプルホール
ド回路22Ａ，比較器22Ｂ，ホールドコンデンサＣHB及び
論理ゲート回路22Ｃを有する。サンプルホールド回路22
Ａは図１（Ａ）のサンプルホールド回路12Ａの一例であ
る。当該回路の内部構成は図２（Ｂ）に示すようなサン
プルホールド回路21Ａと同様であるため、その説明を省
略する。The peak hold unit 22 has a sample hold circuit 22A, a comparator 22B, a hold capacitor CHB and a logic gate circuit 22C. Sample and hold circuit 22
A is an example of the sample hold circuit 12A of FIG. The internal structure of the circuit is the same as that of the sample hold circuit 21A as shown in FIG.
【００２９】比較器22Ｂは第２の比較回路12Ｂの一例で
あり、ホールドコンデンサＣHBに充電された負側のサン
プル電圧ＶＢと入力信号ＶINとを比較して負側のサンプ
ル電圧ＶＢの最大値を順次更新する回路である。例え
ば、比較器22Ｂは差動増幅回路から成り、入力信号ＶIN
が−端子に入力され、＋端子がサンプルホールド回路22
ＡのオペアンプＯＰ２の出力と演算回路２３の他方の入
力に接続される。The comparator 22B is an example of the second comparison circuit 12B, and compares the negative side sample voltage VB charged in the hold capacitor CHB with the input signal VIN to determine the maximum value of the negative side sample voltage VB. It is a circuit that updates sequentially. For example, the comparator 22B is composed of a differential amplifier circuit, and the input signal VIN
Is input to the-terminal, and the + terminal is connected to the sample-hold circuit 22.
It is connected to the output of the operational amplifier OP2 of A and the other input of the arithmetic circuit 23.
【００３０】ホールドコンデンサＣHBは入力信号ＶINの
負側のサンプル電圧ＶＢを充電するコンデンサである。
論理ゲート回路22Ｃは回路21Ｃと同様にスイッチＳＷを
ＯＮ／ＯFF制御する回路である。これにより、入力信号
ＶINの任意の期間内の負側の波形をサンプリングし、サ
ンプリングされた負側のサンプル電圧ＶＢを順次保持す
ることができる。The hold capacitor CHB is a capacitor for charging the sample voltage VB on the negative side of the input signal VIN.
The logic gate circuit 22C is a circuit for ON / OFF controlling the switch SW similarly to the circuit 21C. This makes it possible to sample the negative-side waveform of the input signal VIN within an arbitrary period and sequentially hold the sampled negative-side sample voltage VB.
【００３１】演算回路２３は演算部１３の一例であり、
正側のサンプル電圧ＶＡと負側のサンプル電圧ＶＢとを
順次加算する回路である。例えば、演算回路２３は演算
増幅器（オペアンプ）による差動増幅回路から成る。な
お、タイマー回路２４は時間設定回路１４の一例であ
り、正側のサンプリング期間Ｔ、及び、負側のサンプリ
ング期間Ｔを設定する回路である。タイマー回路２４の
出力は論理ゲート回路21Ｃ，22Ｃに接続される。一定時
間Ｔはタイマー回路２４の外付け定数によって決定す
る。The arithmetic circuit 23 is an example of the arithmetic unit 13,
It is a circuit that sequentially adds the positive-side sample voltage VA and the negative-side sample voltage VB. For example, the arithmetic circuit 23 is composed of a differential amplifier circuit including an operational amplifier (op amp). The timer circuit 24 is an example of the time setting circuit 14, and is a circuit that sets the positive sampling period T and the negative sampling period T. The output of the timer circuit 24 is connected to the logic gate circuits 21C and 22C. The fixed time T is determined by an external constant of the timer circuit 24.
【００３２】次に、本発明の実施例の信号検出回路の動
作を説明する。例えば、図３（Ａ）に示すような入力信
号ＶINが当該回路に入力されると、その正側の波形が＋
ピークホールド部２１によりサンプリングされ、正側の
サンプル電圧ＶＡが順次保持される。この保持された正
側のサンプル電圧ＶＡは入力信号ＶINと比較されなが
ら、当該電圧ＶＡの最大値が順次更新される。Next, the operation of the signal detection circuit according to the embodiment of the present invention will be described. For example, when an input signal VIN as shown in FIG. 3A is input to the circuit, the waveform on the positive side becomes +
The peak hold unit 21 samples and sequentially holds the positive-side sample voltage VA. While the held positive-side sample voltage VA is compared with the input signal VIN, the maximum value of the voltage VA is sequentially updated.
【００３３】すなわち、図３（Ａ）に示すような入力信
号ＶINが入力されると、期間Ｔの中で最初の＋側のピー
ク値はａ1 点となる。＋側のピークホールド部２１のサ
ンプルホールド出力は初期状態では０Ｖである。この出
力は、比較器21Ｂの−端子に入力され、また、比較器21
Ｂの＋端子には入力信号ＶINが入力されている。従っ
て、比較器21Ｂは−端子の０Ｖと＋端子の＋Ｖa1の比較
結果を出力する。この結果、比較器21Ｂの出力は「Ｈ」
レベルとなり、その出力は、サンプルホールド回路21Ａ
の論理ゲート回路21Ｃに入力される。これにより、スイ
ッチＳＷが「Ｈ」レベルを受けてＯＮ動作し、サンプル
ホールド回路21Ａがサンプル動作をする。このことで、
電圧Ｖa1がホールドコンデンサＣHAに充電される。That is, when the input signal VIN as shown in FIG. 3 (A) is input, the first + side peak value in the period T becomes a1 point. The sample hold output of the + side peak hold unit 21 is 0V in the initial state. This output is input to the-terminal of the comparator 21B, and the comparator 21B
The input signal VIN is input to the + terminal of B. Therefore, the comparator 21B outputs the comparison result of 0V at the-terminal and + Va1 at the + terminal. As a result, the output of the comparator 21B is "H".
It becomes the level, and its output is the sample hold circuit 21A.
Is input to the logic gate circuit 21C. As a result, the switch SW receives the "H" level and is turned on, and the sample hold circuit 21A performs the sampling operation. With this,
The voltage Va1 charges the hold capacitor CHA.
【００３４】次に、比較器21Ｂの＋端子が電圧Ｖa1より
も低くなると、比較器21Ｂの−端子にはホールドコンデ
ンサＣHAに充電されたＶa1が加わっているため、＋端子
よりも、−端子のほうが高くなる。このため、比較器21
Ｂの出力は、「Ｈ」レベル→「Ｌ」レベルに変化する。
この「Ｌ」レベルによって、サンプルホールド回路21Ａ
は、サンプル動作からホールド動作に遷移する。従っ
て、入力波形ＶINの取り込みを停止する。そして、サン
プルホールド出力はサンプルコンデンサＣHAに充電され
た電圧Ｖa1が、演算回路２３に出力している状態とな
る。Next, when the + terminal of the comparator 21B becomes lower than the voltage Va1, since the Va1 charged in the hold capacitor CHA is added to the − terminal of the comparator 21B, the − terminal of the + terminal is more than the + terminal. The higher the price. Therefore, the comparator 21
The output of B changes from "H" level to "L" level.
This "L" level causes the sample hold circuit 21A
Shifts from the sample operation to the hold operation. Therefore, the acquisition of the input waveform VIN is stopped. Then, the sample hold output is in a state in which the voltage Va1 charged in the sample capacitor CHA is being output to the arithmetic circuit 23.
【００３５】次の＋側のピーク値はａ２点である。この
ことから比較器21Ｂの＋端子に＋Ｖa1電圧より高い＋Ｖ
a2電圧が入力され、比較器21Ｂの＋端子が−端子より
も、高くなるので、出力は「Ｌ」レベルから「Ｈ」レベ
ルに変化する。これにより、スイッチＳＷが「Ｈ」レベ
ルを受けてＯＮ動作し、サンプルホールド回路21Ａがサ
ンプル動作に変化する。このことで、電圧Ｖa2がホール
ドコンデンサＣHAに充電される。以降は、比較器21Ｂの
＋端子が低くなると、サンプルホールド回路21Ａはホー
ルド動作となる。The next + side peak value is point a2. Therefore, the + terminal of the comparator 21B has a + V higher than the + Va1 voltage.
Since the a2 voltage is input and the + terminal of the comparator 21B becomes higher than the-terminal, the output changes from the "L" level to the "H" level. As a result, the switch SW receives the "H" level and is turned on, and the sample hold circuit 21A is changed to the sample operation. As a result, the voltage Va2 is charged in the hold capacitor CHA. After that, when the + terminal of the comparator 21B becomes low, the sample hold circuit 21A starts the hold operation.
【００３６】次の＋側のピーク値はａ３点である。この
ことから比較器21Ｂの＋端子が＋Ｖa3電圧になり、図３
（Ｂ）に示すように、その＋端子が−端子の＋Ｖa2電圧
よりも低いため、比較器21Ｂの出力は、「Ｌ」レベルの
ままである。従って、サンプルホールド回路21Ａはサン
プル動作を行わず、ホールド状態を継続する。つまり、
サンプルコンデンサＣHAに充電されている電圧よりも、
高い電圧の波形が入力されないと、入力波形ＶINの取り
込みを行わない。このため、コンデンサＣHAに充電され
ている電圧は常に、一番高い（最大ピークレベルと同
じ）電圧状態となる。The next + side peak value is point a3. From this, the + terminal of the comparator 21B becomes + Va3 voltage, as shown in FIG.
As shown in (B), the + terminal is lower than the + Va2 voltage of the-terminal, so the output of the comparator 21B remains at the "L" level. Therefore, the sample and hold circuit 21A does not perform the sampling operation and continues the hold state. That is,
Than the voltage charged in the sample capacitor CHA
If a high voltage waveform is not input, the input waveform VIN is not captured. Therefore, the voltage charged in the capacitor CHA is always in the highest voltage state (same as the maximum peak level).
【００３７】これにより、入力信号ＶINの正側の波形が
サンプルホールド回路11Ａにより、サンプリングされ、
正側のサンプル電圧ＶＡがホールドコンデンサＣHAに充
電される。また、充電された正側のサンプル電圧ＶＡを
入力信号ＶINと比較器21Ｂにより比較することで、正側
のサンプル電圧ＶＡの最大値を順次更新することができ
る。As a result, the waveform on the positive side of the input signal VIN is sampled by the sample hold circuit 11A,
The positive side sample voltage VA is charged in the hold capacitor CHA. Further, by comparing the charged positive side sample voltage VA with the input signal VIN by the comparator 21B, the maximum value of the positive side sample voltage VA can be sequentially updated.
【００３８】また、−ピークホールド部２２では、入力
信号ＶINの負側の波形がサンプリングされ、負側のサン
プル電圧ＶＢが順次保持される。この保持された負側の
サンプル電圧ＶＢは入力信号ＶINと比較されながら、当
該電圧ＶＢの最大値が順次更新される。すなわち、図３
（Ａ）に示すような入力信号ＶINが入力されると、期間
Ｔの中で最初の−側のピーク値はｂ1 点となる。−側の
ピークホールド部２２のサンプルホールド出力は初期状
態では０Ｖである。この出力は、比較器22Ｂの＋端子に
入力され、また、比較器22Ｂの−端子には入力信号ＶIN
が入力されている。In the -peak hold section 22, the negative side waveform of the input signal VIN is sampled and the negative side sample voltage VB is sequentially held. The held negative sample voltage VB is compared with the input signal VIN, and the maximum value of the voltage VB is sequentially updated. That is, FIG.
When the input signal VIN as shown in (A) is input, the first-side peak value in the period T becomes the point b1. The sample hold output of the negative peak hold unit 22 is 0V in the initial state. This output is input to the + terminal of the comparator 22B, and the input signal VIN is input to the-terminal of the comparator 22B.
Has been entered.
【００３９】従って、比較器22Ｂは＋端子の０Ｖと−端
子の−Ｖb1の比較結果を出力する。この結果、比較器22
Ｂの出力は「Ｈ」レベルとなり、その出力は、サンプル
ホールド回路22Ａの論理ゲート回路22Ｃに入力される。
これにより、スイッチＳＷが「Ｈ」レベルを受けてＯＮ
動作し、サンプルホールド回路22Ａがサンプル動作をす
る。このことで、電圧Ｖb1がホールドコンデンサＣHBに
充電される。Therefore, the comparator 22B outputs the comparison result of 0V at the + terminal and -Vb1 at the-terminal. As a result, the comparator 22
The output of B becomes "H" level, and its output is input to the logic gate circuit 22C of the sample hold circuit 22A.
As a result, the switch SW receives the "H" level and turns on.
The sample-hold circuit 22A operates and performs a sampling operation. As a result, the voltage Vb1 is charged in the hold capacitor CHB.
【００４０】次に、比較器22Ｂの−端子が電圧Ｖb1より
も高くなると、比較器22Ｂの＋端子にはホールドコンデ
ンサＣHAに充電されたＶb1が加わっているため、−端子
よりも、＋端子のほうが低くなる。このため、比較器22
Ｂの出力は、「Ｈ」レベル→「Ｌ」レベルに変化する。
この「Ｌ」レベルによって、サンプルホールド回路22Ａ
は、サンプル動作からホールド動作に遷移する。従っ
て、入力波形ＶINの取り込みを停止する。そして、サン
プルホールド出力はホールドコンデンサＣHBに充電され
た電圧Ｖb1が、演算回路２３に出力している状態とな
る。Next, when the-terminal of the comparator 22B becomes higher than the voltage Vb1, the Vb1 charged in the hold capacitor CHA is added to the + terminal of the comparator 22B. It will be lower. Therefore, the comparator 22
The output of B changes from "H" level to "L" level.
This "L" level causes the sample hold circuit 22A
Shifts from the sample operation to the hold operation. Therefore, the acquisition of the input waveform VIN is stopped. Then, the sample-hold output is in a state in which the voltage Vb1 charged in the hold capacitor CHB is being output to the arithmetic circuit 23.
【００４１】次の−側のピーク値はｂ２点である。この
ことから比較器22Ｂの−端子に−Ｖb1電圧より低い−Ｖ
b2電圧が入力され、比較器22Ｂの−端子が＋端子より
も、低くなるので、出力は「Ｌ」レベルから「Ｈ」レベ
ルに変化する。これにより、スイッチＳＷが「Ｈ」レベ
ルを受けてＯＮ動作し、サンプルホールド回路22Ａがサ
ンプル動作に変化する。このことで、電圧Ｖb2がホール
ドコンデンサＣHBに充電される。以降は、比較器22Ｂの
−端子が高くなると、サンプルホールド回路22Ａはホー
ルド動作となる。The next negative peak value is point b2. Therefore, -V lower than -Vb1 voltage is applied to the-terminal of comparator 22B.
Since the b2 voltage is input and the − terminal of the comparator 22B becomes lower than the + terminal, the output changes from the “L” level to the “H” level. As a result, the switch SW receives the "H" level and is turned on, and the sample hold circuit 22A is changed to the sample operation. As a result, the voltage Vb2 is charged in the hold capacitor CHB. After that, when the minus terminal of the comparator 22B goes high, the sample hold circuit 22A starts the hold operation.
【００４２】次の−側のピーク値はｂ３点である。この
ことから比較器22Ｂの−端子が−Ｖb3電圧になり、図３
（Ｃ）に示すように、その−端子が＋端子の−Ｖb2電圧
よりも高いため、比較器22Ｂの出力は、「Ｌ」レベルの
ままである。従って、サンプルホールド回路22Ａはサン
プル動作を行わず、ホールド状態を継続する。つまり、
ホールドコンデンサＣHBに充電されている電圧よりも、
低い電圧の波形が入力されないと、入力波形ＶINの取り
込みを行わない。このため、コンデンサＣHBに充電され
ている電圧は常に、一番低い（最小ピークレベルと同
じ）電圧状態となる。The next negative peak value is point b3. From this, the negative terminal of the comparator 22B becomes the voltage -Vb3,
As shown in (C), the − terminal has a higher voltage than the −Vb2 voltage at the + terminal, so the output of the comparator 22B remains at the “L” level. Therefore, the sample hold circuit 22A does not perform the sampling operation, and continues the hold state. That is,
Than the voltage charged in the hold capacitor CHB,
If the low voltage waveform is not input, the input waveform VIN is not captured. Therefore, the voltage charged in the capacitor CHB is always in the lowest (same as the minimum peak level) voltage state.
【００４３】これにより、入力信号ＶINの負側の波形が
サンプルホールド回路22Ａにより、サンプリングされ、
負側のサンプル電圧ＶＢがホールドコンデンサＣHBに充
電される。また、充電された負側のサンプル電圧ＶＢを
入力信号ＶINと比較器22Ｂにより比較することで、負側
のサンプル電圧ＶＢの最大値を順次更新することができ
る。As a result, the negative side waveform of the input signal VIN is sampled by the sample hold circuit 22A,
The negative side sample voltage VB is charged in the hold capacitor CHB. Further, by comparing the charged negative side sample voltage VB with the input signal VIN by the comparator 22B, the maximum value of the negative side sample voltage VB can be sequentially updated.
【００４４】また、ホールドコンデンサＣHBに充電され
た図３（Ｄ）に示すような入力信号ＶINの＋ピーク値に
相当する＋Ｖa1及び＋Ｖa2の直流電圧が＋ピークホール
ド部２１から演算回路２３に出力される。また、ホール
ドコンデンサＣHBに充電された図３（Ｄ）に示すような
入力信号ＶINの−ピーク値に相当する−Ｖb1及び−Ｖb2
の直流電圧が−ピークホールド部２２から演算回路２３
に出力される。これにより、演算回路２３では、＋Ｖa1
及び＋Ｖa2の直流電圧と、−Ｖb1及び−Ｖb2の直流電圧
を反転した電圧とが加算され、その出力電圧ＶOUT が出
力される。Further, the DC voltage of + Va1 and + Va2 corresponding to the + peak value of the input signal VIN charged in the hold capacitor CHB as shown in FIG. 3D is output from the + peak hold section 21 to the arithmetic circuit 23. It Further, -Vb1 and -Vb2 corresponding to the -peak value of the input signal VIN as shown in FIG. 3D charged in the hold capacitor CHB.
DC voltage of-from the peak hold unit 22 to the arithmetic circuit 23
Is output to. As a result, in the arithmetic circuit 23, + Va1
And + Va2 DC voltage and the voltage obtained by inverting the DC voltage of -Vb1 and -Vb2 are added, and the output voltage VOUT is output.
【００４５】このようにして、本発明の実施例に係る信
号検出回路によれば、図２（Ａ）に示すように、＋ピー
クホールド部２１，−ピークホールド部２２及び演算回
路２３を備える。このため、ホールドコンデンサＣHA，
ＣHBにそれぞれ充電された一番高いレベルの正側のサン
プル電圧ＶＡp と一番低いレベルの負側のサンプル電圧
ＶＢp とを演算回路２３により順次加算することが可能
となる。また、正負両ピーク間の電圧ピークtoピーク＝
ＶOUT は従来例のピーク検出回路に比べて一定になり、
正負両ピークの和の直流電圧が安定化する。In this way, the signal detection circuit according to the embodiment of the present invention includes the + peak hold unit 21, the −peak hold unit 22, and the arithmetic circuit 23, as shown in FIG. Therefore, hold capacitor CHA,
It is possible to sequentially add the highest level positive side sample voltage VAp and the lowest level negative side sample voltage VBp charged respectively to CHB by the arithmetic circuit 23. In addition, voltage peak to peak between both positive and negative peaks =
VOUT becomes constant compared to the peak detection circuit of the conventional example,
The sum of the positive and negative peaks stabilizes the DC voltage.
【００４６】さらに、本発明の実施例に係る信号検出回
路によれば、正側のサンプリング期間Ｔ、及び、負側の
サンプリング期間Ｔを設定するタイマー回路２４が設け
られる。このため、＋ピークホールド部２１及び−ピー
クホールド部２２のサンプルホールド動作は、入力信号
ＶINの周期に依存されることなく、タイマー回路２４に
より外部設定することができる。このことで、半周期前
の最大ピークと現在の周期の最大ピークとを比較するこ
とができる。Further, according to the signal detection circuit of the embodiment of the present invention, the timer circuit 24 for setting the positive sampling period T and the negative sampling period T is provided. Therefore, the sample hold operation of the + peak hold unit 21 and the −peak hold unit 22 can be externally set by the timer circuit 24 without depending on the cycle of the input signal VIN. This makes it possible to compare the maximum peak of a half cycle before and the maximum peak of the current cycle.
【００４７】これにより、任意の期間内の交流信号とな
らない不規則な入力信号ＶINの最大ピーク・to・最小ピ
ーク間の電圧の最大値を再現性良く検出することが可能
となる。また、任意の期間内の最大値の変化を容易に検
出することが可能となる。 （２）ノイズ測定回路の説明 図４は、本発明の第２の実施例に係るノイズ測定回路の
構成図を示している。第２の実施例では第１の実施例と
異なり、新たにコンパレータ２６，ラッチ回路１７及び
リセット回路１８が設けられる。As a result, the maximum value of the voltage between the maximum peak, the minimum peak and the minimum peak of the irregular input signal VIN which does not become an AC signal within an arbitrary period can be detected with good reproducibility. Further, it becomes possible to easily detect the change of the maximum value within an arbitrary period. (2) Description of Noise Measuring Circuit FIG. 4 is a block diagram of the noise measuring circuit according to the second embodiment of the present invention. Unlike the first embodiment, the second embodiment additionally includes a comparator 26, a latch circuit 17, and a reset circuit 18.
【００４８】例えば、半周期毎に、ピークレベルが変わ
るノイズ信号ＶINを測定するノイズ測定回路は、図４に
示すように、信号検出回路２５，コンパレータ２６，ラ
ッチ回路１７及びリセット回路１８を備える。すなわ
ち、信号検出回路２５は信号検出手段１５の一例であ
り、入力信号ＶINの正側及び負側の波形をサンプリング
し、入力信号ＶINの正側の電圧の最大値及び負側の電圧
の最大値を検出して出力電圧ＶOUT を出力する。信号検
出回路２５は本発明の第１の実施例に係る信号検出回路
から成り、ホールドコンデンサＣHA, ＣHBの両端にスイ
ッチＳ１，Ｓ２が設けられる点で異なる。For example, as shown in FIG. 4, the noise measuring circuit for measuring the noise signal VIN whose peak level changes every half cycle includes a signal detecting circuit 25, a comparator 26, a latch circuit 17 and a reset circuit 18. That is, the signal detection circuit 25 is an example of the signal detection means 15, samples the waveforms of the positive side and the negative side of the input signal VIN, and determines the maximum value of the positive side voltage and the maximum value of the negative side voltage of the input signal VIN. To output the output voltage VOUT. The signal detection circuit 25 comprises the signal detection circuit according to the first embodiment of the present invention, and is different in that switches S1 and S2 are provided at both ends of the hold capacitors CHA and CHB.
【００４９】スイッチＳＡはホールドコンデンサＣHAの
一端と接地線ＧNDとの間に接続される。スイッチＳＡは
ＭＯＳＦＥＴから成り、ゲートがリセット回路１８に接
続される。スイッチＳＡはリセット信号Ｓ１によりＯＮ
／ＯFF制御される。例えば、リセット時にスイッチＳＡ
をＯＮ動作にする。スイッチＳＢはホールドコンデンサ
ＣHBの一端と接地線ＧNDとの間に接続される。スイッチ
ＳＢはＭＯＳＦＥＴから成り、ゲートがリセット回路１
８に接続される。スイッチＳＢはリセット信号Ｓ２によ
りＯＮ／ＯFF制御される。例えば、リセット時にスイッ
チＳＢをＯＮ動作にする。The switch SA is connected between one end of the hold capacitor CHA and the ground line GND. The switch SA is composed of a MOSFET and has a gate connected to the reset circuit 18. Switch SA is turned on by reset signal S1
/ OFF is controlled. For example, switch SA at reset
Is turned on. The switch SB is connected between one end of the hold capacitor CHB and the ground line GND. The switch SB is composed of a MOSFET, and the gate is a reset circuit 1.
8 is connected. The switch SB is ON / OFF controlled by a reset signal S2. For example, the switch SB is turned on at the time of reset.
【００５０】コンパレータ２６は比較手段１６の一例で
あり、出力電圧ＶOUT と基準電圧ＶＲとを比較して比較
結果信号ＶＣを出力する。基準電圧ＶＲは判定用の電圧
である。コンパレータ２６は差動増幅回路からなる。ラ
ッチ回路１７は比較結果信号ＶＣを出力する。ラッチ回
路１７の出力は、「Ｈ」レベル又は「Ｌ」レベルであ
る。ラッチ回路１７は、リセット回路１８に接続され、
リセット信号Ｓ３によりＯＮ／ＯFF制御される。リセッ
ト回路１８はラッチ回路１７及び信号検出回路２５の動
作を初期化する。例えば、リセット回路１８は信号検出
回路２５にリセット信号Ｓ１，Ｓ２を出力し、ラッチ回
路１７にリセット信号Ｓ３をそれぞれ出力する。The comparator 26 is an example of the comparison means 16 and compares the output voltage VOUT with the reference voltage VR and outputs the comparison result signal VC. The reference voltage VR is a determination voltage. The comparator 26 is composed of a differential amplifier circuit. The latch circuit 17 outputs the comparison result signal VC. The output of the latch circuit 17 is at “H” level or “L” level. The latch circuit 17 is connected to the reset circuit 18,
ON / OFF control is performed by the reset signal S3. The reset circuit 18 initializes the operations of the latch circuit 17 and the signal detection circuit 25. For example, the reset circuit 18 outputs the reset signals S1 and S2 to the signal detection circuit 25 and the reset signal S3 to the latch circuit 17, respectively.
【００５１】次に、本発明の実施例に係るノイズ測定回
路の動作を説明する。例えば、タイマー回路２４を一定
期間ＴだけＯＮとし、リセット回路１８をＯFFすると、
スイッチＳＡ，ＳＢは開放され、ラッチ回路１７は出力
許可される。すなわち、リセット回路１８により信号検
出回路２５及びラッチ回路１７が初期化され、入力信号
ＶINの正側及び負側の波形が信号検出回路２５によりサ
ンプリングされると、入力信号ＶINの正側の電圧の最大
値及び負側の電圧の最大値が検出され、入力信号ＶINの
正負両ピーク間の直流電圧ＶP-P が出力電圧ＶOUT とし
てコンパレータ２６に出力される。Next, the operation of the noise measuring circuit according to the embodiment of the present invention will be described. For example, when the timer circuit 24 is turned on for a certain period T and the reset circuit 18 is turned off,
The switches SA and SB are opened, and the latch circuit 17 is permitted to output. That is, when the reset circuit 18 initializes the signal detection circuit 25 and the latch circuit 17 and the positive and negative waveforms of the input signal VIN are sampled by the signal detection circuit 25, the voltage of the positive side of the input signal VIN is changed. The maximum value and the maximum value of the negative voltage are detected, and the DC voltage V PP between the positive and negative peaks of the input signal VIN is output to the comparator 26 as the output voltage VOUT.
【００５２】また、コンパレータ２６では、出力電圧Ｖ
OUT と基準電圧ＶＲとが比較され、その比較結果信号Ｖ
Ｃがラッチ回路１７に出力される。このとき、サンプン
リング期間Ｔの間は、＋ピークホールド２１及び−ピー
クホールド部２２が動作状態となる。この間で、正負両
ピーク間の最大電圧がコンパレータ２６から出力され
る。その電圧レベルの判定は、「Ｈ」レベル又は「Ｌ」
レベルによって結果出力される。結果出力は期間Ｔを経
過しても、ラッチ回路１７により保持される。In the comparator 26, the output voltage V
OUT and the reference voltage VR are compared, and the comparison result signal V
C is output to the latch circuit 17. At this time, during the sampling period T, the + peak hold 21 and the −peak hold unit 22 are in operation. During this period, the maximum voltage between the positive and negative peaks is output from the comparator 26. The voltage level is determined by "H" level or "L"
The result is output depending on the level. The result output is held by the latch circuit 17 even after the period T has elapsed.
【００５３】なお、再度、図４のノイズ測定回路を動作
させる場合には、リセット回路１８をＯＮすると、スイ
ッチＳＡ，ＳＢは短絡されホールドコンデンサＣHA，Ｃ
HBの電圧は接地線ＧNDと同じ０Ｖになる。また、ラッチ
回路１７は初期状態に戻る。その後、リセット回路１８
をＯFFにして、タイマー回路１８をＯＮすると、＋ピー
クホールド２１及び−ピークホールド部２２が再度、動
作状態となる。When operating the noise measuring circuit of FIG. 4 again, when the reset circuit 18 is turned on, the switches SA and SB are short-circuited and the hold capacitors CHA and C are held.
The voltage of HB becomes 0V which is the same as the ground line GND. Further, the latch circuit 17 returns to the initial state. After that, the reset circuit 18
Is turned off and the timer circuit 18 is turned on, the + peak hold 21 and the −peak hold unit 22 are again in the operating state.
【００５４】このようにして、本発明の第２の実施例に
係るノイズ測定回路によれば、図４に示すように、信号
検出回路２５，コンパレータ２６，ラッチ回路１７及び
リセット回路１８を備え、信号検出回路２５が本発明の
信号検出回路から成る。このため、信号検出回路２５の
出力電圧ＶOUT を任意の期間内の不規則なノイズ信号Ｖ
INの最大の正側ピーク値と、負側ピーク値の電圧の大小
をコンパレータ２６により容易に判定することが可能と
なる。Thus, the noise measuring circuit according to the second embodiment of the present invention includes the signal detecting circuit 25, the comparator 26, the latch circuit 17 and the reset circuit 18, as shown in FIG. The signal detection circuit 25 comprises the signal detection circuit of the present invention. Therefore, the output voltage VOUT of the signal detection circuit 25 is set to the irregular noise signal V in an arbitrary period.
The comparator 26 can easily determine the magnitude of the voltage between the maximum positive peak value of IN and the negative peak value.
【００５５】これにより、振幅が異なるノイズ信号を精
度良く測定することが可能となり、騒音検出計やノイズ
測定装置の機能向上に寄与するところが大きい。As a result, noise signals having different amplitudes can be measured with high accuracy, which greatly contributes to improving the functions of the noise detector and the noise measuring device.
【００５６】[0056]
【発明の効果】以上説明したように、本発明の信号検出
回路によれば正側ピークホールド部，負側ピークホール
ド部及び演算部を備える。このため、両ピークホールド
部の保持容量にそれぞれ充電された一番高いレベルの正
側のサンプル電圧と一番低いレベルの負側のサンプル電
圧とを演算部により順次加算することが可能となる。ま
た、正負両ピーク間の電圧は従来例のピーク検出回路に
比べて一定になり、正負両ピークの和の直流電圧が安定
化する。As described above, according to the signal detection circuit of the present invention, the positive side peak hold section, the negative side peak hold section and the arithmetic section are provided. Therefore, it is possible to sequentially add the highest level positive side sample voltage and the lowest level negative side sample voltage charged in the storage capacitors of both peak hold units by the arithmetic unit. Further, the voltage between the positive and negative peaks becomes constant as compared with the peak detection circuit of the conventional example, and the DC voltage of the sum of the positive and negative peaks is stabilized.
【００５７】さらに、本発明の信号検出回路によれば、
正側のサンプリング期間、及び、負側のサンプリング期
間を設定する時間設定回路が設けられる。このため、正
側，負側のピークホールド回路のサンプルホールド動作
は、入力信号の周期に依存されることなく、時間設定回
路により外部設定することができる。このことで、半周
期前の最大ピークと現在の周期の最大ピークとを比較す
ることができる。Further, according to the signal detection circuit of the present invention,
A time setting circuit that sets the positive sampling period and the negative sampling period is provided. Therefore, the sample hold operation of the positive and negative peak hold circuits can be externally set by the time setting circuit without depending on the cycle of the input signal. This makes it possible to compare the maximum peak of a half cycle before and the maximum peak of the current cycle.
【００５８】さらに、本発明のノイズ測定回路によれ
ば、信号検出手段，比較手段，ラッチ回路及びリセット
回路を備え、信号検出手段が本発明の信号検出回路から
成る。このため、任意の期間内の不規則な入力信号の最
大の正側ピーク値と、負側ピーク値の電圧の大小を容易
に判定することが可能となる。また、任意の期間内の最
大値の変化を容易に検出することが可能となる。Further, according to the noise measuring circuit of the present invention, it is provided with the signal detecting means, the comparing means, the latch circuit and the reset circuit, and the signal detecting means comprises the signal detecting circuit of the present invention. Therefore, it is possible to easily determine the magnitude of the maximum positive-side peak value and the negative-side peak value of the irregular input signal within an arbitrary period. Further, it becomes possible to easily detect the change of the maximum value within an arbitrary period.
【００５９】これにより、振幅が異なるノイズ信号を精
度良く測定することが可能となり、騒音検出計やノイズ
測定装置の機能向上に寄与するところが大きい。As a result, noise signals having different amplitudes can be measured with high accuracy, which greatly contributes to improving the functions of the noise detector and the noise measuring device.
【図１】本発明に係る信号検出回路及びノイズ測定回路
の原理図である。FIG. 1 is a principle diagram of a signal detection circuit and a noise measurement circuit according to the present invention.
【図２】本発明の第１の実施例に係る信号検出回路の構
成図である。FIG. 2 is a configuration diagram of a signal detection circuit according to a first embodiment of the present invention.
【図３】本発明の第１の実施例に係る信号検出回路の動
作波形図である。FIG. 3 is an operation waveform diagram of the signal detection circuit according to the first embodiment of the present invention.
【図４】本発明の第２の実施例に係るノイズ測定回路の
構成図である。FIG. 4 is a configuration diagram of a noise measuring circuit according to a second embodiment of the present invention.
【図５】従来例に係るピーク検出回路の説明図である。FIG. 5 is an explanatory diagram of a peak detection circuit according to a conventional example.
【図６】従来例に係る信号検出回路の説明図である。FIG. 6 is an explanatory diagram of a signal detection circuit according to a conventional example.
【図７】従来例に係る問題点を説明する信号波形図であ
る。FIG. 7 is a signal waveform diagram illustrating a problem in the conventional example.
１１…正側ピークホールド回路、 11Ａ，12Ａ…第１，第２のサンプルホールド回路、 １２…負側ピークホールド回路、 11Ｂ，12Ｂ…第１，第２の比較回路、 １３…演算部、 １４…時間設定部、 １５…信号検出手段、 １６…比較手段、 １７…ラッチ回路、 １８…リセット回路、 ＶIN…入力信号( ノイズ信号）、 ＶＡ…正側のサンプル電圧、 ＶＢ…負側のサンプル電圧、 ＶＣ…比較結果信号。 11 ... Positive side peak hold circuit, 11A, 12A ... 1st, 2nd sample hold circuit, 12 ... Negative side peak hold circuit, 11B, 12B ... 1st, 2nd comparison circuit, 13 ... Operation part, 14 ... Time setting unit, 15 ... Signal detection means, 16 ... Comparison means, 17 ... Latch circuit, 18 ... Reset circuit, VIN ... Input signal (noise signal), VA ... Positive side sample voltage, VB ... Negative side sample voltage, VC ... Comparison result signal.
Claims (5)
リングして正側のサンプル電圧（ＶＡ）を順次保持し、
前記保持された正側のサンプル電圧（ＶＡ）と入力信号
（ＶIN）とを比較しながら、正側のサンプル電圧（Ｖ
Ａ）の最大値を順次更新する正側ピークホールド部（１
１）と、 前記入力信号（ＶIN）の負側の波形をサンプリングして
負側のサンプル電圧（ＶＢ）を順次保持し、前記保持さ
れた負側のサンプル電圧（ＶＢ）と入力信号（ＶIN）と
を比較しながら、負側のサンプル電圧（ＶＢ）の最大値
を順次更新する負側ピークホールド部（１２）と、 前記正側のサンプル電圧（ＶＡ）と負側のサンプル電圧
（ＶＢ）とを順次加算する演算部（１３）とを備えるこ
とを特徴とする信号検出回路。1. A positive side waveform of an input signal (VIN) is sampled to sequentially hold a positive side sample voltage (VA),
The positive side sample voltage (V) is compared with the held positive side sample voltage (VA) and the input signal (VIN).
The positive peak hold unit (1) that sequentially updates the maximum value of (A)
1), the negative side waveform of the input signal (VIN) is sampled to sequentially hold the negative side sample voltage (VB), and the held negative side sample voltage (VB) and the input signal (VIN) And a negative-side peak hold unit (12) that sequentially updates the maximum value of the negative-side sample voltage (VB), the positive-side sample voltage (VA) and the negative-side sample voltage (VB). And a computing unit (13) for sequentially adding the signal detection circuit.
入力信号（ＶIN）の正側の波形をサンプリングし、前記
サンプリングされた正側のサンプル電圧（ＶＡ）を保持
容量に充電する第１のサンプルホールド回路（11Ａ）
と、前記保持された正側のサンプル電圧（ＶＡ）と入力
信号（ＶIN）とを比較して正側のサンプル電圧（ＶＡ）
の最大値を順次更新する第１の比較回路（11Ｂ）とを有
し、 前記負側ピークホールド部（１２）は、入力信号（ＶI
N）の負側の波形をサンプリングし、前記サンプリング
された負側のサンプル電圧（ＶＢ）を保持容量に充電す
る第２のサンプルホールド回路（12Ａ）と、前記保持さ
れた負側のサンプル電圧（ＶＢ）と入力信号（ＶIN）と
を比較して負側のサンプル電圧（ＶＢ）の最大値を順次
更新する第２の比較回路（12Ｂ）とを有することを特徴
とする請求項１記載の信号検出回路。2. The positive side peak hold section (11) comprises:
A first sample-hold circuit (11A) that samples the positive-side waveform of the input signal (VIN) and charges the sampled positive-side sample voltage (VA) into a holding capacitor.
And the held positive side sample voltage (VA) and the input signal (VIN) are compared, and the positive side sample voltage (VA) is compared.
A first comparator circuit (11B) that sequentially updates the maximum value of the input signal (VI).
N), a second sample-hold circuit (12A) that samples the negative-side waveform, and charges the sampled negative-side sample voltage (VB) into a holding capacitor; and the held negative-side sample voltage (VB). 2. The signal according to claim 1, further comprising a second comparison circuit (12B) which compares VB) with the input signal (VIN) and sequentially updates the maximum value of the negative-side sample voltage (VB). Detection circuit.
側のサンプリング期間を設定する時間設定回路（１４）
が設けられることを特徴とする請求項１記載の信号検出
回路。3. A time setting circuit (14) for setting the positive sampling period and the negative sampling period.
The signal detection circuit according to claim 1, further comprising:
をサンプリングし、前記入力信号（ＶIN）の正側の電圧
の最大値及び負側の電圧の最大値を検出して出力電圧
（ＶOUT ）を出力する信号検出手段（１５）と、 前記出力電圧（ＶOUT ）と基準電圧（ＶＲ）とを比較し
て比較結果信号（ＶＣ）を出力する比較手段（１６）と
を備え、 前記信号検出手段（１５）が請求項１の信号検出回路か
ら成ることを特徴とするノイズ測定回路。4. The output voltage is obtained by sampling the positive-side and negative-side waveforms of the input signal (VIN) and detecting the maximum value of the positive-side voltage and the maximum value of the negative-side voltage of the input signal (VIN). A signal detecting means (15) for outputting (VOUT) and a comparing means (16) for comparing the output voltage (VOUT) with a reference voltage (VR) and outputting a comparison result signal (VC), A noise measuring circuit, characterized in that the signal detecting means (15) comprises the signal detecting circuit according to claim 1.
ッチ回路（１７）と、前記信号検出手段（１５）及びラ
ッチ回路（１７）の動作を初期化するリセット回路（１
８）が設けられることを特徴とする請求項４記載のノイ
ズ測定回路。5. A latch circuit (17) that outputs the comparison result signal (VC), and a reset circuit (1) that initializes the operations of the signal detection means (15) and the latch circuit (17).
8. The noise measuring circuit according to claim 4, wherein 8) is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270294A JPH07244091A (en) | 1994-03-02 | 1994-03-02 | Signal detector circuit and noise measuring circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270294A JPH07244091A (en) | 1994-03-02 | 1994-03-02 | Signal detector circuit and noise measuring circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07244091A true JPH07244091A (en) | 1995-09-19 |
Family
ID=12366190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270294A Withdrawn JPH07244091A (en) | 1994-03-02 | 1994-03-02 | Signal detector circuit and noise measuring circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07244091A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008539653A (en) * | 2005-04-28 | 2008-11-13 | フリースケール セミコンダクター インコーポレイテッド | Method of using logic threshold acquisition circuit and inverse peak detector |
| WO2021044828A1 (en) * | 2019-09-05 | 2021-03-11 | ミツミ電機株式会社 | Magnetic detection device and semiconductor integrated circuit for amplifying magnetic detection signal |
-
1994
- 1994-03-02 JP JP3270294A patent/JPH07244091A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008539653A (en) * | 2005-04-28 | 2008-11-13 | フリースケール セミコンダクター インコーポレイテッド | Method of using logic threshold acquisition circuit and inverse peak detector |
| US7684518B2 (en) | 2005-04-28 | 2010-03-23 | Freescale Semiconductor, Inc. | Logic threshold acquisition circuits and methods using reversed peak detectors |
| WO2021044828A1 (en) * | 2019-09-05 | 2021-03-11 | ミツミ電機株式会社 | Magnetic detection device and semiconductor integrated circuit for amplifying magnetic detection signal |
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