JPH07240471A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH07240471A JPH07240471A JP6030326A JP3032694A JPH07240471A JP H07240471 A JPH07240471 A JP H07240471A JP 6030326 A JP6030326 A JP 6030326A JP 3032694 A JP3032694 A JP 3032694A JP H07240471 A JPH07240471 A JP H07240471A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置に関
し、更に詳しく言えば、ＣＭＯＳ（Complementary ＭＯ
Ｓ）を備えた半導体集積回路装置の不要輻射などの諸問
題の改善に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more specifically, to a CMOS (Complementary MO
The present invention relates to improvement of various problems such as unnecessary radiation of a semiconductor integrated circuit device including S).
【０００２】[0002]
【従来の技術】以下で従来例に係るＣＭＯＳを備えた半
導体集積回路装置について説明する。従来のＣＭＯＳを
備えた半導体集積回路装置においては、ＣＭＯＳは高速
動作を実現するためにその閾値電圧は低く設定されてお
り、通常±０．８〜１．０Ｖ程度に設定されている。2. Description of the Related Art A conventional semiconductor integrated circuit device having a CMOS will be described below. In a conventional semiconductor integrated circuit device including a CMOS, the threshold voltage of the CMOS is set low in order to realize a high speed operation, and is usually set to about ± 0.8 to 1.0V.
【０００３】ＣＭＯＳの使用例の代表例として図５に示
すようなｐチャネル型ＭＯＳ型トランジスタ（以下ｐＭ
ＯＳと称する）とｎチャネル型ＭＯＳ型トランジスタ
（以下ｎＭＯＳと称する）が直列に接続されてなるＣＭ
ＯＳのインバータについて考える。一般に、ｎＭＯＳの
閾値電圧（Ｖｔｎｏ）、ｐＭＯＳの閾値電圧（Ｖｔｐ
ｏ）の関係は例えば±０．８〜１．０Ｖ程度の閾値電圧
で、電源電圧（ＶＤＤ）が５Ｖというように、 Ｖｔｐｏ ＋ Ｖｔｎｏ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たしている場合が多い。As a typical example of the use of CMOS, a p-channel type MOS transistor (hereinafter referred to as pM) as shown in FIG.
A CM in which an OS and an n-channel MOS transistor (hereinafter referred to as nMOS) are connected in series.
Consider an OS inverter. Generally, an nMOS threshold voltage (Vtno) and a pMOS threshold voltage (Vtp
The relationship of o) is, for example, a threshold voltage of about ± 0.8 to 1.0 V, and when the power supply voltage (VDD) is 5 V, the condition of Vtpo + Vtno <VDD [VDD is the power supply voltage] may be satisfied. Many.
【０００４】このインバータの入力電圧（Ｖｉｎ）と出
力電圧（Ｖｏｕｔ）との関係は図６に示すようなグラフ
になる。なお、図６では横軸が入力電圧（Ｖｉｎ）で縦
軸が出力電圧（Ｖｏｕｔ）であって、縦軸横軸ともに比
例目盛りである。図６のグラフに示すように、入力電圧
（Ｖｉｎ）が０Ｖから、ｎＭＯＳの閾値電圧（Ｖｔｎ
ｏ）までの間は、ｐＭＯＳが完全にＯＮされており、ｎ
ＭＯＳがＯＦＦされているので、電源電圧（ＶＤＤ）が
出力電圧（Ｖｏｕｔ）となる。The relationship between the input voltage (Vin) and the output voltage (Vout) of this inverter becomes a graph as shown in FIG. In FIG. 6, the horizontal axis is the input voltage (Vin) and the vertical axis is the output voltage (Vout), and the vertical axis and the horizontal axis are proportional scales. As shown in the graph of FIG. 6, from the input voltage (Vin) of 0V to the threshold voltage (Vtn) of the nMOS.
Up to o), the pMOS is completely ON, and n
Since the MOS is off, the power supply voltage (VDD) becomes the output voltage (Vout).
【０００５】また、入力電圧（Ｖｉｎ）が電源電圧（Ｖ
ＤＤ）からｐＭＯＳの閾値電圧（Ｖｔｐｏ）を引いた値
〔以下境界電圧（ＶＤＤ−Ｖｔｐｏ）と称する〕を超え
たときには、ｎＭＯＳが完全にＯＮされており、ｐＭＯ
ＳがＯＦＦされているので、接地電位（Ｖｓｓ）が出力
電圧（Ｖｏｕｔ）となる。しかし、入力電圧（Ｖｉｎ）
が、ｎＭＯＳの閾値電圧（Ｖｔｎｏ）から境界電圧（Ｖ
ＤＤ−Ｖｔｐｏ）までの間は、ｎＭＯＳとｐＭＯＳが同
時にＯＮされている状態であって、図６のグラフに示す
ようにアナログ的に電圧が降下している。従ってこの間
で図６に示すような貫通電流（ＫＩ）が流れていた。Further, the input voltage (Vin) is the power supply voltage (V
When the value exceeds a value obtained by subtracting the threshold voltage (Vtpo) of the pMOS from DD) (hereinafter referred to as a boundary voltage (VDD-Vtpo)), the nMOS is completely turned on, and the pMO is turned on.
Since S is off, the ground potential (Vss) becomes the output voltage (Vout). However, the input voltage (Vin)
From the threshold voltage (Vtno) of the nMOS to the boundary voltage (V
Until DD-Vtpo), the nMOS and the pMOS are simultaneously turned on, and the voltage drops in an analog manner as shown in the graph of FIG. Therefore, a through current (KI) as shown in FIG. 6 was flowing during this period.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路装置によれば、上述のように貫通電
流（ＫＩ）が流れてしまう。この貫通電流（ＫＩ）はＣ
ＭＯＳを備えた半導体集積回路装置の微細化によってト
ランジスタのインピーダンスが低下するので、相対的に
増加する。However, according to the conventional semiconductor integrated circuit device described above, the through current (KI) flows as described above. This through current (KI) is C
The miniaturization of the semiconductor integrated circuit device including the MOS lowers the impedance of the transistor, so that it relatively increases.
【０００７】従って、多数のＣＭＯＳを有する半導体集
積回路装置、例えばＰＬＬ（Phaselocked loop ）回路
を有する半導体集積回路装置などでは通常約５０００個
にも及ぶＣＭＯＳが用いられているが、従来はこの全て
のＣＭＯＳについて上記の±０．８〜１．０Ｖ程度の閾
値電圧のＣＭＯＳを用いていたので、この全てから貫通
電流が発生し、無視できないほどの影響が生じる。Therefore, in a semiconductor integrated circuit device having a large number of CMOSs, for example, a semiconductor integrated circuit device having a PLL (Phase Locked Loop) circuit, usually about 5000 CMOSs are used. As for the CMOS, since the above-mentioned CMOS having a threshold voltage of about ± 0.8 to 1.0 V is used, a shoot-through current is generated from all of these, and a non-negligible effect occurs.
【０００８】すなわち、これらの貫通電流が電源ライン
にのり、電源端子や出力端子などから不要輻射が発生し
てしまい、周辺の機器などに悪影響を及ぼしたり、入力
部のアンプや、オペアンプなどのアナログ回路の特性が
低下したり、ディジタル回路が誤動作するなどの問題が
生じていた。That is, these penetrating currents are transferred to the power supply line, and unnecessary radiation is generated from the power supply terminal, the output terminal, etc., which adversely affects peripheral equipment and the like. There have been problems such as deterioration of circuit characteristics and malfunction of digital circuits.
【０００９】[0009]
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ｐチャネル型ＭＯＳ型トランジ
スタ（ｐＭＯＳ２）の閾値電圧（Ｖｔｐ２）とｎチャネ
ル型ＭＯＳ型トランジスタ（ｎＭＯＳ２）の閾値電圧
（Ｖｔｎ２）が、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ２）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ２）とからなるＣＭＯＳを、高速動作も
しくはアナログ動作が要求されない箇所に用い、かつ高
速動作もしくはアナログ動作が要求される箇所について
はｐチャネル型ＭＯＳ型トランジスタ（ｐＭＯＳ１）の
閾値電圧（Ｖｔｐ１）とｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ１）の閾値電圧（Ｖｔｎ１）が、 Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ１）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ１）とからなるＣＭＯＳを用いることに
より、ＣＭＯＳに流れる貫通電流を減少せしめ、ひいて
は貫通電流が電源ラインに乗って生じる不要輻射や、他
の回路部分への悪影響を極力抑止することが可能になる
半導体集積回路装置を提供するものである。The present invention has been made in view of the above-mentioned drawbacks of the prior art. The threshold voltage (Vtp2) of the p-channel type MOS transistor (pMOS2) and the n-channel type MOS transistor (nMOS2) are set. A threshold voltage (Vtn2) is a high speed CMOS with the p-channel type MOS transistor (pMOS2) and the n-channel type MOS transistor (nMOS2) satisfying the condition that Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage]. Used in places where no operation or analog operation is required, and where high speed operation or analog operation is required, the threshold voltage (Vtp1) of the p-channel MOS transistor (pMOS1) and the n-channel MOS transistor (nMOS1) are used. The threshold voltage (Vtn1) is Vtp1 + Vtn1 <VDD [where VDD is the power supply voltage] By using a CMOS composed of the p-channel type MOS transistor (pMOS1) and the n-channel type MOS transistor (nMOS1), a through current flowing in the CMOS can be prevented. (EN) Provided is a semiconductor integrated circuit device capable of reducing unnecessary radiation and suppressing unnecessary radiation generated when a through current is carried on a power supply line and adverse effects on other circuit parts as much as possible.
【００１０】[0010]
【作 用】本発明に係る半導体集積回路装置によれば、
図１に示すようにｐチャネル型ＭＯＳ型トランジスタ
（ｐＭＯＳ２）の閾値電圧（Ｖｔｐ２）とｎチャネル型
ＭＯＳ型トランジスタ（ｎＭＯＳ２）の閾値電圧（Ｖｔ
ｎ２）が、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たすｐチャネル型ＭＯＳ型トランジスタ
（ｐＭＯＳ２）とｎチャネル型ＭＯＳ型トランジスタ
（ｎＭＯＳ２）とからなるＣＭＯＳを、高速動作もしく
はアナログ動作が要求されない箇所に用いており、それ
以外の高速動作もしくはアナログ動作が要求される箇所
については高速化、アナログ動作を可能にするために、
ｐチャネル型ＭＯＳ型トランジスタ（ｐＭＯＳ１）の閾
値電圧（Ｖｔｐ１）とｎチャネル型ＭＯＳ型トランジス
タ（ｎＭＯＳ１）の閾値電圧（Ｖｔｎ１）が Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たすｐチャネル型ＭＯＳ型トランジスタ
（ｐＭＯＳ１）と、ｎチャネル型ＭＯＳ型トランジスタ
（ｎＭＯＳ１）とからなるＣＭＯＳを用いている。[Operation] According to the semiconductor integrated circuit device of the present invention,
As shown in FIG. 1, the threshold voltage (Vtp2) of the p-channel MOS transistor (pMOS2) and the threshold voltage (Vt of the n-channel MOS transistor (nMOS2) are shown.
n2) is Vtp2 + Vtn2 ≧ VDD [where VDD is the power supply voltage], a CMOS composed of a p-channel type MOS transistor (pMOS2) and an n-channel type MOS transistor (nMOS2) is used for high-speed operation or analog operation. It is used in places that are not required, and in other places where high-speed operation or analog operation is required, in order to enable high-speed and analog operation,
A p-channel type that satisfies the condition that the threshold voltage (Vtp1) of the p-channel type MOS transistor (pMOS1) and the threshold voltage (Vtn1) of the n-channel type MOS transistor (nMOS1) are Vtp1 + Vtn1 <VDD [VDD is a power supply voltage] A CMOS including a MOS transistor (pMOS1) and an n-channel MOS transistor (nMOS1) is used.
【００１１】ここで、上記の Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす閾値電圧（Ｖｔｐ２，Ｖｔｎ２）を有
するｐチャネル型ＭＯＳ型トランジスタ（以下ｐＭＯＳ
と称する）とｎチャネル型ＭＯＳ型トランジスタ（以下
ｎＭＯＳと称する）が直列に接続されてなるＣＭＯＳの
インバータの動作特性について考える。このインバータ
の入力電圧（Ｖｉｎ）と出力電圧（Ｖｏｕｔ）との関係
は図３に示すようなグラフになる。Here, a p-channel MOS transistor (hereinafter referred to as pMOS) having a threshold voltage (Vtp2, Vtn2) satisfying the above condition Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage].
And an n-channel MOS transistor (hereinafter referred to as nMOS) are connected in series. The relationship between the input voltage (Vin) and the output voltage (Vout) of this inverter becomes a graph as shown in FIG.
【００１２】すなわち、この場合には従来のようなＣＭ
ＯＳと異なり、電源電圧（ＶＤＤ）からｐＭＯＳの閾値
電圧（Ｖｔｐ２）を引いた値〔以下境界電圧（ＶＤＤ−
Ｖｔｐ２）と称する〕が、ｎＭＯＳの閾値電圧（Ｖｔｎ
２）よりも小さくなる。このため、図３に示すように、
入力電圧（Ｖｉｎ）が０Ｖから境界電圧（ＶＤＤ−Ｖｔ
ｐ２）までの間は、ｐＭＯＳが完全にＯＮされ、ｎＭＯ
Ｓが完全にＯＦＦされているので、電源電圧（ＶＤＤ）
が出力電圧（Ｖｏｕｔ）となる。That is, in this case, the conventional CM
Unlike the OS, a value obtained by subtracting the threshold voltage (Vtp2) of the pMOS from the power supply voltage (VDD) [hereinafter, the boundary voltage (VDD-
Vtp2)] is the threshold voltage (Vtn) of the nMOS.
It is smaller than 2). Therefore, as shown in FIG.
The input voltage (Vin) changes from 0V to the boundary voltage (VDD-Vt
Until p2), pMOS is completely turned on and nMO
Since S is completely off, the power supply voltage (VDD)
Becomes the output voltage (Vout).
【００１３】また、入力電圧（Ｖｉｎ）がｎＭＯＳの閾
値電圧（Ｖｔｎ２）を超えたときには、ｎＭＯＳが完全
にＯＮされており、ｐＭＯＳが完全にＯＦＦされている
ので、接地電位（Ｖｓｓ）が出力電圧（Ｖｏｕｔ）とな
る。さらに、入力電圧（Ｖｉｎ）が、境界電圧（ＶＤＤ
−Ｖｔｐ２）からｎＭＯＳの閾値電圧（Ｖｔｎ２）まで
の間は、ｎＭＯＳとｐＭＯＳが同時にＯＦＦされている
ので、従来のＣＭＯＳのようにこのときに貫通電流が流
れることはない。When the input voltage (Vin) exceeds the threshold voltage (Vtn2) of the nMOS, the nMOS is completely turned on and the pMOS is completely turned off. Therefore, the ground potential (Vss) is the output voltage. (Vout). Further, if the input voltage (Vin) is the boundary voltage (VDD
From −Vtp2) to the threshold voltage (Vtn2) of the nMOS, the nMOS and the pMOS are turned off at the same time, so that a through current does not flow at this time unlike the conventional CMOS.
【００１４】よって、上記の Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす閾値電圧（Ｖｔｐ２，Ｖｔｎ２）を有
するＣＭＯＳには、貫通電流が流れない。本発明に係る
半導体集積回路装置では、上述の貫通電流が生じないＣ
ＭＯＳを、高速動作若しくはアナログ動作が不要な箇所
で用いているので、貫通電流の大幅な減少が可能にな
る。極端にいえば、完全にディジタル回路のみを具備す
る半導体集積回路装置では貫通電流は０になるほどであ
る。Therefore, a through current does not flow in the CMOS having the threshold voltage (Vtp2, Vtn2) satisfying the condition of Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage]. In the semiconductor integrated circuit device according to the present invention, the above-mentioned through current does not occur in C
Since the MOS is used at a place where high-speed operation or analog operation is unnecessary, it is possible to greatly reduce the shoot-through current. Speaking extremely, in a semiconductor integrated circuit device having only a digital circuit, the shoot-through current becomes zero.
【００１５】これにより、貫通電流が原因となって生じ
ていた種々の諸問題、すなわち貫通電流が電源ラインに
のり、電源端子や出力端子などから不要輻射が発生し
て、周辺の機器などに悪影響を及ぼしたり、入力部のア
ンプや、オペアンプなどのアナログ回路の特性が低下し
たり、ディジタル回路が誤動作するなどの問題を極力抑
止することが可能になる。As a result, various problems caused by the shoot-through current, that is, the shoot-through current is transferred to the power supply line and unnecessary radiation is generated from the power supply terminal and the output terminal, which adversely affects peripheral equipment. It is possible to suppress problems such as the occurrence of noise, deterioration of characteristics of an analog circuit such as an amplifier and an operational amplifier in an input section, and malfunction of a digital circuit as much as possible.
【００１６】[0016]
【実施例】以下に本発明の実施例に係る半導体集積回路
装置を図面を参照しながら説明する。本実施例に係る半
導体集積回路装置は、図４に示すように、入力アンプ
（ＩＡ），プログラマブルカウンタ（ＰＣ），基準信号
発振器（ＳＯ），位相検出器（ＰＤ）及びチャージポン
プ回路（ＣＰ）からなり、外付けのループフィルタ（Ｌ
ＰＦ），電圧制御発振器（ＶＣＯ）とともにＰＬＬ（Ph
ase locked loop ）回路の一部を構成する半導体集積回
路装置（ＩＣ）であって、電圧制御発振器（ＶＣＯ）か
ら出力される信号の発振周波数を、位相検出器（ＰＤ）
に入力される基準信号発振器（ＳＯ）から発せられる基
準信号に追従させるように動作する回路であって、５Ｖ
系の回路である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit device according to an embodiment of the present invention will be described below with reference to the drawings. As shown in FIG. 4, the semiconductor integrated circuit device according to this embodiment has an input amplifier (IA), a programmable counter (PC), a reference signal oscillator (SO), a phase detector (PD) and a charge pump circuit (CP). And an external loop filter (L
PF), voltage controlled oscillator (VCO), PLL (Ph
A semiconductor integrated circuit device (IC) that forms a part of an ase locked loop circuit, in which an oscillation frequency of a signal output from a voltage controlled oscillator (VCO) is detected by a phase detector (PD).
A circuit that operates so as to follow the reference signal emitted from the reference signal oscillator (SO) input to the
It is a circuit of the system.
【００１７】上記のＰＬＬ回路の動作の概要を以下で説
明する。すなわち、外付けの電圧制御発振器（ＶＣＯ）
は、基準信号発振器（ＳＯ）からの基準信号（ＶＲ）が
ないときには、その固有の周波数であるフリーランニン
グ周波数（Ｆ０）で発振し、入力アンプ（ＩＡ）を介し
てプログラマブルカウンタ（ＰＣ）に出力し、プログラ
マブルカウンタ（ＰＣ）で所望の分周比に分周して位相
検出器（ＰＤ）に出力している。The outline of the operation of the above PLL circuit will be described below. That is, an external voltage controlled oscillator (VCO)
When there is no reference signal (VR) from the reference signal oscillator (SO), oscillates at its own free-running frequency (F0) and outputs it to the programmable counter (PC) via the input amplifier (IA). Then, the programmable counter (PC) divides the signal into a desired frequency division ratio and outputs it to the phase detector (PD).
【００１８】その後、フリーランニング周波数（Ｆ０）
に極めて近い周波数の基準信号（ＦＲ）を基準信号発振
器（ＳＯ）から入力すると、位相検出器（ＰＤ）は、こ
の基準信号（ＦＲ）とフリーランニング周波数（Ｆ０）
との位相差に比例した誤差信号（ＶＥ）を、チャージポ
ンプ回路（ＣＰ）を介して外部へ出力する。次いで外付
けのループフィルタ（ＬＰＦ）によって、誤差信号（Ｖ
Ｅ）から不要な高周波分が除かれた低域電圧（ＶＣ）が
電圧制御発振器（ＶＣＯ）の制御電圧となり、誤差信号
（ＶＥ）が小さくなる方向にフリーランニング周波数
（Ｆ０）を変化させ、ひいてはフリーランニング周波数
（Ｆ０）を（ＦＲ）に一致させる。この状態をＰＬＬ回
路がロックするという。一度ロック状態になるとフリー
ランニング周波数（Ｆ０）は基準信号（ＦＲ）に追従す
るので、ある信号を一定の基準信号に追従するように制
御することができる。After that, the free running frequency (F0)
When a reference signal (FR) having a frequency extremely close to is input from the reference signal oscillator (SO), the phase detector (PD) detects the reference signal (FR) and the free running frequency (F0).
An error signal (VE) proportional to the phase difference between and is output to the outside via the charge pump circuit (CP). Then, by an external loop filter (LPF), the error signal (V
The low frequency voltage (VC) obtained by removing the unnecessary high frequency component from E) becomes the control voltage of the voltage controlled oscillator (VCO), and the free running frequency (F0) is changed so that the error signal (VE) becomes smaller. Match the free running frequency (F0) to (FR). This state is said to be locked by the PLL circuit. Once in the locked state, the free running frequency (F0) follows the reference signal (FR), so that it is possible to control a certain signal so as to follow a certain reference signal.
【００１９】以上で説明した本実施例に係るＰＬＬ回路
の一部を構成する半導体集積回路（ＩＣ）では、高速動
作やアナログ動作を要する入力アンプ（ＩＡ），基準信
号発振器（ＳＯ），プログラマブルカウンタ（ＰＣ）の
入力部などでは、 Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす約±０．８Ｖ程度の閾値電圧（Ｖｔｐ
１，Ｖｔｎ１）を有するｐチャネルＭＯＳ型トランジス
タ（以下ｐＭＯＳと称する），ｎチャネルＭＯＳ型トラ
ンジスタ（以下ｎＭＯＳと称する）からなるＣＭＯＳを
用いているが、それ以外の位相検出器（ＰＤ），チャー
ジポンプ回路（ＣＰ）又はプログラマブルカウンタ（Ｐ
Ｃ）の出力部などの回路に用いるＣＭＯＳでは、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす、閾値電圧が±２．７ＶのｐＭＯＳと
ｎＭＯＳとからなるＣＭＯＳを用いている。In the semiconductor integrated circuit (IC) which constitutes a part of the PLL circuit according to the present embodiment described above, the input amplifier (IA), the reference signal oscillator (SO), the programmable counter which require high speed operation and analog operation are required. In the input section of the (PC) or the like, a threshold voltage (Vtp) of about ± 0.8 V that satisfies the condition of Vtp1 + Vtn1 <VDD [VDD is a power supply voltage]
1, Vtn1) is used, and a CMOS including a p-channel MOS type transistor (hereinafter referred to as pMOS) and an n-channel MOS type transistor (hereinafter referred to as nMOS) is used, but other phase detectors (PD), charge pumps are used. Circuit (CP) or programmable counter (P
In the CMOS used for the circuit such as the output section of C), a CMOS including a pMOS and an nMOS having a threshold voltage of ± 2.7 V, which satisfies the condition of Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage] is used.
【００２０】上記のＣＭＯＳを用いて形成される図２に
示すようなインバータにおいてその入力電圧（Ｖｉｎ）
と出力電圧（Ｖｏｕｔ）との関係は図３に示すようなグ
ラフになる。すなわち、この場合には従来のＣＭＯＳと
異なり、電源電圧（ＶＤＤ）からｐＭＯＳの閾値電圧
（Ｖｔｐ）を引いた値である境界電圧（ＶＤＤ−Ｖｔ
ｐ）が５−２．７〔Ｖ〕＝２．３〔Ｖ〕となり、ｎＭＯ
Ｓの閾値電圧（Ｖｔｎ）は２．７Ｖなので、境界電圧
（ＶＤＤ−Ｖｔｐ）がｎＭＯＳの閾値電圧（Ｖｔｎ）よ
りも小さくなる。In the inverter as shown in FIG. 2 formed by using the above CMOS, its input voltage (Vin)
The relationship between the output voltage and the output voltage (Vout) becomes a graph as shown in FIG. That is, in this case, unlike the conventional CMOS, the boundary voltage (VDD-Vt), which is a value obtained by subtracting the threshold voltage (Vtp) of the pMOS from the power supply voltage (VDD).
p) becomes 5-2.7 [V] = 2.3 [V], and nMO
Since the threshold voltage (Vtn) of S is 2.7V, the boundary voltage (VDD-Vtp) becomes smaller than the threshold voltage (Vtn) of nMOS.
【００２１】これにより、図３に示すように、入力電圧
（Ｖｉｎ）が０Ｖから２．３〔Ｖ〕の境界電圧（ＶＤＤ
−Ｖｔｐ）までの間は、ｐＭＯＳが完全にＯＮされ、ｎ
ＭＯＳが完全にＯＦＦされているので、５〔Ｖ〕の電源
電圧（ＶＤＤ）が出力電圧（Ｖｏｕｔ）となる。また、
入力電圧（Ｖｉｎ）がｎＭＯＳの閾値電圧（Ｖｔｎ）で
ある２．７〔Ｖ〕を超えたときには、ｎＭＯＳが完全に
ＯＮされており、ｐＭＯＳが完全にＯＦＦされているの
で、０〔Ｖ〕の接地電位（Ｖｓｓ）が出力電圧（Ｖｏｕ
ｔ）となる。As a result, as shown in FIG. 3, the input voltage (Vin) is a boundary voltage (VDD from 0V to 2.3 [V]).
Up to −Vtp), the pMOS is completely turned on and n
Since the MOS is completely turned off, the power supply voltage (VDD) of 5 [V] becomes the output voltage (Vout). Also,
When the input voltage (Vin) exceeds the threshold voltage (Vtn) of 2.7 [V] of the nMOS, the nMOS is completely turned on and the pMOS is completely turned off. The ground potential (Vss) is the output voltage (Vou
t).
【００２２】さらに、入力電圧（Ｖｉｎ）が、境界電圧
（ＶＤＤ−Ｖｔｐ）からｎＭＯＳの閾値電圧（Ｖｔｎ）
までの間すなわち２．３〔Ｖ〕〜２．７〔Ｖ〕の間は、
ｎＭＯＳとｐＭＯＳが同時にＯＦＦされているので、こ
のときに従来のＣＭＯＳのように貫通電流が流れること
はない。このため、以上説明したように Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす、閾値電圧が±２．７ＶのｐＭＯＳと
ｎＭＯＳとからなるＣＭＯＳでは、貫通電流は全く流れ
ないことになる。Further, the input voltage (Vin) changes from the boundary voltage (VDD-Vtp) to the nMOS threshold voltage (Vtn).
Until, that is, between 2.3 [V] and 2.7 [V],
Since the nMOS and pMOS are turned off at the same time, a through current does not flow at this time unlike the conventional CMOS. Therefore, as described above, a through current does not flow at all in the CMOS including the pMOS and the nMOS with the threshold voltage of ± 2.7 V, which satisfies the condition of Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage]. .
【００２３】従って、ＰＬＬ回路の一部を構成する本実
施例に係る半導体集積回路装置（ＩＣ）では、このよう
なＣＭＯＳを、高速動作若しくはアナログ動作を要しな
い位相検出器（ＰＤ），チャージポンプ回路（ＣＰ）又
はプログラマブルカウンタ（ＰＣ）の出力部などの回路
に用いているので、装置全体に生じる貫通電流を大幅に
減少することが可能になる。Therefore, in the semiconductor integrated circuit device (IC) according to the present embodiment which constitutes a part of the PLL circuit, such a CMOS is used as a phase detector (PD), a charge pump which does not require high speed operation or analog operation. Since it is used in a circuit such as a circuit (CP) or an output part of a programmable counter (PC), it is possible to greatly reduce the shoot-through current generated in the entire device.
【００２４】例えばこの半導体集積回路装置（ＩＣ）で
は全部で約５０００個のＣＭＯＳを使用しているが、実
際に高速動作もしくはアナログ動作が要求されるＣＭＯ
Ｓは入力アンプ（ＩＡ），基準信号発振器（ＳＯ），プ
ログラマブルカウンタ（ＰＣ）の入力部などの中にある
４０〜５０個程度にすぎないので、残余の４９５０〜４
９６０個、すなわち半導体集積回路装置を構成する際の
大部分のＣＭＯＳで貫通電流が発生することを完全に抑
止することが可能になる。For example, in this semiconductor integrated circuit device (IC), about 5000 CMOSs are used in total, but a CMO which actually requires high-speed operation or analog operation is used.
Since S is only about 40 to 50 in the input section of the input amplifier (IA), the reference signal oscillator (SO), the programmable counter (PC), etc., the remaining 4950 to 4
It is possible to completely suppress the generation of a shoot-through current in 960 pieces, that is, in most of the CMOSs when forming a semiconductor integrated circuit device.
【００２５】これにより、これらの貫通電流が原因とな
って生じていた種々の諸問題、すなわち貫通電流が電源
ラインにのり、電源端子や出力端子などから不要輻射が
発生して、周辺の機器などに悪影響を及ぼしたり、入力
部のアンプや、オペアンプなどのアナログ回路の特性が
低下したり、ディジタル回路が誤動作するなどの問題を
極力抑止することが可能になる。As a result, various problems caused by these shoot-through currents, that is, shoot-through currents are transferred to the power supply line and unnecessary radiation is generated from the power supply terminal, the output terminal, etc. It is possible to suppress problems such as adversely affecting the characteristics, deterioration of the characteristics of the analog circuit such as the amplifier and the operational amplifier of the input section, and malfunction of the digital circuit as much as possible.
【００２６】なお、本実施例では、本発明に係る半導体
集積回路装置として、ＰＬＬ回路を一例にとっている
が、本発明はこれに限らず、凡そＣＭＯＳを使用する半
導体集積回路装置であれば、どのようなものであっても
同様の効果を奏する。In the present embodiment, the PLL circuit is taken as an example of the semiconductor integrated circuit device according to the present invention, but the present invention is not limited to this, and any semiconductor integrated circuit device using CMOS can be used. Even if it is such, the same effect is obtained.
【００２７】[0027]
【発明の効果】以上説明したように、本発明に係る半導
体集積回路装置によれば、閾値電圧（Ｖｔｐ２，Ｖｔｎ
２）が、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たすｐチャネル型ＭＯＳ型トランジスタ
（ｐＭＯＳ）とｎチャネル型ＭＯＳ型トランジスタ（ｎ
ＭＯＳ）とからなるＣＭＯＳを、高速動作もしくはアナ
ログ動作が要求されない箇所に用い、かつ高速動作もし
くはアナログ動作が要求される箇所については閾値電圧
（Ｖｔｐ１，Ｖｔｎ１）が Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たすＣＭＯＳを用いている。As described above, according to the semiconductor integrated circuit device of the present invention, the threshold voltage (Vtp2, Vtn) is set.
2) is a p-channel type MOS transistor (pMOS) and an n-channel type MOS transistor (n) satisfying the condition that Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage]
MOS is used in a place where high speed operation or analog operation is not required, and the threshold voltage (Vtp1, Vtn1) is Vtp1 + Vtn1 <VDD [VDD is a power supply in a place where high speed operation or analog operation is required. Voltage] A CMOS that satisfies the following condition is used.
【００２８】このため、上記の条件を満たすｐチャネル
型ＭＯＳ型トランジスタ（ｐＭＯＳ）とｎチャネル型Ｍ
ＯＳ型トランジスタ（ｎＭＯＳ）とからなるＣＭＯＳで
は貫通電流が流れないので、当該半導体集積回路装置全
体に生じる貫通電流を大幅に減少することが可能にな
る。これにより、貫通電流が電源ラインにのり、電源端
子や出力端子などから不要輻射が発生して、周辺の機器
などに悪影響を及ぼしたり、入力部のアンプや、オペア
ンプなどのアナログ回路の特性が低下したり、ディジタ
ル回路が誤動作するなどの問題を極力抑止することが可
能になる。Therefore, a p-channel type MOS transistor (pMOS) and an n-channel type M satisfying the above condition are satisfied.
Since the through current does not flow in the CMOS including the OS type transistor (nMOS), the through current generated in the entire semiconductor integrated circuit device can be significantly reduced. As a result, shoot-through current flows on the power supply line, unwanted radiation occurs from the power supply terminals and output terminals, and adversely affects peripheral equipment, and the characteristics of analog circuits such as input amplifiers and operational amplifiers deteriorate. It is possible to suppress problems such as malfunctions and malfunctions of digital circuits as much as possible.
【図１】本発明に係る半導体集積回路装置の原理図であ
る。FIG. 1 is a principle diagram of a semiconductor integrated circuit device according to the present invention.
【図２】本発明の実施例に係るＣＭＯＳのインバータを
説明する図である。FIG. 2 is a diagram illustrating a CMOS inverter according to an embodiment of the present invention.
【図３】本発明の実施例に係るＣＭＯＳのインバータの
動作特性を説明するグラフである。FIG. 3 is a graph illustrating operating characteristics of a CMOS inverter according to an embodiment of the present invention.
【図４】本発明の実施例に係るＰＬＬ回路の構成図であ
る。FIG. 4 is a configuration diagram of a PLL circuit according to an embodiment of the present invention.
【図５】従来例に係るＣＭＯＳのインバータを説明する
回路図である。FIG. 5 is a circuit diagram illustrating a CMOS inverter according to a conventional example.
【図６】従来例に係るＣＭＯＳのインバータの動作特性
を説明するグラフである。FIG. 6 is a graph illustrating operating characteristics of a CMOS inverter according to a conventional example.
（ｐＭＯＳ） ｐチャネル型ＭＯＳ型トランジスタ （ｎＭＯＳ） ｎチャネル型ＭＯＳ型トランジスタ （Ｖｔｐ１，Ｖｔｐ２） ｐチャネル型ＭＯＳ型トラン
ジスタの閾値電圧 （Ｖｔｎ１，Ｖｔｎ２） ｎチャネル型ＭＯＳ型トラン
ジスタの閾値電圧 （ＶＤＤ） 電源電圧(PMOS) p-channel MOS transistor (nMOS) n-channel MOS transistor (Vtp1, Vtp2) p-channel MOS transistor threshold voltage (Vtn1, Vtn2) n-channel MOS transistor threshold voltage (VDD) power supply Voltage
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｌ 9184−5Ｊ 19/003 Ｚ 19/017 8839−5Ｊ 19/0948 Ｈ０３Ｌ 7/08 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｚ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical indication location H03K 17/16 L 9184-5J 19/003 Z 19/017 8839-5J 19/0948 H03L 7/08 9182-5J H03L 7/08 Z
Claims (2)
ＭＯＳ２）の閾値電圧（Ｖｔｐ２）とｎチャネル型ＭＯ
Ｓ型トランジスタ（ｎＭＯＳ２）の閾値電圧（Ｖｔｎ
２）が、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ２）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ２）とからなるＣＭＯＳを、高速動作も
しくはアナログ動作が要求されない箇所に用い、 かつ高速動作もしくはアナログ動作が要求される箇所に
ついてはｐチャネル型ＭＯＳ型トランジスタ（ｐＭＯＳ
１）の閾値電圧（Ｖｔｐ１）とｎチャネル型ＭＯＳ型ト
ランジスタ（ｎＭＯＳ１）の閾値電圧（Ｖｔｎ１）が、 Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ１）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ１）とからなるＣＭＯＳを用いることを
特徴とする半導体集積回路装置。1. A p-channel MOS transistor (p
MOS2) threshold voltage (Vtp2) and n-channel MO
S-type transistor (nMOS2) threshold voltage (Vtn
2) is Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage], a CMOS composed of the p-channel type MOS transistor (pMOS2) and the n-channel type MOS transistor (nMOS2) is operated at high speed or in analog form. Use in locations where operation is not required, and for locations where high-speed or analog operation is required, use p-channel MOS transistors (pMOS
The p-channel MOS transistor (pMOS1) satisfying the condition that the threshold voltage (Vtp1) of 1) and the threshold voltage (Vtn1) of the n-channel MOS transistor (nMOS1) are Vtp1 + Vtn1 <VDD [VDD is a power supply voltage]. ) And the n-channel MOS transistor (nMOS1) are used for the semiconductor integrated circuit device.
ＭＯＳ２）の閾値電圧（Ｖｔｐ２）とｎチャネル型ＭＯ
Ｓ型トランジスタ（ｎＭＯＳ２）の閾値電圧（Ｖｔｎ
２）が、 Ｖｔｐ２ ＋ Ｖｔｎ２ ≧ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ２）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ２）とからなるＣＭＯＳを、高速動作も
しくはアナログ動作が要求されない箇所に用い、 かつ高速動作もしくはアナログ動作が要求される箇所に
ついてはｐチャネル型ＭＯＳ型トランジスタ（ｐＭＯＳ
１）の閾値電圧（Ｖｔｐ１）とｎチャネル型ＭＯＳ型ト
ランジスタ（ｎＭＯＳ１）の閾値電圧（Ｖｔｎ１）が、 Ｖｔｐ１ ＋ Ｖｔｎ１ ＜ ＶＤＤ 〔ＶＤＤは電源電圧〕 なる条件を満たす前記ｐチャネル型ＭＯＳ型トランジス
タ（ｐＭＯＳ１）と前記ｎチャネル型ＭＯＳ型トランジ
スタ（ｎＭＯＳ１）とからなるＣＭＯＳを用いるＰＬＬ
回路を有することを特徴とする半導体集積回路装置。2. A p-channel MOS type transistor (p
MOS2) threshold voltage (Vtp2) and n-channel MO
S-type transistor (nMOS2) threshold voltage (Vtn
2) is Vtp2 + Vtn2 ≧ VDD [VDD is a power supply voltage], a CMOS composed of the p-channel type MOS transistor (pMOS2) and the n-channel type MOS transistor (nMOS2) is operated at high speed or in analog form. Use in locations where operation is not required, and for locations where high-speed or analog operation is required, use p-channel MOS transistors (pMOS
The p-channel MOS transistor (pMOS1) satisfying the condition that the threshold voltage (Vtp1) of 1) and the threshold voltage (Vtn1) of the n-channel MOS transistor (nMOS1) are Vtp1 + Vtn1 <VDD [VDD is a power supply voltage]. ) And the n-channel MOS transistor (nMOS1) are used in the CMOS
A semiconductor integrated circuit device having a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030326A JPH07240471A (en) | 1994-02-28 | 1994-02-28 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030326A JPH07240471A (en) | 1994-02-28 | 1994-02-28 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240471A true JPH07240471A (en) | 1995-09-12 |
Family
ID=12300695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030326A Pending JPH07240471A (en) | 1994-02-28 | 1994-02-28 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240471A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
| WO2003012872A1 (en) * | 2001-07-31 | 2003-02-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| DE19819867C2 (en) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Method for producing a digital gate circuit with reduced cross current |
-
1994
- 1994-02-28 JP JP6030326A patent/JPH07240471A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19819867C2 (en) * | 1997-05-02 | 2003-04-24 | Fraunhofer Ges Forschung | Method for producing a digital gate circuit with reduced cross current |
| US6472924B1 (en) | 1999-02-02 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Integrated semiconductor circuit having analog and logic circuits |
| WO2003012872A1 (en) * | 2001-07-31 | 2003-02-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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