JPH07231669A - High-frequency inverter device - Google Patents
High-frequency inverter deviceInfo
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- JPH07231669A JPH07231669A JP6017397A JP1739794A JPH07231669A JP H07231669 A JPH07231669 A JP H07231669A JP 6017397 A JP6017397 A JP 6017397A JP 1739794 A JP1739794 A JP 1739794A JP H07231669 A JPH07231669 A JP H07231669A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、CO2 レーザ加工機の
発振器の高電圧電源等に好適な高周波インバータ装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high frequency inverter device suitable for a high voltage power source for an oscillator of a CO 2 laser processing machine.
【0002】[0002]
【従来の技術】CO2 レーザ加工機の発振器の高電圧電
源には、直流から数MHzの高周波の装置がある。そし
て一般に、交流の方がレーザ発振器の制御がし易く、モ
ードの調整,加工条件の調整がし易いという利点があ
る。 2. Description of the Related Art As a high voltage power source for an oscillator of a CO 2 laser processing machine, there is a high frequency device of direct current to several MHz. In general, alternating current has an advantage that it is easier to control the laser oscillator and it is easier to adjust modes and processing conditions.
【0003】図10は、この種の交流高電圧電源で用い
られるフルブリッジインバータの主回路(従来例1)を
示す図である。図において、Eは直流電源、Cはコンデ
ンサ、Q1〜Q4はスイッチング素子のパワーMOS
FET、Tはインバータ出力を昇圧する出力トランス、
G1〜G4はパワーMOS FETQ1〜Q4を駆動す
るゲートである。FIG. 10 is a diagram showing a main circuit (conventional example 1) of a full-bridge inverter used in this type of AC high voltage power supply. In the figure, E is a DC power supply, C is a capacitor, and Q1 to Q4 are power MOS of switching elements.
FET and T are output transformers that boost the inverter output,
G1 to G4 are gates for driving the power MOS FETs Q1 to Q4.
【0004】ゲートG1〜G4に不図示のゲート制御回
路から制御信号を送り、パワーMOS FETQ1,Q
4とQ3,Q2を相互にオンになるようスイッチングす
ることにより、出力トランスTから所要の周波数の交流
を得る。A control signal is sent from a gate control circuit (not shown) to the gates G1 to G4, and the power MOS FETs Q1 and Q4.
By switching 4 and Q3 and Q2 so as to be turned on to each other, an alternating current of a required frequency is obtained from the output transformer T.
【0005】ところが出力周波数が高くなると、回路中
の浮遊インダクタンスにより過大電圧,異常発振等が発
生したりする。そこで従来は、電源ライン,パワーMO
SFETのゲート・ソース間の配線を短くし、電流ルー
プの面積が小さくなるようにツィストペア線を用い、デ
カップリングコンデンサを取り付け、浮遊インダクタン
スの影響を小さくしている。以下図11〜図15により
詳しく説明する。However, when the output frequency becomes high, excessive voltage, abnormal oscillation, etc. may occur due to stray inductance in the circuit. Therefore, conventionally, the power supply line and power MO
The wiring between the gate and source of the SFET is shortened, twisted pair wires are used so as to reduce the area of the current loop, and a decoupling capacitor is attached to reduce the influence of stray inductance. This will be described in detail below with reference to FIGS.
【0006】図11は図10の従来例1の回路における
浮遊インダクタンスの説明図である。破線で示す浮遊イ
ンダクタンスL1〜L3と、高速スイッチングによるパ
ワーMOS FETの電流変化di/dtにより過大電
圧,異常発振等が発生する。FIG. 11 is an explanatory diagram of stray inductance in the circuit of Conventional Example 1 of FIG. Excessive voltage, abnormal oscillation, etc. occur due to the stray inductances L1 to L3 indicated by broken lines and the current change di / dt of the power MOS FET due to high-speed switching.
【0007】この過大電圧等の発生を抑えるため、図1
2の従来例2に示すように、各パワーMOS FETの
ドレン・ソース間に、コンデンサC12,抵抗R12の
直列回路からなるスナバ回路を接続している。In order to suppress the occurrence of this excessive voltage, etc., FIG.
2, a snubber circuit including a series circuit of a capacitor C12 and a resistor R12 is connected between the drain and the source of each power MOS FET.
【0008】また、図13の従来例3に示すように、
+,−の電源ラインをツィスト線130を用いて配線し
て浮遊インダクタンスを小さくし、デカップリングコン
デンサC13を各アームに並列に接続している。Further, as shown in Conventional Example 3 of FIG.
The + and-power supply lines are wired using twist lines 130 to reduce the stray inductance, and the decoupling capacitors C13 are connected in parallel to each arm.
【0009】また、パワーMOS FETに等価的に存
在する寄生ダイオードに電流が流れ、その逆回復電流と
浮遊インダクタンスにより過大電圧が発生しないよう
に、図14の従来例4に示すように、各パワーMOS
FETに高速ダイオード141,142を図示のように
外付けしている。In order to prevent an excessive voltage from being generated due to the reverse recovery current and the stray inductance of the parasitic diode existing equivalently to the power MOS FET, as shown in the conventional example 4 of FIG. MOS
High speed diodes 141 and 142 are externally attached to the FET as shown in the figure.
【0010】図10に示す主回路は、具体的には、図1
5の従来例5に示すように、パワーMOS FETの出
力が出力線151,152で取り出され、出力トランス
に接続される形となっている。そして、各ブランチのパ
ワーMOS FETは、図16に示すようにヒートシン
ク170に取り付けられた多数のパワーMOS FET
161,162……の並列接続体で構成されている。The main circuit shown in FIG. 10 is specifically shown in FIG.
5, the output of the power MOS FET is taken out through the output lines 151 and 152 and connected to the output transformer. The power MOS FETs in each branch are a large number of power MOS FETs attached to the heat sink 170 as shown in FIG.
161, 162 ... Consisting of parallel connection bodies.
【0011】[0011]
【発明が解決しようとする課題】前述の従来例2〜4に
よれば、一応過大電圧,異常発振等の発生を抑えること
ができるが、次のような問題がある。According to the above-mentioned conventional examples 2 to 4, the occurrence of excessive voltage, abnormal oscillation, etc. can be suppressed, but there are the following problems.
【0012】図12の従来例2では、スナバ回路の適当
な定数を決めることが難しい。In Conventional Example 2 of FIG. 12, it is difficult to determine an appropriate constant for the snubber circuit.
【0013】図13の従来例3では、ツィスト線やデカ
ップリングコンデンサの配線を短くすることが難しい。In Conventional Example 3 shown in FIG. 13, it is difficult to shorten the length of the twist line and the wiring of the decoupling capacitor.
【0014】図14の従来例4では、外付けの高速ダイ
オードの逆回復時間が問題となる。In the conventional example 4 of FIG. 14, the reverse recovery time of the external fast diode becomes a problem.
【0015】また、前述の従来例5によれば、所要の電
流容量をみたすことはできるが、高速スイッチングの
際、配線の浮遊インダクタンス,抵抗,各配線の電流の
相互作用等により、各パワーMOS FETに流れる電
流に差が生じ、その結果、パワーMOS FETの破
損,短寿命が生じ、装置の信頼性が低下するという問題
がある。Further, according to the prior art example 5, the required current capacity can be satisfied, but at the time of high-speed switching, each power MOS is affected by stray inductance of wiring, resistance, current interaction of each wiring, and the like. There is a problem that a difference occurs in the currents flowing through the FETs, resulting in damage to the power MOS FETs, short life, and a decrease in device reliability.
【0016】本発明は、このような状況のもとでなされ
たもので、高速スイッチングにかかわらず安定に動作す
る高周波インバータ装置を提供することを目的とするも
のである。The present invention has been made under such circumstances, and an object thereof is to provide a high frequency inverter device which operates stably regardless of high speed switching.
【0017】[0017]
【課題を解決するための手段】前記目的を達成するた
め、本発明では高周波インバータ装置を次のとおりに構
成する。In order to achieve the above object, the present invention comprises a high frequency inverter device as follows.
【0018】(1)多層プリント配線板により主回路の
配線を構成した高周波インバータ装置。(1) A high-frequency inverter device in which the wiring of the main circuit is composed of a multilayer printed wiring board.
【0019】(2)夫々が出力トランスを有し同期して
動作する複数のインバータを備え、前記複数のインバー
タの出力トランスの2次巻線を直列に接続し、その両端
を出力端とした高周波インバータ装置。(2) A high frequency wave having a plurality of inverters each having an output transformer and operating in synchronization, the secondary windings of the output transformers of the plurality of inverters are connected in series, and both ends of which are output ends. Inverter device.
【0020】(3)夫々が出力トランスを有し同期して
動作する複数のインバータを備え、前記複数のインバー
タの出力トランスの2次巻線を出力端に並列に接続した
高周波インバータ装置。(3) A high-frequency inverter device comprising a plurality of inverters each having an output transformer and operating in synchronization, wherein the secondary windings of the output transformers of the plurality of inverters are connected in parallel to the output terminal.
【0021】[0021]
【作用】前記(1)の構成により主回路の電流ループの
面積を小さくし、主回路の浮遊インダクタンスを小さく
することができる。前記(2),(3)の構成により、
主回路のスイッチング素子の電流をバランスさせること
ができる。With the configuration (1), the area of the current loop of the main circuit can be reduced and the stray inductance of the main circuit can be reduced. With the configurations of (2) and (3) above,
It is possible to balance the currents of the switching elements of the main circuit.
【0022】[0022]
【実施例】以下本発明を実施例により詳しく説明する。EXAMPLES The present invention will be described in detail below with reference to examples.
【0023】(実施例1)図2は実施例1である“高周
波インバータ装置”の主回路の回路図であり、図10の
従来例1と同様である。しかし本実施例では図3にハッ
チングで示す主回路の配線部分を図1に示すように多層
プリント配線板5で構成している。(Embodiment 1) FIG. 2 is a circuit diagram of a main circuit of a "high-frequency inverter device" which is Embodiment 1 and is similar to the conventional example 1 of FIG. However, in this embodiment, the wiring portion of the main circuit shown by hatching in FIG. 3 is constituted by the multilayer printed wiring board 5 as shown in FIG.
【0024】すなわち、図1の配線板は、両面プリント
配線板6,7,8の積層構造で、電源側ライン,出力
側ライン,出力側ライン,電源側ラインの4層の
多層プリント配線板である。本実施例では、この多層プ
リント配線板5上に、図4に示すように、パワーMOS
FETQ1〜Q4,デカップリングコンデンサC1を
配置し、直接所要のライン〜と接続している。That is, the wiring board of FIG. 1 has a laminated structure of double-sided printed wiring boards 6, 7, and 8 and is a multilayer printed wiring board of four layers of a power source side line, an output side line, an output side line, and a power source side line. is there. In this embodiment, as shown in FIG. 4, a power MOS is provided on the multilayer printed wiring board 5.
The FETs Q1 to Q4 and the decoupling capacitor C1 are arranged and are directly connected to a required line.
【0025】この構成により、主回路の物理的空間を小
さくでき、電流ループの面積が小さくできるので、浮遊
インダクタンスが減少し、浮遊インダクタンスによる過
大電圧,異常発振等の発生がなくなり、高速スイッチン
グを安定に行うことができる。With this configuration, the physical space of the main circuit can be made small and the area of the current loop can be made small, so that the stray inductance is reduced, and the excessive voltage and abnormal oscillation due to the stray inductance are eliminated, and high-speed switching is stabilized. Can be done.
【0026】(実施例2)図5は、実施例2である“高
周波インバータ装置”の主回路の構成を示す斜視図であ
る。本実施例は、冷却フィン22に絶縁シート21を介
してパワーMOFFETQ1〜Q4を取り付け、大容量
化した例である。23は4層の多層プリント配線板であ
り、パワーMOS FETQ1〜Q4,デカップリング
コンデンサC1は実施例1と同様に接続される。(Embodiment 2) FIG. 5 is a perspective view showing the configuration of the main circuit of a "high-frequency inverter device" which is Embodiment 2. In FIG. The present embodiment is an example in which the power MOFFETs Q1 to Q4 are attached to the cooling fin 22 via the insulating sheet 21 to increase the capacity. Reference numeral 23 is a multilayer printed wiring board having four layers, and the power MOS FETs Q1 to Q4 and the decoupling capacitor C1 are connected in the same manner as in the first embodiment.
【0027】(実施例3)図6は、実施例3である“高
周波インバータ装置”の主回路の構成を示す斜視図であ
る。本実施例は、多層プリント配線板32の上下両面に
パワーMOS FETを取り付け、奥行きを短くした例
である。パワーMOS FETQ1〜Q4と多層プリン
ト配線板32の接続は実施例1と同様に行われる。(Third Embodiment) FIG. 6 is a perspective view showing the configuration of the main circuit of a "high-frequency inverter device" according to a third embodiment. The present embodiment is an example in which power MOS FETs are attached to both upper and lower surfaces of the multilayer printed wiring board 32 to shorten the depth. The power MOS FETs Q1 to Q4 and the multilayer printed wiring board 32 are connected in the same manner as in the first embodiment.
【0028】(実施例4)図7は、実施例4である“高
周波インバータ装置”の主回路の一部を示す斜視図であ
り、同様の構成のものが、後方(或は下方に)配置され
る。この構成により、各ブランチが多数のパワーMOS
FETから構成される場合においても浮遊インダクタ
ンスを小さくすることができる。(Fourth Embodiment) FIG. 7 is a perspective view showing a part of a main circuit of a "high frequency inverter device" according to a fourth embodiment. A similar configuration has a rear (or downward) arrangement. To be done. With this configuration, each branch has a large number of power MOSs.
The stray inductance can be reduced even when it is composed of an FET.
【0029】(実施例5)図8は実施例5である“高周
波インバータ装置”の主回路の回路図である。前述のよ
うに主回路の各ブランチが図16に示すように、多数の
パワーMOS FETの並列接続体で構成されている
と、高速スイッチングの際、各パワーMOSFETに流
れる電流に差が生じパワーMOS FETの破損,短寿
命が生じる。(Fifth Embodiment) FIG. 8 is a circuit diagram of a main circuit of a "high-frequency inverter device" according to a fifth embodiment. As described above, if each branch of the main circuit is composed of a parallel connection body of a large number of power MOS FETs as shown in FIG. 16, a difference occurs in the current flowing through each power MOSFET during high speed switching, and the power MOS FET damage and short life occur.
【0030】そこで、本実施例では、主回路の各ブラン
チは少数のパワーMOS FETの並列接続体で構成し
て、高速スイッチングの際にその各パワーMOS FE
Tに流れる電流の差が生じないようにし、所要の電力容
量を得るため、このように構成したインバータを複数個
を出力側で結合するものである。Therefore, in this embodiment, each branch of the main circuit is composed of a parallel connection body of a small number of power MOS FETs, and each power MOS FE is used for high speed switching.
In order to prevent the difference between the currents flowing through T and to obtain the required power capacity, a plurality of inverters configured in this way are connected on the output side.
【0031】すなわち、図8,図9に示すように、主回
路の各ブランチを少数のパワーMOS FETの並列接
続体で構成した、同期して動作する同一構成のインバー
タ51,52,53を用意し、これらのインバータ5
1,52,53の各出力トランス54,55,56の2
次側を直列接続して、その両端57,58を出力端とす
る。That is, as shown in FIGS. 8 and 9, there are prepared inverters 51, 52 and 53 of the same structure which operate in synchronization, each branch of the main circuit being composed of a parallel connection body of a small number of power MOS FETs. And these inverters 5
1, 52, 53 output transformers 54, 55, 56 2
The next side is connected in series, and both ends 57 and 58 are output ends.
【0032】この構成によれば、出力電流は各インバー
タと同じであるが、出力電圧は各インバータの出力電圧
の和となり所要の電力を得ることができる。各インバー
タの主回路のブランチは少数のパワーMOS FETの
並列接続体であるため、高速スイッチングにかかわら
ず、各素子間の電流の差が小さく、また、各インバータ
は出力トランスで結合されているので同一の電流が流れ
る。また各インバータは同期して動作し、各インバータ
間の対応する主回路のブランチが同じ動作をするため、
一部の出力トランスがリアクタンスとして動作するとい
うことがない。インバータ装置全体の出力電圧,出力電
流は、出力トランスの1次−2次の巻線比により所要の
値に設定することができる。According to this structure, the output current is the same as that of each inverter, but the output voltage is the sum of the output voltages of the inverters, and the required power can be obtained. Since the branch of the main circuit of each inverter is a parallel connection body of a small number of power MOS FETs, the difference in current between each element is small regardless of high-speed switching, and each inverter is connected by the output transformer. The same current flows. In addition, each inverter operates in synchronization, and the corresponding branch of the main circuit between each inverter performs the same operation,
Some output transformers do not act as reactance. The output voltage and output current of the entire inverter device can be set to required values by the primary-secondary winding ratio of the output transformer.
【0033】(その他)以上の各実施例では、電圧形の
インバータを想定しているが、実施例1〜実施例4につ
いては、電流形インバータにおいても同様に実施でき
る。(Others) In each of the above embodiments, a voltage-type inverter is assumed, but the first to fourth embodiments can be similarly implemented in a current-type inverter.
【0034】実施例5については、電流形インバータに
おいては、出力端に出力トランスの2次側を並列接続す
る形で実施することができる。The fifth embodiment can be implemented in the current source inverter by connecting the secondary side of the output transformer in parallel to the output terminal.
【0035】このとき、出力電圧は各インバータと同じ
であるが、出力電流は各インバータの出力の和となり所
要の電力容量を得ることができる。インバータ装置全体
の出力電圧,出力電流は出力トランスの巻線比により所
要の値に設定できる。At this time, the output voltage is the same as that of each inverter, but the output current is the sum of the outputs of each inverter, and the required power capacity can be obtained. The output voltage and output current of the entire inverter device can be set to the required values by the winding ratio of the output transformer.
【0036】また、以上の各実施例では、スイッチング
素子にパワーMOS FETを用いているが、これをバ
イポーラパワートランジスタ,IGBT(バイポーラ形
MOS FET)等を用いて実施することもできる。In each of the above embodiments, the power MOS FET is used as the switching element, but this may be implemented by using a bipolar power transistor, an IGBT (bipolar type MOS FET) or the like.
【0037】また、実施例1〜実施例4における多層プ
リント配線板の配線層の順序は図1の順序に限らず、た
とえば、,,,の順序で実施することもでき
る。Further, the order of the wiring layers of the multilayer printed wiring board in Examples 1 to 4 is not limited to the order shown in FIG. 1, but may be carried out in the order of ,.
【0038】また、実施例1〜実施例4においては、ス
ナバ回路,デカップリングコンデンサ,外付けの高速ダ
イオード等を用いていないが、これに限らず、これらを
併用する形で実施することもできる。Although the snubber circuit, the decoupling capacitor, the external high speed diode and the like are not used in the first to fourth embodiments, the present invention is not limited to this, and they may be used in combination. .
【0039】[0039]
【発明の効果】以上説明したように、本発明によれば、
高速スイッチングにかかわらず、安定に動作する高周波
インバータ装置を提供できる。詳しくは、請求項1記載
の発明によれば、主回路の浮遊インダクタンスが小さく
なり、この浮遊インダクタンスに起因する過大電圧,異
常発振等の発生が防止でき、また請求項2,請求項3記
載の発明によれば、インバータの主回路の各ブランチを
構成する、複数のスイッチング素子間の電流の差が小さ
くなり、電流の差による素子の破損,短寿命が生じるこ
とがない。As described above, according to the present invention,
It is possible to provide a high-frequency inverter device that operates stably regardless of high-speed switching. Specifically, according to the invention of claim 1, the stray inductance of the main circuit is reduced, and it is possible to prevent the occurrence of excessive voltage, abnormal oscillation, etc. due to the stray inductance, and also claim 2 or claim 3. According to the invention, the difference in the current between the plurality of switching elements forming each branch of the main circuit of the inverter is reduced, and the element is not damaged or shortened in life due to the difference in current.
【図1】 実施例1で用いる多層プリント配線板の断面
図FIG. 1 is a cross-sectional view of a multilayer printed wiring board used in Example 1.
【図2】 実施例1の回路図FIG. 2 is a circuit diagram of the first embodiment.
【図3】 実施例1の説明図FIG. 3 is an explanatory diagram of the first embodiment.
【図4】 実施例1の斜視図FIG. 4 is a perspective view of the first embodiment.
【図5】 実施例2の斜視図FIG. 5 is a perspective view of the second embodiment.
【図6】 実施例3の斜視図FIG. 6 is a perspective view of a third embodiment.
【図7】 実施例4の斜視図FIG. 7 is a perspective view of a fourth embodiment.
【図8】 実施例5の回路図FIG. 8 is a circuit diagram of a fifth embodiment.
【図9】 実施例5の詳細回路図FIG. 9 is a detailed circuit diagram of the fifth embodiment.
【図10】 従来例1の回路図FIG. 10 is a circuit diagram of Conventional Example 1.
【図11】 従来例1の説明図FIG. 11 is an explanatory diagram of Conventional Example 1.
【図12】 従来例2の回路図FIG. 12 is a circuit diagram of Conventional Example 2.
【図13】 従来例3の回路図FIG. 13 is a circuit diagram of Conventional Example 3.
【図14】 従来例4の回路図FIG. 14 is a circuit diagram of Conventional Example 4.
【図15】 従来例5の回路図FIG. 15 is a circuit diagram of Conventional Example 5.
【図16】 従来例5の説明図16 is an explanatory diagram of Conventional Example 5. FIG.
5 多層プリント配線板 , 電源側ライン , 出力側ライン 5 Multilayer printed wiring board, power line, output line
Claims (3)
を構成したことを特徴とする高周波インバータ装置。1. A high-frequency inverter device characterized in that the wiring of a main circuit is constituted by a multilayer printed wiring board.
する複数のインバータを備え、前記複数のインバータの
出力トランスの2次巻線を直列に接続し、その両端を出
力端としたことを特徴とする高周波インバータ装置。2. A plurality of inverters each having an output transformer and operating in synchronization, wherein secondary windings of the output transformers of the plurality of inverters are connected in series, and both ends thereof are used as output terminals. Characteristic high-frequency inverter device.
する複数のインバータを備え、前記複数のインバータの
出力トランスの2次巻線を出力端に並列に接続したこと
を特徴とする高周波インバータ装置。3. A high-frequency inverter, comprising a plurality of inverters each having an output transformer and operating in synchronization, wherein secondary windings of the output transformers of the plurality of inverters are connected in parallel to an output terminal. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6017397A JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6017397A JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07231669A true JPH07231669A (en) | 1995-08-29 |
Family
ID=11942867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6017397A Pending JPH07231669A (en) | 1994-02-14 | 1994-02-14 | High-frequency inverter device |
Country Status (1)
Country | Link |
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JP (1) | JPH07231669A (en) |
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