JPH07226092A

JPH07226092A - 連想メモリ

Info

Publication number: JPH07226092A
Application number: JP1677194A
Authority: JP
Inventors: Masato Yoneda; 正人米田
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-02-10
Filing date: 1994-02-10
Publication date: 1995-08-22
Anticipated expiration: 2019-11-04
Also published as: JP3583800B2

Abstract

(57)【要約】【目的】本発明は、各格納データをそれぞれ記憶する複
数のメモリワードを備え、これら複数のメモリワードそ
れぞれに各格納データを記憶しておき、検索データを入
力し、入力された検索データに対応する格納データが記
憶されたメモリワードを検索する連想メモリに関し、検
索データが複数のデータで構成され、しかもそれら複数
のデータの順序を入れ替えたものを検索データとする必
要が生じる場合であっても高速検索を可能とする。【構成】入力されたデータの順序を入れ替えて検索デー
タを生成する配列変換回路を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の格納データを記
憶しておき、検索データを入力し、入力された検索デー
タに対応する格納データを検索する連想メモリに関す
る。

【０００２】

【従来の技術】従来より、上記のような検索機能を備え
た連想メモリ（ＡｓｓｏｃｉａｔｉｖｅＭｅｍｏｒ
ｙ，内容アドレス式メモリ；ＣｏｎｔｅｎｔＡｄｄｒ
ｅｓｓａｂｌｅＭｅｍｏｒｙ）が提案されている。図
２は、連想メモリの一例を表わした回路ブロック図であ
る。

【０００３】この連想メモリ１０には、例えば３２ビッ
トを１ワードとする、互いに図の横方向に並ぶ３２ビッ
トのメモリセルからなるメモリワード１１＿１，１１＿
２，…，１１＿ｎが多数備えられている。またこの連想
メモリ１０は、１ワードの検索データＲＥＦ＿ＤＡＴＡ
が入力されラッチされる検索データレジスタ１２および
検索データをビット毎にマスクするマスクデータが格納
されるマスクレジスタ１３を備え、検索データレジスタ
１２にラッチされた検索データのうち、マスクレジスタ
１３に格納されたマスクデータによりマスクされていな
い全部もしくは所定の一部のビットパターンと、各メモ
リワード１１＿１，１１＿２，…，１１＿ｎに記憶され
た格納データのうち上記ビットパターンと対応する部分
のビットパターンとの一致不一致が比較され、各メモリ
ワード１１＿１，１１＿２，…，１１＿ｎそれぞれに対
応して備えられた一致線１４＿１，１４＿２，…，１４
＿ｎのうちビットパターンが一致したメモリワード１１
＿１，１１＿２，…，１１＿ｎに対する一致線１４＿
１，１４＿２，…，１４＿ｎに論理‘１’の一致信号が
出力される。それ以外の一致線１４＿１，１４＿２，
…，１４＿ｎは論理‘０’にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各一致フラグレジスタ１
５＿１，１５＿２，…，１５＿ｎに格納される。ここで
は、一例として、図示のように、各一致フラグレジスタ
１５＿１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらの一致フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納された信号はアドレ
スエンコーダ１６に入力され、このアドレスエンコーダ
１６からは、論理‘１’の信号が格納された一致フラグ
レジスタ（ここでは一致フラグレジスタ１５＿２と一致
フラグレジスタ１５＿３の２つ）のうちの優先度の最も
高い一致フラグレジスタに対応するアドレス信号が出力
される。ここでは、添字が若いほど優先順位が高いもの
とし、従ってここでは一致フラグレジスタ１５＿２に対
応するメモリアドレスが出力される。このアドレスエン
コーダ１６から出力されたアドレス信号ＡＤは、必要に
応じてデコーダ１７に入力される。デコーダ１７ではこ
の入力されたアドレス信号ＡＤをデコードして各メモリ
ワード１１＿１，１１＿２，…，１１＿ｎのそれぞれに
対応して備えられたワード線１８＿１，１８＿２，…，
１８＿ｎのうちの入力されたアドレス信号ＡＤに対応す
るいずれか１本のワード線（ここではワード線１８＿
２）にアクセス信号を出力する。これによりアクセス信
号の出力されたワード線１８＿２に対応するメモリワー
ド１１＿２に記憶されているデータが出力レジスタ１９
に読み出される。

【０００５】図３は、図２に示す連想メモリ中の１つの
メモリワードを表わした詳細回路図である。このメモリ
ワード１１は、同一構成の３２個のメモリセル１１＿
１，１１＿２，…，１１＿３２から構成されている。各
メモリセル１１＿１，１１＿２，…，１１＿３２には、
互いの出力が互いの入力に接続された、第１インバータ
２０＿１，２０＿２，…，２０＿３２と第２インバータ
２１＿１，２１＿２，…，２１＿３２が備えられてお
り、これらのインバータ２０＿１，２１＿１；２０＿
２，２１＿２；…；２０＿３２，２１＿３２により各メ
モリセル１１＿１，１１＿２，…，１１＿３２に論理
‘１’もしくは論理‘０’の１ビットの情報が記憶され
る。

【０００６】また各メモリセル１１＿１，１１＿２，
…，１１＿３２において、第１のインバータ２０＿１，
２０＿２，…，２０＿３２の出力はトランジスタ２２＿
１，２２＿２，…，２２＿３２を介してビット線２３＿
１，２３＿２，…，２３＿３２と接続されており、この
トランジスタ２２＿１，２２＿２，…，２２＿３２のゲ
ートはワード線２４に接続されている。また第２のイン
バータ２１＿１，２１＿２，…，２１＿３２の出力はト
ランジスタ２５＿１，２５＿２，…，２５＿３２を介し
てビットバー線２６＿１，２６＿２，…，２６＿３２と
接続されており、このトランジスタ２５＿１，２５＿
２，…，２５＿３２のゲートもワード線２４に接続され
ている。さらに各メモリセル１１＿１，１１＿２，…，
１１＿３２において、ビット線２３＿１，２３＿２，
…，２３＿３２とビットバー線２６＿１，２６＿２，
…，２６＿３２との間をつなぐように互いにシリーズに
接続された２つのトランジスタ２７＿１，２８＿１；２
７＿２，２８＿２；…；２７＿３２，２８＿３２が配置
されており、これら２つのトランジスタ２７＿１，２８
＿１；２７＿２，２８＿２；…；２７＿３２，２８＿３
２のうちの一方のトランジスタ２７＿１，２７＿２，
…，２７＿３２のゲートは第１のインバータ２０＿１，
２０＿２，…，２０＿３２の出力、他方のトランジスタ
２８＿１，２８＿２，…，２８＿３２のゲートは第２の
インバータ２１＿１，２１＿２，…，２１＿３２の出力
と接続されている。

【０００７】また一致線１４０には、各メモリセル１１
＿１，１１＿２，…，１１＿３２に対応して１つずつト
ランジスタ２９０＿１，２９０＿２，…，２９０＿３２
が備えられており、それらのトランジスタ２９０＿１，
２９０＿２，…，２９０＿３２は互いにシリーズに接続
され、それらのトランジスタ２９０＿１，２９０＿２，
…，２９０＿３２の各ゲートは、各２つのトランジスタ
２７＿１，２８＿１；２７＿２，２８＿２；…；２７＿
３２，２８＿３２の中点と接続されている。

【０００８】またこの一致線１４０にはもう１つのトラ
ンジスタ２９０＿０がシリーズに接続されており、この
一致線１４０の図５の左端はこのトランジスタ２９０＿
０を介して接地されている。このトランジスタ２９０＿
０のゲートは制御線３００に接続されている。さらにこ
の一致線の図５の右側にはインバータ３１０が備えられ
ており、一致線１４０はこのインバータ３１０の出力側
にも延びて各一致フラグレジスタ１５＿１，１５＿２，
…，１５＿ｎ（図２参照）と接続されている。このイン
バータ３１０の入力と電源Ｖ_DDとの間には２つのＰ型ト
ランジスタ３２０，３３０が備えられており、それらの
うちの一方のＰ型トランジスタ３２０のゲートは制御線
３００と接続され、他方のＰ型トランジスタ３３０のゲ
ートはインバータ３１０の出力と接続されている。

【０００９】このような構造のメモリワード及びその周
辺回路を備えた連想メモリにおいて、一致検索は以下の
ようにして行なわれる。先ず制御線３００が論理‘０’
となりＰ型トランジスタ３２０が導通状態となって一致
線１４０がプリチャージされる。この際、トランジスタ
２９０＿０は非導通状態となって一致線１４０が確実に
接地ラインから切り離され、これにより確実にプリチャ
ージが行なわれる。このようにして一致線１４０が先ず
プリチャージされた後検索が行なわれる。

【００１０】ここで、メモリセル１１＿１には、論理
‘１’の情報が記憶されているものとする。即ちこの場
合第１のインバータ２０＿１の出力側が論理‘１’、第
２のインバータ２１＿１の出力側が論理‘０’の状態に
ある。このメモリセル１１＿１に対して論理‘１’の検
索が行なわれるものとする。即ち、ビット線２３＿１が
論理‘１’、ビットバー線２６＿１が論理‘０’とされ
る。ワード線２４は論理‘０’のままの状態に保持され
ている。また制御線３００が論理‘１’となり、トラン
ジスタ２９０＿０が導通状態となる。この場合トランジ
スタ２７＿１のゲートには論理‘１’の電圧が印加さ
れ、ビット線２３＿１の論理‘１’の信号がトランジス
タ２９０＿１のゲートに印加され、これによりトランジ
スタ２９０＿１が導通状態となる。即ちメモリセル１１
＿１に記憶されたビット情報とビット線２３＿１、ビッ
トバー線２６＿１を経由して入力された検索データ中の
ビット情報が一致する場合に、対応するトランジスタ２
９０＿１が導通状態となる。

【００１１】また、メモリセル１１＿２には論理‘０’
の情報が記憶されているものとする。この場合第１のイ
ンバータ２０＿２の出力側が論理‘０’、第２のインバ
ータ２１＿２の出力側が論理‘１’の状態にある。この
メモリセル１１＿２に対してやはり論理‘１’の検索が
行なわれるものとする。即ち、ビット線２３＿２が論理
‘１’、ビットバー線２６＿２が論理‘０’とされ、制
御線３００が論理‘１’とされる。この場合、トランジ
スタ２８＿２を経由して論理‘０’の状態にあるビット
バー線２６＿２の信号がトランジスタ２９０＿２のゲー
トに印加され、したがってこのトランジスタ２９０＿２
は非導通状態にととどまることになる。即ち不一致の場
合、一致線１４にプリチャージされていた電荷はディス
チャージされない。

【００１２】また、マスクをかけたビットについては、
メモリセル１１＿３２に示すように、ビット線２３＿３
２、ビットバー線２６＿３２の双方とも論理‘１’とさ
れる。この場合このメモリセル１１＿３２に論理‘１’
の情報が記憶されているか論理‘０’の情報が記憶され
ているかに応じてトランジスタ２７＿３２もしくはトラ
ンジスタ２８＿３２のいずれかが導通状態となり、いず
れの場合もトランジスタ２９０＿３２は導通状態とな
る。

【００１３】このように、図３に示すメモリワードで
は、メモリワードに記憶されたビットパターンとビット
線２３＿１，２３＿２，…，２３＿３２、ビットバー線
２６＿１，２６＿２，…，２６＿３２を経由して入力さ
れた検索データのビットパターンとが一致する（マスク
のかけられたビットについては、上述のように一致して
いるものとみなされる）場合、一致線１４０にプリチャ
ージされた電荷がトランジスタ２９０＿３２，…，２９
０＿２，２９０＿１，２９０＿０を経由して流れ出し、
これにより一致線１４０がディスチャージされ、この一
致線１４０のうち図３におけるインバータ３１０の左側
の部分は論理‘０’の状態となる。この論理‘０’がイ
ンバータ３１０で反転され、論理‘１’の一致信号がこ
のインバータ３１０から出力され、各一致フラグレジス
タ１５＿１，１５＿２，…，１５＿３２（図２参照）に
入力される。

【００１４】またメモリワードに記憶されたビットパタ
ーンとビット線２３＿１，２３＿２，…，２３＿３２、
ビットバー線２６＿１，２６＿２，…，２６＿３２を経
由して入力された検索データのビットパターンとが不一
致の場合には、一致線１４０はプリチャージによる論理
‘１’の状態にとどまり、この論理‘１’がインバータ
３１０で反転され、論理‘０’の不一致信号が出力され
る。

【００１５】このように、図３に示すメモリワードは、
検索に先立って一致線１４０がＰ型トランジスタ３２０
を経由してプリチャージされ、検索により一致した場合
にだけトランジスタ２９０＿０，２９０＿１，２９０＿
２，…，２９０＿３２を経由してディスチャージされる
ように構成したため、各検索毎にディスチャージされる
のは、ほとんどの場合多数の一致線のうちの極く一部で
あって、大部分の一致線はプリチャージされた状態にと
どまり、したがって次の検索に先立ってプリチャージす
る必要のある一致線の本数は少なくて済み、検索に伴う
消費電力が低く押えられる。

【００１６】尚、図３に示す回路構成は一例に過ぎず、
種々の構造のものが知られ、あるいは考えられている。

【００１７】

【発明が解決しようとする課題】例えば上記のように、
１ワードが３２ビットで構成された連想メモリを用い
て、通信回線等を経由してきたデータをその連想メモリ
に入力して検索を行なうことを考える。図４は、通信回
線等を経由して送信されてきたデータの構造図である。

【００１８】例えば８ビットパラレルの通信回路を経由
して各時刻 …，ｔ_i ，ｔ_i+1 ，ｔ _i+2 ，… に、例え
ばそれぞれ８ビットのデータ …，Ｄ_i ，Ｄ_i+1 ，Ｄ
_i+2 ，… が送信されてきたものとする。この場合、典
型的には４つのデータ、例えばデータＤ_i ，Ｄ_i+1 ，Ｄ
_i+2 ，Ｄ_i+3 の組合せにより、１ワードが３２ビットの
連想メモリにおける検索データが構成されるが、データ
Ｄ_i ，Ｄ_i+1 ，Ｄ_i+2 ，Ｄ_i+3 をそれらの送信の順序に
配列することにより検索データが構成されるとは限ら
ず、例えば検索データＲＥＦ＿ＤＡＴＡとして、ＲＥＦ＿ＤＡＴＡ＝｛Ｄ_i+1 ，Ｄ_i ，Ｄ_i+3 ，Ｄ_i+2 ｝ …（１）等、それらのデータＤ_i ，Ｄ_i+1 ，Ｄ_i+2 ，Ｄ_i+3 の順
序が入れ替わったデータを検索データＲＥＦ＿ＤＡＴＡ
とする必要を生じる場合がある。

【００１９】そのような場合、従来は、連想メモリとは
別にマイクロプロセッサを備え、順次入力されてくるデ
ータ…，Ｄ_i ，Ｄ_i+1 ，Ｄ_i+2 ，…をそのマイクロプロ
セッサの内部バッファに一旦格納し、そのマイクロプロ
セッサで格納されたデータ…，Ｄ_i ，Ｄ_i+1 ，Ｄ_i+2 ，
…の順序を入れ替えて検索データＲＥＦ＿ＤＡＴＡを合
成した後に、その検索データを連想メモリに入力してい
た。このため、システムの複雑化、検索速度の低下を招
いていた。

【００２０】本発明は、上記事情に鑑み、上記のよう
に、検索データが複数のデータに跨り、しかもそれら複
数のデータの順序を入れ替える必要が生じる場合であっ
ても高速検索を可能とする連想メモリを提供することを
目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成する連想
メモリは、各格納データをそれぞれ記憶する複数のメモ
リワードを備え、これら複数のメモリワードそれぞれに
各格納データを記憶しておき、検索データを入力し、入
力された検索データに対応する格納データが記憶された
メモリワードを検索する連想メモリにおいて、（１）入力された前記検索データを構成するビットパタ
ーンの配列順を変更する配列変換回路（２）上記配列変換回路から出力された検索データを上
記複数のメモリワードに入力して、該検索データに対応
する格納データが記憶されたメモリワードを検索する検
索回路を備えたことを特徴とする。

【００２２】ここで、上記本発明の連想メモリにおい
て、ビットパターンの配列順序を定義する順序入替デー
タを書き換え自在に格納する順序入替データレジスタを
備え、上記配列変換回路が、前記順序入替データレジス
タに格納された順序入替データに基づいてビットパター
ンの配列順を変更するものであることが好ましい。

【００２３】

【作用】上記本発明の連想メモリは、上記（１）の配列
変換回路を備えたものであるため、データの順序入替え
のためのマイクロプロセッサを備える必要がなく、シス
テムの簡単化、検索速度の向上が図られる。また、上記
本発明の連想メモリにおいて、上記順序入替データレジ
スタを備え、その順序入替データレジスタに格納された
順序入替えデータに基づいてビットパターンの順序を入
れ替えるように構成すると、順序入替データレジスタに
格納する順序入替データに応じてビットパターンの順序
を入れ替えることができ、柔軟性の高い連想メモリが実
現する。

【００２４】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の、本発明に特徴的な部分を示
した部分回路図である。この連想メモリは３２ビットで
１ワードが構成されており、この連想メモリの検索デー
タレジスタ１２０には、各時刻ｔ_i ，ｔ_i+1 ，…に入力
された８ビットパラレルの各データＤ_i ，Ｄ_i+1 ，…
が、それら各データＤ_i ，Ｄ_i+1 ，…の入力と同期して
入力されるライトイネーブル信号ＷＥ＿の各立ち下がり
のタイミングで、図示のように、入力された順序に格納
される。この検索データレジスタ１２０は、図２に示す
検索データレジスタ１２に相当する。

【００２５】検索データレジスタ１２０に検索のための
データＤ_i ，Ｄ_i+1 ，Ｄ_i+2 ，Ｄ_i+ ₃ が格納されると、
以下に説明するように、必要に応じてそれらのデータＤ
_i ，Ｄ_i+1 ，Ｄ_i+2 ，Ｄ_i+3 が入れ替えられ、その入れ
替えられたデータが図２に示すマスクデータ１３を経由
して各メモリワード１１＿１，１１＿２，…，１１＿ｎ
に入力され、前述したようにして一致検索が実行され
る。

【００２６】図１に示す実施例では、データの入れ替え
は以下のようにして行なわれる。図１に示す連想メモリ
には、順序入替フラグレジスタ１１０とセレクタ１３０
が備えられている。本実施例では、順序入替フラグレジ
スタ１１０，１３０が、それぞれ、本発明にいう順序入
替データレジスタ、配列変換回路に相当する。

【００２７】順序入替フラグレジスタ１１０は、４個
の、それぞれが４ビットのレジスタ１１０＿１，１１０
＿２，１１０＿３，１１０＿４で構成されており、各レ
ジスタ１１０＿１，１１０＿２，１１０＿３，１１０＿
４は、３２ビットの検索データレジスタ１２０を８ビッ
トずつに４つに分けたとき、自分が担当する８ビットの
データをどの位置に移動させるかを示す順序入替フラグ
を格納するものである。この順序入替フラグレジスタ１
１０には、データＤ_i ，Ｄ_i+1 ，…が入力されるに先立
つ準備段階において、この連想メモリの使用者により定
義された順序入替えフラグが書き込まれる。

【００２８】例えば、右端のレジスタ１１０＿１は、検
索データレジスタ１２０の下位（右端）の８ビットのデ
ータを担当するレジスタであり、そのレジスタ１１０＿
１に’００１０’という順序入替フラグが格納されてい
るため、その下位８ビットのデータは、８ビットずつに
分けたときの右から２番目の位置に移動される。また、
セレクタ１３０は、図示のように、多数のトライステー
トバッファ１３０＿１，１３０＿２，…，１３０＿１６
により構成されている。尚、ここに図示する各トライス
テートバッファ１３０＿１，１３０＿２，…，１３０＿
１６は、図示の煩雑さを避けるため８ビット分ずつまと
めて図示したものであり、実際にはこの８倍のトライス
テートバッファで構成される。各トライステートバッフ
ァ１３０＿１，１３０＿２，…，１３０＿１６は、順序
入替フラグレジスタ１１０の各ビットにより制御されて
おり、各ビットが’１’のときは対応するトライステー
トバッファ１３０＿１，１３０，…，１３０＿１６はオ
ン状態となり、各ビットが’０’のときは、対応するト
ライステートバッファ１３０＿１，１３０＿２，…，１
３０＿１６はオフ状態となる。したがって、図示の場
合、検索データレジスタ１２０の下位８ビット（右端）
に格納されたＤ_i は、トライステートバッファ１３０＿
５を経由して右から２番目から出力され、検索データレ
ジスタ１２０の右から２番目の８ビットのデータはＤ
_i+1 は、トライステートバッファ１３０＿５を経由して
右端から出力され、検索データレジスタ１２０の右から
３番目の８ビットのデータＤ_i+2 は、トライステートバ
ッファ１３０＿１２を経由して左端から出力され、検索
データレジスタ１２０の左端の８ビットのデータＤ_i+ ₃
はトライステートバッファ１３０＿１５を経由して右か
ら３番目から出力される。

【００２９】このようにして、前述した（１）式のよう
に入れ替えが行なわれ、検索データＲＥＦ＿ＤＡＴＡが
生成される。尚、上記実施例は、送信されてきたデータ
Ｄ_i ，Ｄ_i+1 ，Ｄ_i+2 ，…を一旦その入力された順序の
まま検索データレジスタ１２０に格納し、その後そのデ
ータの順序を入れ替えるようにした例であるが、各デー
タＤ_i ，Ｄ_i+1 ，Ｄ_i+2 ，…が送信されてくるたびに、
その送信されてきたデータの格納先を変更しながら検索
データレジスタに格納するようにしてもよい。

【００３０】また、上記実施例は、８ビットを単位とし
てデータの順序を入れ替えるように構成した例である
が、データ入れ替えの単位は８ビットに限られるもので
はなく、４ビット単位、あるいは１６ビット単位等、必
要に応じて構成することができる。また、必要に応じ
て、１ビット毎に順序を入れ替えるように構成してもよ
い。

【００３１】

【発明の効果】以上説明したように、本発明の連想メモ
リによれば、入力されたデータを入れ替えて検索データ
を生成し、その検索データを用いて検索を行なうことが
できるため、連想メモリとは別にマイクロプロセッサ等
を備えてデータの順序を入れ替える必要がなく、システ
ムの簡単化、検索の高速化に寄与する。

【図面の簡単な説明】

【図１】本発明の一実施例の、本発明に特徴的な部分を
示した部分回路図である。

【図２】連想メモリの一例を表わした回路ブロック図で
ある。

【図３】図２に示す連想メモリ中の１つのメモリワード
を表わした詳細回路図である。

【図４】通信回線等を経由して送信されてきたデータの
構造図である。

【符号の説明】

１０連想メモリ１１＿１，１１＿２，…，１１＿ｎメモリワード１２検索データレジスタ１３マスクレジスタ１１０順序入替フラグレジスタ１２０検索データレジスタ１３０セレクタ

Claims

【特許請求の範囲】

【請求項１】各格納データをそれぞれ記憶する複数の
メモリワードを備え、これら複数のメモリワードそれぞ
れに各格納データを記憶しておき、検索データを入力
し、入力された検索データに対応する格納データが記憶
されたメモリワードを検索する連想メモリにおいて、入力された前記検索データを構成するビットパターンの
配列順を変更する配列変換回路と、前記配列変換回路から出力された検索データを前記複数
のメモリワードに入力して、該検索データに対応する格
納データが記憶されたメモリワードを検索する検索回路
とを備えたことを特徴とする連想メモリ。
【請求項２】ビットパターンの配列順序を定義する順
序入替データを書き換え自在に格納する順序入替データ
レジスタを備え、前記配列変換回路が、前記順序入替データレジスタに格
納された順序入替データに基づいてビットパターンの配
列順を変更するものであることを特徴とする請求項１記
載の連想メモリ。