JPH07211759A - Test of semiconductor device - Google Patents
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- JPH07211759A JPH07211759A JP6006377A JP637794A JPH07211759A JP H07211759 A JPH07211759 A JP H07211759A JP 6006377 A JP6006377 A JP 6006377A JP 637794 A JP637794 A JP 637794A JP H07211759 A JPH07211759 A JP H07211759A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，半導体装置の試験方法
に関するものであり，半導体チップに多数形成されたコ
ンタクトホールのコンタクト抵抗のバラツキを推測し，
製造過程における工程管理を行うためのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a semiconductor device, which estimates variations in contact resistance of a large number of contact holes formed in a semiconductor chip,
This is for performing process control in the manufacturing process.
【０００２】半導体リソグラフィ技術の進歩にともない
コンタクトホール作成技術が進み，サブミクロンの直径
のものまで実現されている。しかし，半導体素子どうし
を接続する配線層の幅は低抵抗にする必要があること
と，エレクトロマイグレーションに対する対策上，あま
り狭くできない。また，高速動作させる必要から配線容
量の低減が必要とされるため，上下の配線層どうしを分
離する絶縁膜の厚さもあまり薄くすることがてきない。
そのため，コンタクトホールの直径の縮小率に比べて配
線層の厚さ，幅の縮小率は進んでなく，コンタクトホー
ルのアスペクト比（コンタクトホールの高さ／コンタク
トホールの径）は年々増加している。With the progress of semiconductor lithography technology, the technique of making contact holes has advanced, and even sub-micron diameters have been realized. However, the width of the wiring layer connecting the semiconductor elements needs to be low, and the width of the wiring layer cannot be narrowed due to the measures against electromigration. In addition, since it is necessary to reduce the wiring capacitance because it is required to operate at high speed, the thickness of the insulating film that separates the upper and lower wiring layers cannot be made too thin.
Therefore, the reduction ratio of the thickness and width of the wiring layer does not progress as compared with the reduction ratio of the diameter of the contact hole, and the aspect ratio of the contact hole (height of contact hole / diameter of contact hole) is increasing year by year. .
【０００３】アスペクト比が大きくなると，コンタクト
ホールのコンタクト抵抗にバラツキを生じやすく，コン
タクト抵抗のバラツキが同一チップ内において許容値以
下に収まっているかを製造過程において試験し，工程管
理する必要がある。When the aspect ratio becomes large, the contact resistance of the contact hole tends to vary, and it is necessary to test in the manufacturing process whether the variation of the contact resistance is within the allowable value in the same chip and to control the process.
【０００４】[0004]
【従来の技術】従来，コンタクト抵抗の測定はケルビン
法により一個ずつコンタクト抵抗を測定していた。ある
いは，モニター用コンタクトを設け複数のコンタクトホ
ール（以後，コンタクトと略称するものに同じ）を電気
的に直列接続し，直列の合成抵抗を測定し，平均値をと
ってコンタクト一個のコンタクト抵抗としていた。2. Description of the Related Art Conventionally, the contact resistance has been measured one by one by the Kelvin method. Alternatively, a contact for monitoring is provided, and a plurality of contact holes (hereinafter, abbreviated as contacts) are electrically connected in series, the combined resistance of the series is measured, and the average value is taken as the contact resistance of one contact. .
【０００５】図２０は従来のコンタクト抵抗の測定方法
(1) を示す。図２０ (a)はコンタクトホールの説明図で
あり，図２０ (b)はケルビン法によるコンタクと抵抗の
測定方法を示す。FIG. 20 shows a conventional contact resistance measuring method.
Indicates (1). FIG. 20 (a) is an explanatory diagram of contact holes, and FIG. 20 (b) shows a method for measuring contact and resistance by the Kelvin method.
【０００６】図２０ (a)， (b)において，２００は第１
の導電層である。２０１は絶縁層である。In FIGS. 20 (a) and 20 (b), 200 is the first
Of the conductive layer. 201 is an insulating layer.
【０００７】２０２は第２の導電層である。２０３はコ
ンタクトホールである。２１０は電圧計であって，コン
タクトホールの両端の印加電圧を測定するものである。Reference numeral 202 is a second conductive layer. 203 is a contact hole. 210 is a voltmeter for measuring the applied voltage across the contact hole.
【０００８】２１１は電流源であって，コンクトホール
に電流を流すものである。２１２はコンタクト抵抗であ
って，コンタクトホールと導電層の接続抵抗を表すもの
である。Reference numeral 211 denotes a current source for supplying a current to the contact hole. Reference numeral 212 denotes a contact resistance, which represents the connection resistance between the contact hole and the conductive layer.
【０００９】図２０ (a)によりコンタクトホールについ
て説明する。絶縁層２０１上に配設された第１の導電層
２００と絶縁層２０１の下に配設された第２の導電層を
電気的に接続する場合には，絶縁層２０１にコンタクト
ホール２０３をエッチング技術等を利用して形成し，コ
ンタクトホール２０３の内部に導電層を埋め込んで第１
の導電層２００と第２の導電層２０２を電気的に接続す
る。The contact hole will be described with reference to FIG. When electrically connecting the first conductive layer 200 provided on the insulating layer 201 and the second conductive layer provided below the insulating layer 201, the contact hole 203 is etched in the insulating layer 201. It is formed by using a technique or the like, and a conductive layer is embedded in the contact hole 203 to form a first layer.
The electrically conductive layer 200 and the second electrically conductive layer 202 are electrically connected.
【００１０】図２０ (b)により，ケルビン法によるコン
タクト抵抗の測定方法を説明する。第１の導電層２００
の一端Ｃと第２の導電層２０２の一端Ｂ間に電流を流
す。そして，第１の導電層２００の一端Ｄと第２の導電
層２０２の一端Ａ間の電圧を測定し，電流と電圧からコ
ンタクトホール２０３のコンタクト抵抗２１２を求め
る。A method for measuring contact resistance by the Kelvin method will be described with reference to FIG. First conductive layer 200
A current is caused to flow between one end C and one end B of the second conductive layer 202. Then, the voltage between one end D of the first conductive layer 200 and one end A of the second conductive layer 202 is measured, and the contact resistance 212 of the contact hole 203 is obtained from the current and the voltage.
【００１１】図２１は従来のコンタクト抵抗の測定方法
(2) を示す。図２１ (a)は電気的に直列接続（以後直列
接続と略称する）したモニター用コンタクトホールを示
し，図２０（ｂ) は直列接続されたコンタクトホールの
等価回路である。FIG. 21 shows a conventional contact resistance measuring method.
Indicates (2). FIG. 21 (a) shows a monitor contact hole electrically connected in series (hereinafter abbreviated as series connection), and FIG. 20 (b) is an equivalent circuit of the contact hole connected in series.
【００１２】図２１ (a)において，２２０は第１の導電
層（端子）であって，コンタクトホール２４０を介して
第２の導電層２３０に電気的に接続され，直列接続した
コンタクトホールの抵抗値を測定する端子となるもので
ある。In FIG. 21A, reference numeral 220 denotes a first conductive layer (terminal), which is electrically connected to the second conductive layer 230 through the contact hole 240 and has a resistance of the contact hole connected in series. It serves as a terminal for measuring the value.
【００１３】２２１は第１の導電層であって，コンタク
トホール２４１とコンタクトホール２４２を介して第２
の導電層２３０と第２の導電層２３１を電気的に接続す
るものである。Reference numeral 221 denotes a first conductive layer, which is second via a contact hole 241 and a contact hole 242.
The electrically conductive layer 230 and the second electrically conductive layer 231 are electrically connected.
【００１４】２２２は第１の導電層であって，コンタク
トホール２４３とコンタクトホール２４４を介して第２
の導電層２３１と第２の導電層２３２を電気的に接続す
るものである。Reference numeral 222 denotes a first conductive layer, which is a second conductive layer through the contact holes 243 and 244.
The conductive layer 231 and the second conductive layer 232 are electrically connected.
【００１５】２２３は第１の導電層（端子）であって，
コンタクトホール２４５を介して第２の導電層２３２に
電気的に接続され，直列接続したコンタクトホールの抵
抗を測定する端子となるものである。223 is a first conductive layer (terminal),
It serves as a terminal which is electrically connected to the second conductive layer 232 through the contact hole 245 and which measures the resistance of the contact hole connected in series.
【００１６】２３０，２３１，２３２は第２の導電層で
ある。２４０はモニター用のコンタクトホールであっ
て，第１の導電層２２０と第２の導電層２３０を電気的
に接続するものである。Reference numerals 230, 231, and 232 are second conductive layers. Reference numeral 240 is a contact hole for a monitor, which electrically connects the first conductive layer 220 and the second conductive layer 230.
【００１７】２４１はモニター用のコンタクトホールで
あって，第１の導電層２２１と第２の導電層２３０を電
気的に接続するものである。２４２はモニター用のコン
タクトホールであって，第１の導電層２２１と第２の導
電層２３１を電気的に接続するものである。Reference numeral 241 is a contact hole for monitoring, which electrically connects the first conductive layer 221 and the second conductive layer 230. Reference numeral 242 is a contact hole for monitoring, which electrically connects the first conductive layer 221 and the second conductive layer 231.
【００１８】２４３はモニター用のコンタクトホールで
あって，第１の導電層２２２と第２の導電層２３１を電
気的に接続するものである。２４４はモニター用のコン
タクトホールであって，第１の導電層２２２と第２の導
電層２３２を電気的に接続するものである。Reference numeral 243 is a contact hole for monitoring, which electrically connects the first conductive layer 222 and the second conductive layer 231. 244 is a contact hole for a monitor, which electrically connects the first conductive layer 222 and the second conductive layer 232.
【００１９】２４５はモニター用のコンタクトホールで
あって，第１の導電層２２３と第２の導電層２３２を電
気的に接続するものである。図２１（ｂ）は，図２１
（ａ）の等価回路である。Reference numeral 245 is a contact hole for monitoring, which electrically connects the first conductive layer 223 and the second conductive layer 232. FIG. 21B is a diagram shown in FIG.
It is an equivalent circuit of (a).
【００２０】図２１（ｂ）において，Ｐは端子であっ
て，図２１ (a)の第１の導電層２２０の端子である。Ｑ
は端子であって，図２１ (a)の第１の導電層２２３の端
子である。In FIG. 21 (b), P is a terminal, which is a terminal of the first conductive layer 220 of FIG. 21 (a). Q
Is a terminal, which is a terminal of the first conductive layer 223 of FIG.
【００２１】Ｒ１はコンタクト抵抗であって，コンタク
トホール２４０の抵抗である。Ｒ２はコンタクト抵抗で
あって，コンタクトホール２４１の抵抗である。Ｒ３は
コンタクト抵抗であって，コンタクトホール２４２の抵
抗である。R1 is the contact resistance, which is the resistance of the contact hole 240. R2 is a contact resistance, which is the resistance of the contact hole 241. R3 is a contact resistance, which is the resistance of the contact hole 242.
【００２２】Ｒ４はコンタクト抵抗であって，コンタク
トホール２４３の抵抗である。Ｒ５はコンタクト抵抗で
あって，コンタクトホール２４４の抵抗である。Ｒ６は
コンタクト抵抗であって，コンタクトホール２４５の抵
抗である。R4 is a contact resistance, which is the resistance of the contact hole 243. R5 is a contact resistance, which is the resistance of the contact hole 244. R6 is a contact resistance, which is the resistance of the contact hole 245.
【００２３】従来のコンタクトホール（２４０，２４
１，２４２，２４３，２４４，２４５）の抵抗測定は，
図２０ (a)に示すように，コンタクトホール（２４０，
２４１，２４２，２４３，２４４，２４５）を第１の導
電層（２２０，２２１，２２２，２２３）と第２の導電
層（２３０，２３１，２３２）により直列接続し，端子
Ｐと端子Ｑの間の直列抵抗を測定し，コンタクトホール
（２４０，２４１，２４２，２４３，２４４，２４５）
の１個当たりの平均値をコンタクトホール一個のコンタ
クト抵抗としていた。Conventional contact holes (240, 24
1,242,243,244,245)
As shown in FIG. 20 (a), contact holes (240,
241, 242, 243, 244, 245) are connected in series by the first conductive layer (220, 221, 222, 223) and the second conductive layer (230, 231, 232), and between terminals P and Q. Of the contact hole (240, 241, 242, 243, 244, 245)
The average value per one was defined as the contact resistance of one contact hole.
【００２４】[0024]
【発明が解決しようとする課題】従来のコンタクトホー
ルの抵抗測定は，コンタクトホール一個についての抵抗
値をケルビン法により直接測定するか，あるいは複数の
コンタクトの直列接続抵抗を基にコンタクト一個当たり
の平均値を求め，それを一個のコンタクト抵抗としてい
た。In the conventional contact hole resistance measurement, the resistance value for one contact hole is directly measured by the Kelvin method, or the average value per contact is calculated based on the series connection resistance of a plurality of contacts. The value was calculated and used as one contact resistance.
【００２５】高集積化されたＬＳＩの場合，１チップ内
のコンタクトホール数は一万個以上ある。そのため，一
個のコンタクト抵抗が何Ωであるか，あるいは平均抵抗
値が何Ωであるかという情報よりも，コンタクト抵抗全
体がどのようなバラツキをもって分布しているか等の統
計的な情報を知り，工程管理することの方が重要であ
る。In the case of highly integrated LSI, the number of contact holes in one chip is 10,000 or more. Therefore, rather than information on how much one contact resistance is or what is the average resistance value, we know statistical information such as how the contact resistance is distributed with all Process control is more important.
【００２６】特に，半導体メモリにおいては，例えば，
データリテンション電圧（メモリ素子が記憶情報を保持
し得る最小の電源電圧）は情報の保持能力の一番悪いメ
モリにより決定される。即ち，個々のメモリセルの保持
能力がある分布をもっているとすると，その分布の一番
最低の保持能力でメモリ全体のデータリテンション電圧
が決定される。そして，一般にメモリセルの保持能力
は，個々のメモリセルのコンタクト抵抗と大きい相関が
あり，コンタクト抵抗が大きいとデータ保持能力は急激
に悪化するものである。そのため，コンタクト抵抗の分
布状態を工程内で管理して，分布状態を監視していれ
ば，異常を事前に検出でき，大きな被害を生じないうち
に状態を改善することができる。Particularly in a semiconductor memory, for example,
The data retention voltage (minimum power supply voltage at which the memory element can hold stored information) is determined by the memory having the worst information holding ability. That is, assuming that each memory cell has a distribution having a holding capacity, the data holding voltage of the entire memory is determined by the lowest holding capacity of the distribution. In general, the retention capacity of a memory cell has a large correlation with the contact resistance of each memory cell, and if the contact resistance is large, the data retention capacity deteriorates sharply. Therefore, if the distribution state of the contact resistance is managed in the process and the distribution state is monitored, the abnormality can be detected in advance and the state can be improved before serious damage is caused.
【００２７】さらに，コンタクトホールの存在密度も実
際の半導体メモリで使用するものと，モニター用素子と
で異なっていた。そのため，モニター用素子のコンタク
ト抵抗と実際に使用するメモリでのコンタクト抵抗とが
異なり，従来のコンタクト抵抗の試験方法では１チップ
のコンタクト抵抗を集合体として工程管理することはで
きなかった。Further, the existence density of contact holes was different between the one used in the actual semiconductor memory and the monitor element. Therefore, the contact resistance of the monitor element is different from the contact resistance of the memory actually used, and the conventional contact resistance test method cannot manage the process of the contact resistance of one chip as an aggregate.
【００２８】本発明は，少ないモニター用コンタクトホ
ールで実際の製品のコンタクトホールのコンタクト抵抗
のバラツキを推測できるようにし，１チップ内のコンタ
クト抵抗を集合体として工程管理できる半導体装置の試
験方法を提供することを目的とする。The present invention provides a method for testing a semiconductor device, which makes it possible to estimate the variation in contact resistance of an actual product contact hole with a small number of monitor contact holes and manage the process of the contact resistance within one chip as an aggregate. The purpose is to do.
【００２９】[0029]
【課題を解決するための手段】本発明は，モニター用コ
ンタクトを設け，二個のコンタクトを持つコンタクト
要素（二個のモニター用コンタクトホールを第２の導電
層により共通に同じ面の側を接続し，他方の面の側に異
なる領域に形成された第１の導電層をそれぞれのモニタ
ー用コンタクトホールに接続したもの），もしくは一
個のコンタクトのコンタクト要素（第１の導電層と第２
の導電層を一個のモニター用コンタクトを介して接続し
たもの）について，複数のコンタクト要素を直列接続し
た直列抵抗測定用レイアトの直列抵抗を測定することに
より得られるコンタクト抵抗と，複数のコンタクト要素
を並列接続することにより得られる並列抵抗測定用レイ
アウトの並列抵抗にもとづいて得られるコンタクト抵抗
を比較することにより実際に使用する半導体装置（実デ
バイス）のコンタクト抵抗のバラツキを推測するように
した。According to the present invention, a contact element provided with a monitor contact and having two contacts (two monitor contact holes are commonly connected to the same side by a second conductive layer). Then, the first conductive layers formed in different regions on the other surface side are connected to the respective monitor contact holes), or the contact element of one contact (the first conductive layer and the second conductive layer).
Of the conductive layer of (1) connected via one monitor contact), the contact resistance obtained by measuring the series resistance of a series resistance measuring layato in which a plurality of contact elements are connected in series, and a plurality of contact elements By comparing the contact resistances obtained based on the parallel resistances of the parallel resistance measurement layout obtained by connecting them in parallel, the variation in the contact resistance of the semiconductor device (actual device) actually used is estimated.
【００３０】（なお，本発明の先行技術として特開平２
−２１４１３３号公報に記載の技術があるが，この技術
は直列接続したモニター素子の直列モニターにより小数
の箇所の異常を検出し，並列接続したモニター素子の並
列モニターにより多数の箇所の小さな異常を検出するも
のであって，本発明の半導体装置の試験方法とは，全く
異なるものである。） 図１は本発明の基本構成（その１）であって，偶数個の
コンタクトホールを直列接続してコンタクト抵抗を測定
する方法を示す図である（コンタクト要素が上記の場
合）。(Note that, as the prior art of the present invention, Japanese Patent Laid-Open No.
Although there is a technique described in Japanese Patent Publication No. 214133/1994, this technique detects a small number of abnormalities by serial monitoring of monitor elements connected in series, and detects small abnormalities at a large number of points by parallel monitoring of monitor elements connected in parallel. This is completely different from the semiconductor device testing method of the present invention. FIG. 1 is a diagram showing a basic configuration (No. 1) of the present invention, showing a method of measuring the contact resistance by connecting an even number of contact holes in series (when the contact element is the above).
【００３１】図１において， ＡS1，ＡS2，ＡS3，ＡS4，ＡS5は，第１の導電層である
（導電層Ａと称するものに同じ）。In FIG. 1, A S1 , A S2 , A S3 , A S4 and A S5 are first conductive layers (the same as what is called the conductive layer A).
【００３２】ＢS1，ＢS2，ＢS3，ＢS4は，第２の導電層
である（導電層Ｂと称するものに同じ）。 ＣS1，ＣS2，ＣS3，ＣS4，ＣS5，ＣS6，ＣS7，ＣS8は，
モニター用のコンタクトホールである。B S1 , B S2 , B S3 , and B S4 are second conductive layers (the same as what is called a conductive layer B). C S1 , C S2 , C S3 , C S4 , C S5 , C S6 , C S7 , C S8 are
This is a contact hole for the monitor.
【００３３】ＣtS1 ，ＣtS2 は，測定用端子である。 ＴS1，ＴS2は外部端子である。 Ｌ1 ，Ｌ2 は端子の導電領域である。C tS1 and C tS2 are measuring terminals. T S1 and T S2 are external terminals. L 1 and L 2 are conductive regions of the terminals.
【００３４】ＲAS1 ，ＲAS2 ，ＲAS3 ，ＲAS4 ，ＲAS5
は第 1の導電層の抵抗である。 ＲBS1 ，ＲBS2 ，ＲBS3 ，ＲBS4 は第２の導電層の抵抗
である。 ＲCS1 ，ＲCS2 ，ＲCS3 ，ＲCS4 ，ＲCS5 ，ＲCS6 ，Ｒ
CS7 ，ＲCS8 はコンタクト抵抗であって，それぞれ，Ｃ
S1，ＣS2，ＣS3，ＣS4，ＣS5，ＣS6，ＣS7，Ｃ S8のコン
タクト抵抗である。RAS1, RAS2, RAS3, RAS4, RAS5
Is the resistance of the first conductive layer. RBS1, RBS2, RBS3, RBS4Is the resistance of the second conductive layer
Is. RCS1, RCS2, RCS3, RCS4, RCS5, RCS6, R
CS7, RCS8Is the contact resistance, and
S1, CS2, CS3, CS4, CS5, CS6, CS7, C S8Con
It is a tact resistance.
【００３５】ＷA は導電層Ａの幅である。 ＷB は導電層Ｂの幅である。 ｌA は導電層Ａのコンタクト間の距離である。W A is the width of the conductive layer A. W B is the width of the conductive layer B. l A is the distance between the contacts of the conductive layer A.
【００３６】ｌB は導電層Ｂのコンタクト間の距離であ
る。１０はコンタクト要素であって，異なる領域に形成
された第１の導電層（ＡSi），（ＡSi+1）のそれぞれに
接続される二つのコンタクトホール（ＣSi），
（Ｃ Si+1）を第２の導電層（ＢSi），（ＢSi+1）により
共通に接続したものである。LBIs the distance between the contacts of the conductive layer B.
It 10 are contact elements, which are formed in different regions
The first conductive layer (ASi), (ASi + 1) To each
Two contact holes (CSi),
(C Si + 1) To the second conductive layer (BSi), (BSi + 1)
They are commonly connected.
【００３７】１０’はコンタクト要素の等価回路であ
る。１４は直列抵抗測定用のコンタクト要素のレイアウ
トであって，コンタクト要素１０を複数個直列接続した
ものである。Reference numeral 10 'is an equivalent circuit of the contact element. Reference numeral 14 is a layout of contact elements for series resistance measurement, in which a plurality of contact elements 10 are connected in series.
【００３８】１４’は直列抵抗測定用レイアウト１４の
等価回路である。図１の構成において，直列抵抗測定用
レイアウト１４の両端にコンタクト（Ｃ Si）より接触面
積が大幅に大きい測定用端子Ｃts1 ，ＣtS2 を設け，測
定用端子Ｃts1 ，ＣtS2 に低抵抗の金属配線Ｌ1 ，Ｌ2
を接続して金属配線Ｌ1 ，Ｌ2 の先に外部端子（パッ
ド）ＴS1，ＴS2を設け，外部端子ＴS1，ＴS2により直列
抵抗を測定する。Designated at 14 'is a layout 14 for measuring series resistance.
It is an equivalent circuit. For series resistance measurement in the configuration of Figure 1.
Contact (C Si) From the contact surface
Measurement terminal C with a significantly large productts1, CtS2Set up
Fixed terminal Cts1, CtS2Low resistance metal wiring L1, L2
Connect the metal wiring L1, L2The external terminal (pad
De) TS1, TS2External terminal TS1, TS2By series
Measure resistance.
【００３９】モニター用コンタクトホール（ＣSi）（以
後コンタクトもしくはコンタクトホールと称する）の数
をＮＳとする（図１はＮＳ＝８）。実際にはコンタクト
数は５０〜数１００程度が適当であるが，説明を簡略に
するためである。The number of monitor contact holes (C Si ) (hereinafter referred to as contacts or contact holes) is NS (NS = 8 in FIG. 1). In practice, the number of contacts is preferably about 50 to several hundreds, but this is to simplify the description.
【００４０】各コンタクト（ＣSi）は同等の大きさで作
られているとする。外部端子ＴS1，ＴS2は第１の導電層
ＡSiと第２の導電層ＢSiのうち面積比抵抗の小さい導電
層Ａ Siの方を用いるとする（ＡS1とＡS5）。外部端子Ｔ
S1, ＴS2へはコンタクト抵抗がコンタクト（ＣSi）の抵
抗に比べて無視できる程度に小さい値の測定用端子Ｃ
tS1 ，ＣtS2 を介して，比抵抗の小さい金属配線Ｌ1 ，
Ｌ2 により引き出すようにする。Each contact (CSi) Is the same size
It is supposed to be. External terminal TS1, TS2Is the first conductive layer
ASiAnd the second conductive layer BSiOf which area resistivity is small
Layer A SiIs used (AS1And AS5). External terminal T
S1,TS2To the contact resistance (CSi)
Measuring terminal C with a value that is negligibly small compared to the resistance
tS1, CtS2Through the metal wiring L with a low specific resistance1，
L2To pull it out.
【００４１】図２は本発明の基本構成（その２）であっ
て，奇数個のコンタクトを直列接続した直列抵抗の測定
方法を示す（上記の場合）。図２において， ＡS1，ＡS2，ＡS3，ＡS4は，第１の導電層である。FIG. 2 shows a basic configuration (No. 2) of the present invention, showing a method for measuring series resistance in which an odd number of contacts are connected in series (in the above case). In FIG. 2, A S1 , A S2 , A S3 and A S4 are the first conductive layers.
【００４２】ＢS1，ＢS2，ＢS3，ＢS4は，第２の導電層
である。 ＣS1，ＣS2，ＣS3，ＣS4，ＣS5，ＣS6，ＣS7は，コンタ
クトホールである。 ＣtS1 ，ＣtS2 は測定用端子である。B S1 , B S2 , B S3 and B S4 are second conductive layers. C S1 , C S2 , C S3 , C S4 , C S5 , C S6 and C S7 are contact holes. C tS1 and C tS2 are measuring terminals.
【００４３】ＴS1，ＴS2は外部端子である。 Ｌ1 ，Ｌ2 は端子の導電領域である。 ＲAS1 ，ＲAS2 ，ＲAS3 ，ＲAS4 は第 1の導電層の抵抗
である。T S1 and T S2 are external terminals. L 1 and L 2 are conductive regions of the terminals. R AS1 , R AS2 , R AS3 and R AS4 are the resistances of the first conductive layer.
【００４４】ＲBS1 ，ＲBS2 ，ＲBS3 ，ＲBS4 は第２の
導電層の抵抗である。 ＲCS1 ，ＲCS2 ，ＲCS3 ，ＲCS4 ，ＲCS5 ，ＲCS6 ，Ｒ
CS7 はコンタクト抵抗である。R BS1 , R BS2 , R BS3 and R BS4 are resistors of the second conductive layer. R CS1 , R CS2 , R CS3 , R CS4 , R CS5 , R CS6 , R
CS7 is a contact resistance.
【００４５】ＷA は配線層Ａの幅である。 ＷB は配線層Ｂの幅である。 ｌA は配線層Ａのコンタクト間の距離である。W A is the width of the wiring layer A. W B is the width of the wiring layer B. l A is the distance between the contacts of the wiring layer A.
【００４６】ｌB は配線層Ｂのコンタクト間の距離であ
る。 １２はコンタクト要素であって，導電層（ＡSi）と導電
層（ＢSi）をコンタクトホール（ＣSi）で接続したもの
である。[0046] l B is the distance between the contacts of the wiring layer B. Reference numeral 12 is a contact element, which is formed by connecting the conductive layer (A Si ) and the conductive layer (B Si ) through a contact hole (C Si ).
【００４７】１２’はコンタクト要素１２の等価回路で
ある。 １４は直列抵抗測定用レイアウトである。 １４’は直列抵抗測定用レイアウトの等価回路である。Reference numeral 12 'is an equivalent circuit of the contact element 12. 14 is a layout for series resistance measurement. 14 'is an equivalent circuit of a layout for measuring series resistance.
【００４８】図１，図２の測定方法において，外部端子
ＴS1とＴS2で測定される抵抗Ｒｓは，次のように計算さ
れる。 Ｎｓが偶数の場合 である。In the measuring method shown in FIGS. 1 and 2, the resistance Rs measured at the external terminals T S1 and T S2 is calculated as follows. When Ns is an even number Is.
【００４９】配線層Ａ，配線層Ｂの抵抗ＲASi ，ＲBSi
は，例えば，次式で与えられる。 ＷASi は配線層Ａの幅，ＷBSi は配線層Ｂの幅である。Resistances R ASi and R BSi of the wiring layers A and B
Is given, for example, by the following equation. W ASi is the width of the wiring layer A, and W BSi is the width of the wiring layer B.
【００５０】ρA ，ρB は配線層Ａ，Ｂの面積抵抗であ
る。ｌASi ，ｌBSi はそれぞれ導電層Ａ，導電層Ｂにお
けるコンタクト間の距離である。あるいは，導電層に打
ち込む不純物濃度条件から求めることができる。Ρ A and ρ B are sheet resistances of the wiring layers A and B. l ASi and l BSi are distances between contacts in the conductive layer A and the conductive layer B, respectively. Alternatively, it can be obtained from the impurity concentration conditions implanted into the conductive layer.
【００５１】(1) 式で，ＲASi ，ＲBSi は比較的安定で
あって，工程によるバラツキは少ないと考えられる。し
かし，コンタクト抵抗ＲCSi は工程内で大きくばらつく
ことが考えられる。In the equation (1), R ASi and R BSi are relatively stable, and it is considered that there is little variation due to the process. However, it is considered that the contact resistance R CSi varies widely in the process.
【００５２】すべてのコンタクト要素でＲASi どうしが
等しく，ＲBSi どうしが等しい場合 Ｎｓが奇数の場合（上記のコンタクト要素の場
合） Ｎｓが奇数の場合 である。When R ASi is equal to each other and R BSi is equal to all contact elements When Ns is odd (for the above contact elements) When Ns is odd Is.
【００５３】すべてのコンタクト要素でＲASi どうしが
等しく，ＲBSi どうしが等しい場合， (4) 式，(6) 式よりいずれの場合にも である。When R ASi is equal to each other and R BSi is equal to all contact elements, In either case from Eqs. (4) and (6) Is.
【００５４】 これより一個のコンタクトの抵抗，Ｒｓｕを算出する
と， [0054] From this, when calculating the resistance of one contact, Rsu,
【００５５】一般に，ＲCSi は分布をもつので，Ｒｓｕ
は抵抗値の分布の平均値となる。但し，Ｒｓｕだけで抵
抗値の工程管理を行うのは，平均値のみを管理すること
となり，各コンタクト抵抗ＲCSi が大きい分散をもって
分布していても，そのことを警告することはできない。In general, since R CSi has a distribution, Rsu
Is the average value of the distribution of resistance values. However, the process control of the resistance value only by Rsu manages only the average value, and even if the contact resistances R CSi are distributed with a large dispersion, it cannot be warned.
【００５６】図３は本発明の基本構成（その２）であっ
て，一個のコンタクトよりなるコンタクト要素を複数並
列接続する場合を示す（上記のコンタクト要素を並列
接続した場合）。FIG. 3 shows a basic configuration (No. 2) of the present invention, showing a case where a plurality of contact elements each including one contact are connected in parallel (when the above contact elements are connected in parallel).
【００５７】図３において， ＡP1，ＡP2，ＡP3，ＡP4，ＡP5，ＡP6，ＡP7，ＡP8は，
第１の導電層である。 ＢP1，ＢP2，ＢP3，ＢP4，ＢP5，ＢP6，ＢP7，ＢP8は，
第２の導電層である。In FIG. 3, A P1 , A P2 , A P3 , A P4 , A P5 , A P6 , A P7 and A P8 are
It is a first conductive layer. B P1 , B P2 , B P3 , B P4 , B P5 , B P6 , B P7 , B P8
The second conductive layer.
【００５８】ＣP1，ＣP2，ＣP3，ＣP4，ＣP5，ＣP6，Ｃ
P7，ＣP8は，モニター用コンタクトホールである（以後
コンタクトもしくはコンタクトホールと称する）。 ＣtP1 ，ＣtP2 ，ＣtP3 ，ＣtP4 ，ＣtP5 ，ＣtP6 ，Ｃ
tP7 ，ＣtP8 ，ＣtP9，ＣtP10，ＣtP11，ＣtP12， Ｃ
tP13，ＣtP14，ＣtP15，ＣtP16は，測定用端子であっ
て，コンタクト要素の端子である。C P1 , C P2 , C P3 , C P4 , C P5 , C P6 , C
P7 and C P8 are monitor contact holes (hereinafter referred to as contacts or contact holes). C tP1 , C tP2 , C tP3 , C tP4 , C tP5 , C tP6 , C
tP7 , C tP8 , C tP9 , C tP10 , C tP11 , C tP12 , C
tP13 , CtP14 , CtP15 , and CtP16 are measuring terminals and terminals of the contact element.
【００５９】ＴP1，ＴP2は外部端子である（図示せ
ず）。 ＬP1，ＬP2は端子の導電領域である。 ＲAP1 ，ＲAP2 ，ＲAP3 ，ＲAP4 ，ＲAP5 ，ＲAP6 ，Ｒ
AP7 ，ＲAP8 は第１の導電層Ａの抵抗である。T P1 and T P2 are external terminals (not shown). L P1 and L P2 are conductive regions of the terminals. R AP1 , R AP2 , R AP3 , R AP4 , R AP5 , R AP6 , R
AP7, R AP8 is the resistance of the first conductive layer A.
【００６０】ＲBP1 ，ＲBP2 ，ＲBP3 ，ＲBP4 ，
ＲBP5 ，ＲBP6 ，ＲBP7 ，ＲBP8 は第２の導電層Ｂの抵
抗である。 ＲCP1 ，ＲCP2 ，ＲCP3 ，ＲCP4 ，ＲCP5 ，ＲCP6 ，Ｒ
CP7 ，ＲCP8 はコンタクト抵抗であって，それぞれコン
タクトホールＣP1，ＣP2，ＣP3，ＣP4，ＣP5，ＣP6，Ｃ
P7，ＣP8のコンタクト抵抗である。R BP1 , R BP2 , R BP3 , R BP4 ,
R BP5, R BP6, R BP7 , R BP8 is the resistance of the second conductive layer B. R CP1 , R CP2 , R CP3 , R CP4 , R CP5 , R CP6 , R
CP7 and R CP8 are contact resistances, and contact holes C P1 , C P2 , C P3 , C P4 , C P5 , C P6 and C, respectively.
It is the contact resistance of P7 and C P8 .
【００６１】１２はコンタクト要素であって，導電層Ａ
Pjと導電層ＢPjをコンタクトホールＣPjにより接続した
ものである。１２’はコンタクト要素１２の等価回路で
ある。Reference numeral 12 is a contact element, which is a conductive layer A
Pj and the conductive layer B Pj are connected by a contact hole C Pj . 12 ′ is an equivalent circuit of the contact element 12.
【００６２】１５は並列抵抗測定用レイアウトであっ
て，コンタクト要素１２を複数個並列接続したレイアウ
トである。１５’は並列抵抗測定用レイアウトの等価回
路である。Reference numeral 15 is a layout for parallel resistance measurement, which is a layout in which a plurality of contact elements 12 are connected in parallel. Reference numeral 15 'is an equivalent circuit of a parallel resistance measurement layout.
【００６３】並列接続の抵抗値の測定は，図３に示すよ
うに，導電層ＡPjと導電層ＢPjをコンタクトＣPjで接続
してコンタクト要素１２を複数接続することにより測定
する。The resistance value of the parallel connection is measured by connecting a plurality of contact elements 12 by connecting the conductive layer A Pj and the conductive layer B Pj with a contact C Pj as shown in FIG.
【００６４】コンタクト要素１２には，金属配線層をコ
ンタクト抵抗の無視しうる大きな測定用端子ＣtPj を設
け，各ＣtPj を並列に接続するように金属配線ＬP1，Ｌ
P2で接続し，外部端子ＴP1, ＴP2により並列抵抗を測定
する。In the contact element 12, a metal wiring layer is provided with a large measuring terminal C tPj whose contact resistance can be ignored, and metal wirings L P1 and L P1 are connected so that each C tPj is connected in parallel.
Connected by P2, measured parallel resistor by the external terminal T P1, T P2.
【００６５】コンタクト要素１０の端子の測定用端子Ｃ
tPj のコンタクトホールＣPjの窓サイズに比較して大き
く，ＣPjの抵抗に比較してＣtPj の抵抗値は無視できる
ほど小さい。コンタクトの総数をＮｐとする（図３はＮ
ｐ＝８）。実際には，コンタクト数Ｎｐは５０〜数１０
０程度が適当である。Measuring terminal C of the terminal of the contact element 10
It is larger than the window size of the contact hole C Pj of tPj , and the resistance value of C tPj is small enough to be ignored as compared with the resistance of C Pj . The total number of contacts is Np (N in FIG. 3)
p = 8). Actually, the number of contacts Np is 50 to several 10
About 0 is suitable.
【００６６】並列抵抗測定用レイアウトでは，面積の大
きい測定用端子（ＣtP1 〜ＣtP16）を多数必要とする。
そのため，そのレイアウトを作成するのに必要なマスク
パターンの白黒比が，実デバイスのレイアウトを形成す
るマスクパターンの白黒比と異なる不都合を生じる。そ
のため，並列抵抗測定用レイアウトでは各コンタクト要
素間の距離は充分に大きくとるようにする（なお，マス
クパターンの白黒比については実施例参照）。メモリの
コンタクトの場合には，最低限ひとつのくり返しピッチ
以上の距離をとる。The parallel resistance measuring layout requires a large number of measuring terminals (C tP1 to C tP16 ) having a large area.
Therefore, the black-and-white ratio of the mask pattern necessary for creating the layout is different from the black-and-white ratio of the mask pattern for forming the actual device layout. Therefore, in the parallel resistance measurement layout, the distance between the contact elements is set to be sufficiently large (for the black-and-white ratio of the mask pattern, refer to the example). For memory contacts, keep at least one repeat pitch.
【００６７】図４は配線層Ａと配線層Ｂにより二つのコ
ンタクトを直列接続した要素を複数並列接続する場合を
示す（コンタクト要素が上記の場合）。図４におい
て， ＡP1，ＡP2，ＡP3，ＡP4，ＡP5，ＡP6，ＡP7，ＡP8は，
第１の導電層である。FIG. 4 shows a case in which a plurality of elements in which two contacts are connected in series by the wiring layer A and the wiring layer B are connected in parallel (when the contact elements are as described above). In FIG. 4, A P1 , A P2 , A P3 , A P4 , A P5 , A P6 , A P7 and A P8 are
It is a first conductive layer.
【００６８】ＢP1，ＢP2，ＢP3，ＢP4は，第２の導電層
である。 ＣP1，ＣP2，ＣP3，ＣP4，ＣP5，ＣP6，ＣP7，ＣP8は，
コンタクトホールである。B P1 , B P2 , B P3 and B P4 are the second conductive layers. C P1 , C P2 , C P3 , C P4 , C P5 , C P6 , C P7 , C P8 are
It is a contact hole.
【００６９】ＣtP1 ，ＣtP2 ，ＣtP3 ，ＣtP4 ，
ＣtP5 ，ＣtP6 ，ＣtP7 ，ＣtP8 は，測定用端子であっ
て，コンタクト要素１０の端子である。 ＴP1，ＴP2は，外部端子である。C tP1 , C tP2 , C tP3 , C tP4 ,
C tP5 , C tP6 , C tP7 , and C tP8 are measuring terminals and terminals of the contact element 10. T P1 and T P2 are external terminals.
【００７０】ＬP1，ＬP2は，端子の導電領域である。 ＲAP1 ，ＲAP2 ，ＲAP3 ，ＲAP4 ，ＲAP5 ，ＲAP6 ，Ｒ
AP7 ，ＲAP8 は，第１の導電層の抵抗である。L P1 and L P2 are conductive regions of the terminals. R AP1 , R AP2 , R AP3 , R AP4 , R AP5 , R AP6 , R
AP7, R AP8 is the resistance of the first conductive layer.
【００７１】ＲBP1 ，ＲBP2 ，ＲBP3 ，ＲBP4 は，第２
の導電層の抵抗である。 ＲCP1 ，ＲCP2 ，ＲCP3 ，ＲCP4 ，ＲCP5 ，ＲCP6 ，Ｒ
CP7 ，ＲCP8 は，コンタクト抵抗であって，それぞれコ
ンタクトホールＣP1，ＣP2，ＣP3，ＣP4，ＣP5，ＣP6，
ＣP7，ＣP8のコンタクト抵抗である。R BP1 , R BP2 , R BP3 and R BP4 are the second
Is the resistance of the conductive layer. R CP1 , R CP2 , R CP3 , R CP4 , R CP5 , R CP6 , R
CP7 and R CP8 are contact resistances, respectively, and contact holes C P1 , C P2 , C P3 , C P4 , C P5 , C P6 ,
It is the contact resistance of C P7 and C P8 .
【００７２】１０はコンタクト要素であって，異なる領
域に形成された導電層ＡP1，ＡP2を二つのコンタクトホ
ールＣP1，ＣP2にそれぞれ接続し，コンタクトホールＣ
P1，ＣP2を第２の導電層ＢP1により共通に接続したもの
である。Reference numeral 10 is a contact element, which connects the conductive layers A P1 and A P2 formed in different regions to the two contact holes C P1 and C P2 , respectively.
P1 and C P2 are commonly connected by the second conductive layer B P1 .
【００７３】１５は並列抵抗測定用レイアウトである。
１５’は並列抵抗測定用レイアウト１５の等価回路であ
る。図４において，並列抵抗測定用レイアウトの各コン
タクト要素の間の距離は充分に大きくとるようにする
（図３の場合と同じ理由）。Reference numeral 15 is a layout for parallel resistance measurement.
Reference numeral 15 'is an equivalent circuit of the parallel resistance measurement layout 15. In FIG. 4, the distance between the contact elements in the parallel resistance measurement layout is set to be sufficiently large (the same reason as in the case of FIG. 3).
【００７４】図４における，測定用端子（コンタクト要
素１２の端子）ＣtPj はコンタクトＣPjの窓サイズに比
較して大きく，コンタクトＣPj抵抗に比較してＣtPj の
コンタクト要素１０の端子の抵抗は無視できるほど小さ
い。測定用端子ＣtPj は金属配線ＬP1，ＬP2に接続さ
れ，金属配線ＬP1，ＬP2の先は外部端子ＴP1, ＴP2に接
続され，ＴP1，ＴP2により並列抵抗が測定される。[0074] in FIG. 4, C tPj (terminal contact elements 12) measuring terminal is larger than the window size of the contact C Pj, resistance of the terminals of the contact C Pj compared to the resistance C TPJ contact element 10 Is small enough to be ignored. The measurement terminal C tPj is connected to the metal wirings L P1 and L P2 , the ends of the metal wirings L P1 and L P2 are connected to the external terminals T P1 and T P2, and the parallel resistance is measured by T P1 and T P2. .
【００７５】本発明の並列抵抗値に基づいてコンタクト
抵抗のバラツキを推測する方法について説明する。 各導電層の抵抗ＲAPJ ，ＲBPJ は，例えば次のように表
せる。A method of estimating the variation in contact resistance based on the parallel resistance value of the present invention will be described. The resistances R APJ and R BPJ of each conductive layer can be expressed as follows, for example.
【００７６】 ＷAPi ，ＷBPi は導電層Ａ，Ｂの幅，ρA ，ρB は導電
層Ａ，Ｂの面積抵抗，ｌAPj ｌBPj は導電層Ａ，導電層
Ｂにおけるコンタクト距離である。あるいは，導電層に
打ち込む不純物物濃度条件からも求めることができる。[0076] W APi and W BPi are the widths of the conductive layers A and B, ρ A and ρ B are the sheet resistances of the conductive layers A and B, and l APj 1 BPj is the contact distance in the conductive layers A and B. Alternatively, it can be obtained from the impurity concentration condition for implanting into the conductive layer.
【００７７】ＲAPj ，ＲBPj は比較的安定であって，工
程によるバラツキは少ないと考えられる。しかし，コン
タクト抵抗ＲCPi は工程内で大きくばらくつくことが考
えられる。R APj and R BPj are relatively stable, and it is considered that there is little variation due to the process. However, it is considered that the contact resistance R CPi varies widely in the process.
【００７８】直列抵抗測定用パターンと並列抵抗測定用
パターンはコンタクト形成条件を等しくするために，Ｃ
siとＣPjの大きさと方向を等しくし，ＷAS＝ＷAP，ＷBS
＝Ｗ BP，ｌAS＝ｌAP, ｌBS＝ｌBPとする。図１，図２に
示すように，直列抵抗算出用パターンのコンタクトＣsi
と並列抵抗算出用パターンのコンタクトＣPjが平行にな
っていないということはない。Ｗ，ｌについても同様で
ある。両者のコタクト要素（導電層Ａ，導電層Ｂおよび
コンタクトホールＣ）は平行移動したら重なる形状をし
ている。Pattern for series resistance measurement and for parallel resistance measurement
The pattern is C to make the contact formation conditions equal.
siAnd CPjThe size and direction ofAS= WAP, WBS
= W BP, LAS= LAP,lBS= LBPAnd 1 and 2
As shown, contact C of the series resistance calculation patternsi
And contact C of parallel resistance calculation patternPjBecome parallel
Not that it doesn't. The same applies to W and l
is there. Both contact elements (conductive layer A, conductive layer B and
The contact holes C) have a shape that overlaps when translated.
ing.
【００７９】そこで，ＲASi ＝ＲAPj ＝ＲA ，ＲBSi ＝
ＲBPj ＝ＲB とする。 （但し，ＲAB＝ＲA ＋ＲB であって，既知の量であ
る）。Therefore, R ASi = R APj = R A , R BSi =
Let R BPj = R B. (However, R AB = R A + R B , which is a known amount).
【００８０】本出願人は，上記の並列接続により求めた
Ｒｐｕと直列接続とにより求めたＲｓとコンタクト抵抗
の分散に一定の関係があることを見出した。The Applicant has found that there is a certain relationship between the dispersion of the contact resistance and the Rs obtained by the above series connection and the Rs obtained by the series connection.
【００８１】[0081]
【作用】図５，図６，図７により，Ｒｐｕ，Ｒｓｕ，コ
ンタクト抵抗の分散との関係を説明する。The relationship between Rpu, Rsu and the dispersion of contact resistance will be described with reference to FIGS. 5, 6 and 7.
【００８２】図５は本発明の作用説明図(1) であって，
コンタクト抵抗の分布を示す。図５(a) 〜図５ (e)にお
いて，横軸は度数であり，縦軸はコンタクト抵抗であ
る。FIG. 5 is an explanatory view (1) of the operation of the present invention.
The distribution of contact resistance is shown. 5 (a) to 5 (e), the horizontal axis represents frequency and the vertical axis represents contact resistance.
【００８３】(a) は分散σ＝０．４０４０９８８１６の
場合である。(b) は分散σ＝０．６４９２１１３４１の
場合である。(A) is the case of variance σ = 0.404089816. (b) is the case of variance σ = 0.649211341.
【００８４】(c) は分散σ＝１．４２２２８８００６の
場合である。(d) は分散σ＝３．６９２０８２００２の
場合である。(e) は分散σ＝７．６１６９８３７５１の
場合である。(C) is the case of variance σ = 1.422288006. (d) is the case of variance σ = 3.692082002. (e) is the case of variance σ = 7.616983751.
【００８５】図６(a) は，本発明の作用説明図(2) であ
って，図５の各分布の試料について，Ｒｓｕ，Ｒｐ，Ｒ
ｐｕ，Ｒｓｕ−Ｒｐｕと分散σの関係である。ここで，
ＲCSi の分布とＲCPj の分布は同じであるとしている
が，これは，同一ウェファ上の近接したチップに対して
は，妥当な過程である。なお，本発明は，ＲCSi とＲ
CPj の分布が同じであるように工夫した（実施例参
照）。FIG. 6A is an explanatory view (2) of the operation of the present invention, in which Rsu, Rp, R
It is a relationship between pu, Rsu-Rpu and variance σ. here,
It is assumed that the distribution of R CSi and the distribution of R CPj are the same, but this is a reasonable process for adjacent chips on the same wafer. The present invention is based on R CSi and R
The device was devised so that the distribution of CPj was the same (see Examples).
【００８６】図６(b) は図６(a) のＲｓｕ−Ｒｓｐとσ
の関係のグラフを表わす。横軸はＲｓｕ−Ｒｓｐであ
り，縦軸σである。図７は，本発明の作用説明図(3) で
あって，図６(a) のＲｓｕ−Ｒｓｐとσの関係を片対数
のグラフであらわしたものである。横軸はＲｓｕ−Ｒｓ
ｐであり，縦軸はσである。FIG. 6B shows Rsu-Rsp and σ of FIG. 6A.
Represents a graph of the relationship of. The horizontal axis represents Rsu-Rsp and the vertical axis σ. FIG. 7 is a diagram (3) for explaining the operation of the present invention, and is a semilogarithmic graph showing the relationship between Rsu-Rsp and σ in FIG. 6 (a). The horizontal axis is Rsu-Rs
p and the vertical axis is σ.
【００８７】図６(a) ，図７からわかるように，Ｒｓｕ
−Ｒｓｐと分散σには一定の関係があり，σが大きくな
るとＲｓｕ−Ｒｓｐは大きくなる傾向があることがわか
る。従って，直列抵抗測定用レイアウトと並列抵抗測定
用レイアウトを実際の半導体装置（実デバイス）に使用
するコンタクトホール，導電層等のレイアウトとほぼ同
等になるように形成しておけば，直列抵抗から算出され
るＲｓｕと並列抵抗から算出されるＲｐｕとでＲｓｕ−
Ｒｐｕを観察することにより，実際のコンタクト抵抗の
バラツキの程度を推測することができる。なお，図４の
基本構成（その２）によれば，並列抵抗の算出によりＲ
CPi ＋ＲCPi+1 の分布についての情報を得ることができ
る。As can be seen from FIG. 6 (a) and FIG. 7, Rsu
It can be seen that there is a fixed relationship between -Rsp and the variance σ, and Rsu-Rsp tends to increase as σ increases. Therefore, if the layout for the series resistance measurement and the layout for the parallel resistance measurement are formed so as to be almost the same as the layout of the contact holes, conductive layers, etc. used in the actual semiconductor device (actual device), it can be calculated from the series resistance. And Rpu calculated from the parallel resistance Rsu-
By observing Rpu, it is possible to estimate the actual degree of contact resistance variation. According to the basic configuration (part 2) of FIG. 4, R is calculated by calculating the parallel resistance.
Information can be obtained about the distribution of CPi + R CPi + 1 .
【００８８】[0088]
【実施例】図８は本発明の実施例であり，直列抵抗測定
用レイアウトを示す。 図８(a)，(b) において，Ｃ
tS1 ，ＣtS2 ，ＣtS3 ，ＣtS4 は，測定用端子であっ
て，それぞれ多結晶導電層ＡS1，ＡS5，ＡS6，ＡS10 の
上に配設されて導電的に接続されているものである。EXAMPLE FIG. 8 is an example of the present invention and shows a layout for series resistance measurement. In FIGS. 8 (a) and 8 (b), C
tS1 , C tS2 , C tS3 , and C tS4 are measuring terminals, which are disposed on the polycrystalline conductive layers A S1 , A S5 , A S6 , and A S10 , respectively, and are conductively connected. Is.
【００８９】ＡSi（ＡS1〜ＡS10 ）は，第１の導電層で
あって，多結晶導電層である（図に点を付した長方形も
しくは帯上の領域）。ＢSi（ＢS1〜ＢS8）は，第２の導
電層であって，バルク（半導体層）にＮ型不純物を高濃
度に拡散したＮ+ 導電層である（図に斜線で示した配線
形状の領域）。A Si (A S1 to A S10 ) is a first conductive layer and is a polycrystalline conductive layer (a rectangular area with dots in the figure or an area on a band). B Si (B S1 to B S8 ) is a second conductive layer, which is an N + conductive layer in which N-type impurities are diffused in a bulk (semiconductor layer) at a high concentration (the wiring shape shown by hatching in the figure). Area).
【００９０】ＣSi（ＣS1〜ＣS15 ）は，モニター用のコ
ンタクトホールである（図に正方形で示す領域）。図８
(b) に多結晶導電層ＡS2とＮ+ 拡散層ＢS1をコンタクト
ホールＣS2により接続する断面図を示す。C Si (C S1 to C S15 ) is a contact hole for a monitor (region indicated by a square in the figure). Figure 8
(b) shows a cross-sectional view in which the polycrystalline conductive layer A S2 and the N + diffusion layer B S1 are connected by the contact hole C S2 .
【００９１】図８(a) において，例えば，測定用端子Ｃ
tS1 は多結晶導電層ＡS1−コンタクトＣS1−Ｎ+ 拡散層
ＢS1−コンタクトＣS2−多結晶導電層ＡS2−コンタクト
ＣS3−Ｎ+ 拡散層ＢS2に接続され，以下同様の繰り返し
で測定用端子のコンタクトＣ tS2 に接続される。測定用
端子ＣtS2 と測定用端子ＣtS3 の間は金属層（図示せ
ず）により配線され接続される（図１０ (a)参照）。さ
らに，測定用端子ＣtS3は多結晶導電層ＡS6−コンタク
トＣS9−Ｎ+ 拡散層ＢS5−コンタクトＣS10 −多結晶導
電層ＡS7−コンタクトＣS11 −Ｎ+ 拡散層ＢS6−コンタ
クトＣS12 の繰り返しで測定用端子ＣtS4 に接続される
（図１０ (a)参照）。In FIG. 8A, for example, the measuring terminal C
tS1Is a polycrystalline conductive layer AS1-Contact CS1-N+Diffusion layer
BS1-Contact CS2-Polycrystalline conductive layer AS2-Contact
CS3-N+Diffusion layer BS2Connected to, and so on
Contact C of measuring terminal tS2Connected to. For measurement
Terminal CtS2And measurement terminal CtS3A metal layer (not shown) between
No.) is wired and connected (see FIG. 10 (a)). It
In addition, the measuring terminal CtS3Is a polycrystalline conductive layer AS6− Contact
To CS9-N+Diffusion layer BS5-Contact CS10-Polycrystalline conduction
Electric layer AS7-Contact CS11-N+Diffusion layer BS6-Contour
ECTO CS12Measurement terminal C by repeatingtS4Connected to
(See FIG. 10 (a)).
【００９２】図９は本発明の実施例であり，並列抵抗測
定用レイアウトを示す。図９(a) ，(b) において，Ｃ
tP1 ，ＣtP2 ，ＣtP3 ，ＣtP4 は，測定用端子であっ
て，コンタクト要素の端子である。FIG. 9 is an embodiment of the present invention and shows a layout for parallel resistance measurement. In FIGS. 9 (a) and 9 (b), C
tP1 , C tP2 , C tP3 , and C tP4 are measuring terminals and terminals of the contact element.
【００９３】ＡPj（ＡP1〜ＡP3）は第１の導電層であっ
て，多結晶導電層である（図に点を付した長方形もしく
は帯上の領域）。ＢPj（ＢP1 ,ＢP2 ,ＢP3）は第２の導
電層であって，Ｎ+ 拡散層である（図に斜線で示される
領域）。A Pj (A P1 to A P3 ) is a first conductive layer, which is a polycrystalline conductive layer (a rectangular area with dots in the figure or a band-shaped area). B Pj (B P1, B P2, B P3 ) is a second conductive layer and is an N + diffusion layer (a shaded area in the figure).
【００９４】ＣPj（ＣP1〜ＣP4）はコンタクトホールで
ある（図に正方形で示す領域）。図９(a) において，測
定用端子ＣtP1 と測定用端子ＣtP2 は，測定用端子ＣtP
1 −多結晶導電層ＡP1−コンタクトＣP1−Ｎ+ 拡散層Ｂ
P1−コンタクトＣP2−多結晶導電層ＡP2−測定用コンタ
クトＣtP2 の経路で接続される。また，測定用端子Ｃ
tP3 と測定用端子ＣtP4 は，測定用端子ＣtP3 −多結晶
導電層ＡP3−コンタクトＣP3−Ｎ+ 拡散層ＢP3−コンタ
クトＣP4−多結晶導電層ＡP4−測定用コンタクトＣtP4
の経路で接続される。さらに，ＣtP1 とＣtP3 ，および
ＣtP2 とＣtP 4 の間を金属配線層（図示せず）で接続さ
れる（図１０ (b)参照）。C Pj (C P1 to C P4 ) are contact holes (areas indicated by squares in the figure). In FIG. 9 (a), the measuring terminals C tP1 and C tP2 are the measuring terminals C tP
1 -Polycrystalline conductive layer A P1 -Contact C P1- N + Diffusion layer B
P1 -contact C P2 -polycrystalline conductive layer A P2 -measurement contact C tP2 . Also, the measuring terminal C
TP3 and measuring terminal C TP4 is measuring terminal C TP3 - polycrystalline conductive layer A P3 - contact C P3 -N + diffusion layer B P3 - contact C P4 - polycrystalline conductive layer A P4 - measuring contacts C TP4
It is connected by the route of. Further, C tP1 and C tP3 and C tP2 and C tP 4 are connected by a metal wiring layer (not shown) (see FIG. 10B).
【００９５】図１０は図８，図９のコンタクトホールの
接続方法の説明図である。図１０(a) は図８の直列抵抗
測定用レイアウトにおけるコンタクトホールの接続方法
を示す。FIG. 10 is an explanatory diagram of a method of connecting the contact holes of FIGS. 8 and 9. FIG. 10A shows a method of connecting contact holes in the layout for measuring series resistance shown in FIG.
【００９６】図１０ (a)において，測定用端子ＣtS1 ，
ＣtS2 ，ＣtS3 ，ＣtS4 ，コンタクトＣS1，ＣS2，
ＣS3，ＣS7，ＣS8，ＣS9，ＣS10,ＣS14,ＣS16 ，第１の
導電層（多結晶導電層）ＡS1，ＡS2，ＡS5，ＡS6，Ａ
S9, ＡS10,第２の導電層（Ｎ+ 拡散層）ＢS1，ＢS4，Ｂ
S6，ＢS9，ＢS8, は図８のそれぞれに対応している。測
定用端子ＣtS1 とＣtS2 はそれぞれ低抵抗の配線により
外部端子（パッド）５０，外部端子（パッド）５１に接
続される。In FIG. 10A, the measuring terminals C tS1 ,
C tS2 , C tS3 , C tS4 , contacts C S1 , C S2 ,
C S3 , C S7 , C S8 , C S9 , C S10, C S14, C S16 , first conductive layer (polycrystalline conductive layer) A S1 , A S2 , A S5 , A S6 , A
S9, A S10, second conductive layer (N + diffusion layer) B S1 , B S4 , B
S6 , B S9 , and B S8, correspond to those in FIG. The measuring terminals C tS1 and C tS2 are connected to the external terminal (pad) 50 and the external terminal (pad) 51 by low resistance wiring.
【００９７】図１０ (b)は図９のコンタクトホールの並
列接続レイアウトにおけるコンタクトホールの接続方法
を示す。図１０ (b)において，測定用端子ＣtP1 ，Ｃ
tP2 ，ＣtP3 ，ＣtP4 ，コンタクトＣP1，ＣP2，ＣP3，
ＣP4，第１の導電層（多結晶導電層）ＡP1，ＡP2，
ＡP3，ＡP4，第２の導電層（Ｎ+ 拡散層）ＢP1，ＢP2，
ＢP3，ＢP4は図９のそれぞれに対応している。測定用端
子ＣtP2 とＣtP1 はそれぞれ低抵抗の配線により外部端
子（パッド）５２，外部端子（パッド）５３に接続され
る。FIG. 10B shows a contact hole connecting method in the parallel connection layout of the contact holes shown in FIG. In FIG. 10 (b), the measuring terminals C tP1 , C
tP2 , C tP3 , C tP4 , contacts C P1 , C P2 , C P3 ,
C P4 , first conductive layer (polycrystalline conductive layer) A P1 , A P2 ,
A P3 , A P4 , second conductive layer (N + diffusion layer) B P1 , B P2 ,
B P3 and B P4 correspond to each of FIG. The measuring terminals C tP2 and C tP1 are connected to the external terminal (pad) 52 and the external terminal (pad) 53 by low resistance wiring.
【００９８】図１１は実デバイス（実際の半導体装置）
のレイアウトを示す。図１１(a) ，(b) ，(c) におい
て，Ａ1 は多結晶導電層である。FIG. 11 shows an actual device (actual semiconductor device).
Shows the layout of. In FIGS. 11 (a), 11 (b) and 11 (c), A 1 is a polycrystalline conductive layer.
【００９９】Ｂ1 ，Ｂ2 はＮ+ 拡散層であって，半導体
基板にＮ型に不純物を項濃度に拡散した領域である。Ｃ
1 は，多結晶導電層Ａ1 とＮ+ 拡散層Ｂ1 を接続するコ
ンタクトホールである。B 1 and B 2 are N + diffusion layers, which are regions in which the N-type impurities are diffused into the semiconductor substrate to the term concentration. C
1 is a contact hole for connecting a polycrystalline conductive layer A 1 and the N + diffusion layer B 1.
【０１００】Ｃ2 は，多結晶導電層Ａ1 とＮ+ 拡散層Ｂ
2 を接続するコンタクトホールである。本発明を実施例
する場合には，直列抵抗接続用もしくは並列抵抗接続用
の第１の導電層と第２の導電層，モニター用コンタクト
ホールの形状，レイアウトができるだけ同等になるよう
にして，ＲCSi の分布とＲCPj の分布が同じになるよう
にする必要がある。C 2 is a polycrystalline conductive layer A 1 and an N + diffusion layer B
This is a contact hole that connects two . In the case of embodying the present invention, the shapes and layouts of the first conductive layer and the second conductive layer for series resistance connection or parallel resistance connection, the contact holes for monitoring are made as close as possible to each other, and R It is necessary to make the distribution of CSi and the distribution of R CPj the same.
【０１０１】図１２は本発明を実施するのに必要なレイ
アウトの条件を示す（ＲCSi の分布とＲCPj の分布が同
じになるための条件）。条件(1) はコンタクト用レイア
ウトに与える条件である。FIG. 12 shows the layout conditions necessary for implementing the present invention (conditions for the distribution of R CSi and the distribution of R CPj to be the same). Condition (1) is a condition given to the contact layout.
【０１０２】条件(1) の内容は，直列抵抗測定用レイ
アウト（直列抵抗測定用のコンタクトホールのレイアウ
ト），並列抵抗測定用レイアウト（直列抵抗測定用の
コンタクトホールのレイアウト），実デバイスのレイ
アウトにおいて，それぞれのコンタクトホールの辺どう
しの全てが互いに平行であって，しかも形状が合同であ
ることである（図１３の条件(1) 参照）。The contents of condition (1) are as follows: layout for series resistance measurement (layout of contact holes for series resistance measurement), layout for parallel resistance measurement (layout of contact holes for series resistance measurement), and layout of actual device. That is, all the sides of each contact hole are parallel to each other and the shapes are congruent (see condition (1) in FIG. 13).
【０１０３】条件(2) は導電層Ａ用レイアウト（多結晶
導電層のレイアウト）の条件である。条件(2) の内容
は，直列抵抗測定用レイアウト（直列抵抗測定用導電層
Ａのレイアウト）の少なくとも３辺が並列抵抗測定用
レイアウト（並列抵抗測定用導電層Ａのレイアウト）
の辺と互いに並行であることである。また，とのた
がいに並行な辺と実デバイスの導電層Ａのレイアウトの
辺の少なくとも一辺が並行であるこである（図１３の条
件(2) 参照）。The condition (2) is a condition for the layout for the conductive layer A (layout of the polycrystalline conductive layer). The content of condition (2) is that at least three sides of the layout for measuring series resistance (layout of conductive layer A for measuring series resistance) have a layout for measuring parallel resistance (layout of conductive layer A for measuring parallel resistance).
Is parallel to each other. In addition, the parallel side and at least one side of the layout of the conductive layer A of the actual device are parallel to each other (see the condition (2) in FIG. 13).
【０１０４】条件(3) は導電層Ｂ用レイアウト（Ｎ+ 半
導体層のレイアウト）の条件である。条件(2) の内容と
同じである（図１４条件(3) 参照）。The condition (3) is a condition for the layout for the conductive layer B (layout of the N + semiconductor layer). This is the same as the content of condition (2) (see condition (3) in FIG. 14).
【０１０５】条件(4) はコンタクトホールの窓から導電
層Ａの辺までの距離に対する条件である。直列抵抗測定
用レイアウト（直列抵抗測定用のコンタクトホールと導
電層Ａのレイアウト）におけるコンタクトホールの窓
から導電層Ａの辺までの距離と並列抵抗算出用レイアウ
ト（並列抵抗測定用のコンタクトホールと導電層Ａのレ
イアウト）のコンタクトホールの窓から導電層Ａの辺
までの距離において，少なくとも３組が同等（ほぼ等し
い）ことである。The condition (4) is a condition for the distance from the window of the contact hole to the side of the conductive layer A. Distance from the window of the contact hole to the side of the conductive layer A in the layout for measuring series resistance (layout of contact hole for measuring series resistance and conductive layer A) and layout for calculating parallel resistance (contact hole for measuring parallel resistance and conductivity) In the distance from the window of the contact hole in the layer A layout) to the side of the conductive layer A, at least three pairs are equal (almost equal).
【０１０６】さらに，実デバイスのレイアウトにおける
コンタクトホールから導電層Ａまでの距離において，
との同等な組と少なくとも１組は同等であることであ
る（図１５条件(4) 参照）。Furthermore, in the distance from the contact hole to the conductive layer A in the layout of the actual device,
Is equivalent to at least one set (see condition (4) in FIG. 15).
【０１０７】条件(5) はコンタクト窓から導電層Ｂの境
界までの距離に対する条件である。条件(4) の内容と同
じである。（図１６条件(5) 参照）。条件(6) はコンタ
クトホール用レイアウトの白黒比に対する条件である。
コンタクト用レイアウトの白黒比は，コンタクトホール
を作成する露光用マスク（以後マスクパターンと称す
る）の白の部分の面積と黒の部分の面積の比である。The condition (5) is a condition for the distance from the contact window to the boundary of the conductive layer B. Same as the contents of condition (4). (Refer to FIG. 16 condition (5)). Condition (6) is a condition for the black-and-white ratio of the layout for contact holes.
The black-and-white ratio of the contact layout is the ratio of the area of the white part and the area of the black part of the exposure mask (hereinafter referred to as a mask pattern) for forming the contact hole.
【０１０８】条件(6) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用のコンタクトホールを作成するた
めのマスクパターン），並列抵抗測定用レイアウト
（並列抵抗測定用のコンタクトホールを作成するための
マスクパターン）が，実デバイスのレイアウト（実デバ
イスのコンタクトホールを作成するためのマスクパター
ン）において，白黒比がそれぞれのレイアウトを含む領
域およびその近傍において同等（ほぼ等しい）ことであ
る（図１７条件(6) 参照）。The condition (6) includes the layout for series resistance measurement (mask pattern for making contact holes for series resistance measurement), the layout for parallel resistance measurement (for making contact holes for parallel resistance measurement). 17) in the layout of the actual device (mask pattern for forming a contact hole of the actual device) has the same black / white ratio in the area including each layout and its vicinity (FIG. 17). See condition (6)).
【０１０９】条件(7) は，導電層Ａ用レイアウトの白黒
比の条件である。導電層Ａ用レイアウトの白黒比は導電
層Ａを形成するためのマスクパターンの白の部分の面積
と黒の部分の面積の比がほぼ等しいことである。The condition (7) is a condition of the black-and-white ratio of the layout for the conductive layer A. The black-and-white ratio of the layout for the conductive layer A is that the area ratio of the white portion and the black portion of the mask pattern for forming the conductive layer A is substantially equal.
【０１１０】条件(7) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用の導電層Ａのマスクパターン）
，並列抵抗算出用レイアウト（並列抵抗測定用の導電
層Ａのマスクパターン），実デバイスのレイアウト
（実デバイスの導電層Ａを形成するためのマスクパー
ン）の白黒比が，それぞれの領域およびその近傍におい
て３者とも同等（ほぼ等しい）である（図１８条件(7)
参照）。The condition (7) includes the layout for series resistance measurement (mask pattern of the conductive layer A for series resistance measurement).
, The parallel resistance calculation layout (mask pattern of the conductive layer A for parallel resistance measurement), and the black-and-white ratio of the layout of the actual device (mask pattern for forming the conductive layer A of the actual device) are in each region and its vicinity. Are equal (almost equal) in the three cases (Fig. 18 condition (7)
reference).
【０１１１】条件(8) は導電層Ｂ用レイアウトの白黒比
に対する条件である。導電層Ｂ用レイアウトの白黒比は
導電層Ｂを形成するためのマスクパターンの白の部分の
面積と黒の部分の面積の比がほぼ等しいことである。The condition (8) is a condition for the black-and-white ratio of the layout for the conductive layer B. The black-and-white ratio of the layout for the conductive layer B is that the ratio of the area of the white portion and the area of the black portion of the mask pattern for forming the conductive layer B is substantially equal.
【０１１２】条件(8) の内容は，直列抵抗測定用レイア
ウト（直列抵抗測定用の導電層Ｂのマスクパターン）
，並列抵抗算出用レイアウト（並列抵抗測定用の導電
層Ｂのマスクパターン），実際に使用するデバイスの
レイアウト（実デバイスの導電層Ｂを形成するためのマ
スクパーン）の白黒比が，それぞれの領域およびその近
傍において３者とも同等（ほぼ等しい）である（図１９
条件(8) 参照）。The condition (8) includes the layout for series resistance measurement (mask pattern of the conductive layer B for series resistance measurement).
, The parallel resistance calculation layout (mask pattern of the conductive layer B for parallel resistance measurement), and the layout of the device actually used (mask pattern for forming the conductive layer B of the actual device) have black and white ratios in the respective areas. And in the vicinity thereof, all three are equivalent (almost equal) (FIG. 19).
See condition (8)).
【０１１３】図１３は本発明の条件(1) ，条件(2) の説
明図である。図１３において，は直列抵抗測定用レイ
アウトである。FIG. 13 is an explanatory view of the condition (1) and the condition (2) of the present invention. In FIG. 13, is a layout for series resistance measurement.
【０１１４】は並列抵抗測定用レイアウトである。
は実デバイスのレイアウトである。Ｃはコンタクトホー
ルである。Is a layout for parallel resistance measurement.
Is the layout of the actual device. C is a contact hole.
【０１１５】Ａは導電層Ａ（多結晶導電層）である。Ｍ
１，Ｍ２，Ｍ３，Ｍ４は多結晶導電層のレイアウトパタ
ーンの辺である。条件(1) は，のコンタクトホール
（Ｃ），のコンタクトホール（Ｃ），のコンタクト
ホール（Ｃ）における辺どうしが全て平行であって，し
かも形が合同であることである。図１３の条件(1) の
，，の各コンタクトホールＣは全てこの条件を満
たしている。A is a conductive layer A (polycrystalline conductive layer). M
1, M2, M3 and M4 are sides of the layout pattern of the polycrystalline conductive layer. The condition (1) is that the sides of the contact hole (C), the contact hole (C), and the contact hole (C) are all parallel and the shapes are congruent. All the contact holes C of and of the condition (1) of FIG. 13 satisfy this condition.
【０１１６】条件(2) は，直列抵抗測定用レイアウト
の導電層Ａの辺（Ｍ１，Ｍ２，Ｍ３，Ｍ４）と並列抵抗
測定用レイアウトの導電層Ａの辺（Ｍ１，Ｍ２，Ｍ
３，Ｍ４）どうしで少なくとも３辺が互いに並行である
ことである（例えば，図示のように導電層Ａが長方形の
場合）。図１３ではとの４辺が互いに並行である。
また，とのたがいに並行な辺（Ｍ１，Ｍ２，Ｍ３，
Ｍ４）に，実デバイスのレイアウトの導電層Ａの辺
（Ｍ１，Ｍ３）の少なくとも一辺が並行であるこであ
る。図１３ではのＭ１とＭ３が，，どうしで並行
な辺Ｍ１，Ｍ３と並行である。The condition (2) is that the sides (M1, M2, M3, M4) of the conductive layer A of the layout for series resistance measurement and the sides (M1, M2, M of the conductive layer A of the layout for parallel resistance measurement).
3, M4), at least three sides of which are parallel to each other (for example, when the conductive layer A is rectangular as shown). In FIG. 13, the four sides of and are parallel to each other.
In addition, parallel edges (M1, M2, M3, and
In M4), at least one side of the sides (M1, M3) of the conductive layer A in the layout of the actual device is parallel. In FIG. 13, M1 and M3 are parallel to sides M1 and M3 which are parallel to each other.
【０１１７】図１４は，本発明の条件(3) の説明図であ
る。図１４において，Ｂは導電層（Ｎ+ 拡散層）であ
る。FIG. 14 is an explanatory view of the condition (3) of the present invention. In FIG. 14, B is a conductive layer (N + diffusion layer).
【０１１８】条件(3) は，直列抵抗測定用レイアウト
の導電層Ｂの辺（図１４の○印を付けた辺）と並列抵抗
測定用レイアウトの導電層Ｂの辺（図１４の○印を付
けた辺）どうしで少なくとも３辺が互いに並行であるこ
とである（例えば，導電層Ｂの形状が長方形の場合）。
図１４ではとの辺どうしで１８辺が互いに並行であ
る。また，との辺どうしでたがいに並行な辺に実デ
バイスのレイアウトの導電層Ｂの辺（図１４の○印を付
けた辺）の少なくとも一辺が並行であるこである。図１
４ではの導電層Ｂの１２辺（○印を付けた辺）が，
どうしで並行な辺に並行である。The condition (3) is that the side of the conductive layer B in the layout for series resistance measurement (the side marked with a circle in FIG. 14) and the side of the conductive layer B in the layout for parallel resistance measurement (the side marked with a circle in FIG. 14). That is, at least three sides are parallel to each other (for example, when the conductive layer B has a rectangular shape).
In FIG. 14, 18 sides are parallel to each other. Further, at least one of the sides of the conductive layer B of the actual device layout (the side marked with a circle in FIG. 14) is parallel to the sides parallel to each other. Figure 1
In the case of 4, the 12 sides of the conductive layer B (the side marked with a circle) are
The parallel sides are parallel to each other.
【０１１９】図１５は本発明の条件(4) の説明図であ
る。図１５は導電層ＡのレイアウトとＣ（コンタクトホ
ール）のレイアウトの関係を示す。FIG. 15 is an explanatory view of the condition (4) of the present invention. FIG. 15 shows the relationship between the layout of the conductive layer A and the layout of C (contact holes).
【０１２０】Ｌ１，Ｌ２，Ｌ３，Ｌ４はそれぞれコンタ
クトホールＣから導電層Ａの辺までの距離である。条件
(4) は，直列抵抗測定用レイアウトのコンタクトホー
ルの窓から導電層Ａの辺までの距離（Ｌ１，Ｌ２，Ｌ
３，Ｌ４）と並列抵抗測定用レイアウトのコンタクト
ホールの窓から導電層Ａの辺まで距離（Ｌ１，Ｌ２，Ｌ
３，Ｌ４）のうち少なくとも３組が同等（ほぼ等しい）
である。図１５ではのＬ１とのＬ１が等しい。同様
にのＬ２，Ｌ３，Ｌ４が，それぞれのＬ２，Ｌ３，
Ｌ４にそれぞれ等しい。L1, L2, L3 and L4 are distances from the contact hole C to the side of the conductive layer A, respectively. conditions
(4) is the distance from the contact hole window of the series resistance measurement layout to the side of the conductive layer A (L1, L2, L
(3, L4) and the parallel resistance measurement layout, the distance from the contact hole window to the side of the conductive layer A (L1, L2, L
3, L4) at least 3 sets are equal (almost equal)
Is. In FIG. 15, L1 is equal to L1. Similarly, L2, L3 and L4 are respectively L2, L3 and
Each is equal to L4.
【０１２１】また，実デバイスのレイアウトのコンタ
クトホールの窓から導電層Ａの辺までの距離が，と
で同等な組と少なくとも１組が同等であることである。
図１５はＬ２の組とＬ４の組の二組が同等である。Further, the distance from the window of the contact hole in the layout of the actual device to the side of the conductive layer A is equal to at least one group and at least one group.
In FIG. 15, two sets of L2 and L4 are equivalent.
【０１２２】図１６は，本発明の条件(5) の説明図であ
る。図１６において，Ｂ導電層（Ｎ+ 拡散層）である。FIG. 16 is an explanatory diagram of the condition (5) of the present invention. In FIG. 16, it is a B conductive layer (N + diffusion layer).
【０１２３】Ｃ層はコンタクトホールである。Ｌ１，Ｌ
２，Ｌ３，Ｌ４はコンタクトホールＣから導電層Ｂの辺
までの距離である。The C layer is a contact hole. L1, L
2, L3 and L4 are distances from the contact hole C to the side of the conductive layer B.
【０１２４】条件(5) は条件(4) と同じであって，直列
抵抗測定用レイアウトのコンタクトホールの窓から導
電層Ｂの辺までの距離と並列抵抗測定用レイアウトの
コンタクトホールから導電層Ｂの辺までの距離（Ｌ１，
Ｌ２，Ｌ３，Ｌ４）のうち少なくとも３組が同等（ほぼ
等しい）である。図１５はのＬ１とのＬ１が等し
い。同様にのＬ２，Ｌ３，Ｌ４がそれぞれのＬ２，
Ｌ３，Ｌ４に等しい。The condition (5) is the same as the condition (4), and the distance from the window of the contact hole in the series resistance measurement layout to the side of the conductive layer B and the distance from the contact hole in the parallel resistance measurement layout to the conductive layer B are set. To the side of (L1,
At least three sets of L2, L3, and L4) are equivalent (almost equal). In FIG. 15, L1 is equal to L1. Similarly, L2, L3 and L4 are respectively L2 and
Equal to L3, L4.
【０１２５】また，実際に使用するデバイスのレイアウ
トにおけるコンタクトホールの窓から導電層Ｂの辺ま
での距離が，との同等な組と少なくとも１組が同等
であることである。図１６はＬ２の組とＬ４の組の二組
が同等である。Further, the distance from the window of the contact hole to the side of the conductive layer B in the layout of the device actually used is equal to at least one set equal to and. In FIG. 16, two sets of the set of L2 and the set of L4 are equivalent.
【０１２６】図１７は本発明の条件(6) の説明図であ
る。図１７は，直列抵抗測定用レイアウト，並列抵抗
測定用レイアウト，実デバイスのレイアウトにおけ
るコンタクトホールのレイアウトパターンを示す。FIG. 17 is an explanatory view of the condition (6) of the present invention. FIG. 17 shows layout patterns of contact holes in a layout for series resistance measurement, a layout for parallel resistance measurement, and a layout of an actual device.
【０１２７】Ｃ，Ｃ’はコンタクトホールである。Ｃ
tS1 は直列抵抗測定用パターンの測定用端子である。Ｃ
tP1 は並列抵抗測定用パターンの測定用端子である。C and C ′ are contact holes. C
tS1 is a measurement terminal of the series resistance measurement pattern. C
tP1 is a measurement terminal of the parallel resistance measurement pattern.
【０１２８】直列抵抗測定用レイアウトのＣtS1 ，並
列抵抗測定用レイアウトのＣtS2に対応する位置に実
デバイスのレイアウトではコンタクトホールＣ’があ
るが，，ではコンタクトホールＣ’はない。このよ
うに直列抵抗測定用レイアウト，並列抵抗測定用レイ
アウトと実デバイスのレイアウトとは多少異なって
くる。In the actual device layout, there is a contact hole C'at a position corresponding to C tS1 in the series resistance measurement layout and C tS2 in the parallel resistance measurement layout, but there is no contact hole C'in it. In this way, the layout for series resistance measurement and the layout for parallel resistance measurement are slightly different from the layout of the actual device.
【０１２９】条件(6) は，直列抵抗測定用レイアウト
のコンタクトホールのパターン（マスクパターンと称す
る），並列抵抗測定用レイアウトのコンタクトホール
のパターン（マスクパターン），実デバイスのレイアウ
トのコンタクトホールのパターン（マスクパターン）
の白黒比が，それぞれの領域およびその近傍において同
等（ほぼ等しい）である。The condition (6) is that the contact hole pattern of the layout for series resistance measurement (referred to as a mask pattern), the contact hole pattern of the layout for parallel resistance measurement (mask pattern), and the contact hole pattern of the actual device layout. (Mask pattern)
The black-and-white ratio of is equal (almost equal) in each area and its vicinity.
【０１３０】図１８は本発明の条件(7) の説明図であ
る。図１８は，直列抵抗測定用レイアウト，並列抵抗
測定用レイアウト，実デバイスのレイアウトにおけ
る導電層Ａのパターンを示す。FIG. 18 is an explanatory view of the condition (7) of the present invention. FIG. 18 shows patterns of the conductive layer A in the layout for series resistance measurement, the layout for parallel resistance measurement, and the layout of the actual device.
【０１３１】条件(7) は，直列抵抗測定用レイアウト
の導電層Ａのパターン（マスクパターン），並列抵抗測
定用レイアウトの導電層Ａのパターン（マスクパター
ン），実デバイスのレイアウトの導電層Ａのパターン
（マスクパターン）の白黒比が，それぞれの領域および
その近傍において同等（ほぼ等しい）である。The condition (7) is for the conductive layer A pattern (mask pattern) of the series resistance measurement layout, the conductive layer A pattern (mask pattern) of the parallel resistance measurement layout, and the conductive layer A of the actual device layout. The black and white ratio of the pattern (mask pattern) is the same (almost equal) in each region and its vicinity.
【０１３２】図１９は本発明の条件(8) の説明図であ
る。直列抵抗測定用レイアウト，並列抵抗測定用レイ
アウト，実デバイスのレイアウトにおける導電層Ｂ
のパターンを示す。FIG. 19 is an explanatory view of the condition (8) of the present invention. Conductive layer B in series resistance measurement layout, parallel resistance measurement layout, and actual device layout
Shows the pattern.
【０１３３】本発明の条件(8) は，直列抵抗測定用レイ
アウトの導電層Ｂのパターン（マスクパターン），並
列抵抗測定用レイアウトの導電層Ｂのパターン（マス
クパターン），実デバイスのレイアウトの導電層Ｂの
パターン（マスクパターン）の白黒比がそれぞれの領域
およびその近傍において同等（ほぼ等しい）である。The condition (8) of the present invention is that the conductive layer B pattern (mask pattern) of the series resistance measurement layout, the conductive layer B pattern (mask pattern) of the parallel resistance measurement layout, and the actual device layout conductivity are set. The black-and-white ratio of the pattern (mask pattern) of the layer B is equal (almost equal) in each region and its vicinity.
【０１３４】[0134]
【発明の効果】本発明によれば，個々のコンタクトホー
ルのコンタクト抵抗を測定することなく，半導体装置の
コンタクト抵抗の分布を推測することができる。そのた
め，また，コンタクト抵抗の分布から，半導体装置の製
造過程におけるコンタクト抵抗の異常を早期に発見でき
る。そのため，半導体装置の品質管理，および製造工程
の管理の信頼性を大幅に向上させることができる。According to the present invention, the distribution of the contact resistance of the semiconductor device can be estimated without measuring the contact resistance of each contact hole. Therefore, from the distribution of the contact resistance, it is possible to detect the abnormality of the contact resistance in the manufacturing process of the semiconductor device at an early stage. Therefore, the reliability of semiconductor device quality control and manufacturing process control can be significantly improved.
【図１】本発明の基本構成（その１）を示す図である。FIG. 1 is a diagram showing a basic configuration (No. 1) of the present invention.
【図２】本発明の基本構成（その１）を示す図である。FIG. 2 is a diagram showing a basic configuration (No. 1) of the present invention.
【図３】本発明の基本構成（その２）を示す図である。FIG. 3 is a diagram showing a basic configuration (No. 2) of the present invention.
【図４】本発明の基本構成（その２）を示す図である。FIG. 4 is a diagram showing a basic configuration (No. 2) of the present invention.
【図５】本発明の作用説明図(1) を示す図である。FIG. 5 is a diagram showing an explanatory view (1) of the operation of the present invention.
【図６】本発明の作用説明図(2) を示す図である。FIG. 6 is a diagram showing a function explanatory diagram (2) of the present invention.
【図７】本発明の作用説明図(3) である。FIG. 7 is an explanatory view (3) of the operation of the present invention.
【図８】本発明の実施例を示す図である。FIG. 8 is a diagram showing an example of the present invention.
【図９】本発明の実施例を示す図である。FIG. 9 is a diagram showing an example of the present invention.
【図１０】図８，図９のコンタクトホールの接続方法の
説明図である。10 is an explanatory diagram of a method of connecting the contact holes of FIGS. 8 and 9. FIG.
【図１１】本発明の実施例を示す図である（実デバイス
のレイアウト）。FIG. 11 is a diagram showing an example of the present invention (layout of an actual device).
【図１２】本発明を実施するのに必要なモニター用レイ
アウトの条件を示す図である。FIG. 12 is a diagram showing conditions of a monitor layout necessary for implementing the present invention.
【図１３】本発明の条件(1) ，条件(2) の説明図であ
る。FIG. 13 is an explanatory diagram of condition (1) and condition (2) of the present invention.
【図１４】本発明の条件(3) の説明図である。FIG. 14 is an explanatory diagram of the condition (3) of the present invention.
【図１５】本発明の条件(4) の説明図である。FIG. 15 is an explanatory diagram of the condition (4) of the present invention.
【図１６】本発明の条件(5) の説明図である。FIG. 16 is an explanatory diagram of the condition (5) of the present invention.
【図１７】本発明の条件(6) の説明図である。FIG. 17 is an explanatory diagram of the condition (6) of the present invention.
【図１８】本発明の条件(7) の説明図である。FIG. 18 is an explanatory diagram of the condition (7) of the present invention.
【図１９】本発明の条件(8) の説明図である。FIG. 19 is an explanatory diagram of the condition (8) of the present invention.
【図２０】従来のコンタクト抵抗の測定方法(1) を示す
図である。FIG. 20 is a diagram showing a conventional contact resistance measuring method (1).
【図２１】従来のコンタクト抵抗の測定方法(2) を示す
図である。FIG. 21 is a diagram showing a conventional contact resistance measuring method (2).
ＡS1，ＡS2，ＡS3，ＡS4，ＡS5：第１の導電層 ＢS1，ＢS2，ＢS3，ＢS4：第２の導電層 ＣS1，ＣS2，ＣS3，ＣS4，ＣS5，ＣS6，ＣS7，ＣS8：コ
ンタクトホール ＣtS1 ，ＣtS2 ：測定用端子 ＴS1，ＴS2：外部端子 Ｌ1 ，Ｌ2 ：端子の導電領域 ＲAS1 ，ＲAS2 ，ＲAS3 ，ＲAS4 ，ＲAS5 第 1の導電層
の抵抗 ＲBS1 ，ＲBS2 ，ＲBS3 ，ＲBS4 ：第２の導電層の抵抗 ＲCS1 ，ＲCS2 ，ＲCS3 ，ＲCS4 ，ＲCS5 ，ＲCS6 ，Ｒ
CS7 ，ＲCS8 ：コンタクト抵抗 ＷA ：第１の導電層Ａの幅である。 ＷB ：第２の導電層Ｂの幅である。 ｌA ：第１の導電層Ａのコンタクト間の距離である。 ｌB ：第２の導電層Ｂのコンタクト間の距離である。 ＡP1，ＡP2，ＡP3，ＡP4，ＡP5，ＡP6，ＡP7，ＡP8：第
１の導電層 ＢP1，ＢP2，ＢP3，ＢP4, ＢP5，ＢP6，ＢP7，ＢP8：第
２の導電層 ＣP1，ＣP2，ＣP3，ＣP4，ＣP5，ＣP6，ＣP7，ＣP8：コ
ンタクトホール ＣtP1 ，ＣtP2 ，ＣtP3 ，ＣtP4 ，ＣtP5 ，ＣtP6 ，Ｃ
tP7 ，ＣtP8 ，ＣtP9，ＣtP10，ＣtP11，ＣtP12， Ｃ
tP13，ＣtP14，ＣtP15，ＣtP16：測定用端子 ＴP1，ＴP2：外部端子である。 Ｌ1 ，Ｌ2 ：端子の導電領域 ＲAP1 ，ＲAP2 ，ＲAP3 ，ＲAP4 ，ＲAP5 ，ＲAP6 ，Ｒ
AP7 ，ＲAP8 ：第 1の導電層の抵抗 ＲBP1 ，ＲBP2 ，ＲBP3 ，ＲBP4 ，ＲBP5 ，ＲBP6 ，Ｒ
BP7 ，ＲBP8 ：第２の導電層の抵抗 ＲCP1 ，ＲCP2 ，ＲCP3 ，ＲCP4 ，ＲCP5 ，ＲCP6 ，Ｒ
CP7 ，ＲCP8 ：コンタクト抵抗A S1 , A S2 , A S3 , A S4 , A S5 : First conductive layer B S1 , B S2 , B S3 , B S4 : Second conductive layer C S1 , C S2 , C S3 , C S4 , C S5 , C S6 , C S7 , C S8 : Contact holes C tS1 , C tS2 : Measuring terminals T S1 , T S2 : External terminals L 1 , L 2 : Conductive areas of terminals R AS1 , R AS2 , R AS3 , R AS4 , R AS5 First conductive layer resistance R BS1 , R BS2 , R BS3 , R BS4 : Second conductive layer resistance R CS1 , R CS2 , R CS3 , R CS4 , R CS5 , R CS6 , R
CS7 , R CS8 : contact resistance W A : width of the first conductive layer A W B: the width of the second conductive layer B. l A : Distance between contacts of the first conductive layer A. l B : Distance between contacts of the second conductive layer B. A P1 , A P2 , A P3 , A P4 , A P5 , A P6 , A P7 , A P8 : First conductive layer B P1 , B P2 , B P3 , B P4 , B P5 , B P6 , B P7 , B P8 : Second conductive layer C P1 , C P2 , C P3 , C P4 , C P5 , C P6 , C P7 , C P8 : Contact holes C tP1 , C tP2 , C tP3 , C tP4 , C tP5 , C tP6 , C
tP7 , C tP8 , C tP9 , C tP10 , C tP11 , C tP12 , C
tP13 , C tP14 , C tP15 , C tP16 : Measuring terminals T P1 , T P2 : External terminals. L 1 , L 2 : conductive areas of terminals R AP1 , R AP2 , R AP3 , R AP4 , R AP5 , R AP6 , R
AP7, R AP8: first resistor R BP1 conductive layer, R BP2, R BP3, R BP4, R BP5, R BP6, R
BP7 , R BP8 : Resistance of the second conductive layer R CP1 , R CP2 , R CP3 , R CP4 , R CP5 , R CP6 , R
CP7 , R CP8 : Contact resistance
Claims (15)
に接続するコンタクトホールを複数有する半導体装置に
おけるコンタクトホールのコンタクト抵抗の試験方法に
おいて，モニター用コンタクトホール（ＣSi，ＣPj）を
介して第１の導電層（ＡSi），（ＡPj）と第２の導電層
（ＢSi），（ＢPj）とを接続したコンタクト要素(10)，
(12)を直列接続した直列抵抗測定用レイアウト(14)と該
コンタクト要素(10)，(12)を並列接続した並列抵抗測定
用レイアウト(15)とを設け，該直列抵抗測定用レイアウ
ト(14)の直列抵抗及び該並列抵抗測定用レイアウト(15)
の並列抵抗を測定し，測定された該直列抵抗から算出さ
れるコンタクト抵抗（ＲCSi ）と，測定された並列抵抗
から算出されるコンタクト抵抗（ＲCPi ）とに基づいて
実際に使用される実デバイスのコンタクトホールのコン
タクト抵抗のバラツキを推測することを特徴とする半導
体装置の試験方法。1. A method for testing contact resistance of a contact hole in a semiconductor device having a plurality of contact holes for electrically connecting a first conductive layer and a second conductive layer, comprising: a monitor contact hole (C Si , C the first conductive layer via Pj) (a Si), (a Pj) and the second conductive layer (B Si), (B Pj) connecting the the contact elements (10),
A series resistance measurement layout (14) in which (12) is connected in series and a parallel resistance measurement layout (15) in which the contact elements (10) and (12) are connected in parallel are provided, and the series resistance measurement layout (14 ) Series resistance and layout for parallel resistance measurement (15)
Of the parallel resistance of the contact resistance (R CSi ) calculated from the measured series resistance and the contact resistance (R CPi ) calculated from the measured parallel resistance of A method for testing a semiconductor device, which comprises estimating a variation in contact resistance of a contact hole of a device.
クト要素(10)，(12)と並列接続するコンタクト要素の一
方もしくは双方は，２個のモニター用コンタクトホール
（ＣSi，ＣSi+1），（ＣPj，ＣPj+1）を第２の導電層
（ＢSi，ＢSi+1）により共通に同じ面の側を接続し，他
方の面の側に異なる領域に形成された第１の導電層（Ａ
Si，ＡSi+1）をそれぞれのモニター用コンタクトホール
（ＣSi，ＣSi+1），（ＣPj，ＣPj+1）に接続したもので
あることを特徴とする半導体装置の試験方法。2. The contact element according to claim 1, wherein one or both of the contact elements (10) and (12) connected in series and the contact element connected in parallel have two monitor contact holes (C Si , C Si + 1 ). , (C Pj , C Pj + 1 ) are commonly connected to the same surface side by the second conductive layer (B Si , B Si + 1 ), and are formed on the other surface side in different regions. Conductive layer (A
A test method for a semiconductor device, characterized in that Si , A Si + 1 ) are connected to respective monitor contact holes (C Si , C Si + 1 ) and (C Pj , C Pj + 1 ).
クト要素(10)，(12)と並列接続するコンタクト要素の一
方もしくは双方は１個のモニター用コンタクトホール
（ＣSi），（ＣPj）と該モニター用コンタクトホールに
接続される第１の導電層（ＡSi），（ＡPj）と第２の導
電層（ＢSi），（ＢPj）とにより構成されるものである
ことを特徴とする半導体装置の試験方法。3. The contact element according to claim 1, wherein one or both of the contact elements (10) and (12) connected in series and the contact elements connected in parallel have one monitor contact hole (C Si ), (C Pj ). A first conductive layer (A Si ), (A Pj ), and a second conductive layer (B Si ), (B Pj ), which are connected to the monitor contact hole. Method for testing semiconductor device.
抵抗測定用レイアウト(14)のモニター用コンタクトホー
ル（ＣSi）の形状と並列抵抗測定用レイアウト(15)のモ
ニター用コンタクトホール（ＣPj）の形状と実デバイス
のレイアウトのコンタクトホールの形状において，それ
ぞれの辺どうしが並行であって合同であることを特徴と
する半導体装置の試験方法。4. The shape of the monitor contact hole (C Si ) of the layout (14) for measuring series resistance and the monitor contact hole (C Pj ) of the layout (15) for measuring parallel resistance according to claim 1, 2. 2) and the shape of the contact hole in the layout of the actual device, the respective sides are parallel and congruent, and the semiconductor device testing method is characterized.
抵抗測定用レイアウト(14)の第１の導電層（ＡSi）の形
状と並列抵抗測定用レイアウト(15)の第１の導電層（Ａ
Pj）の形状とにおいてそれぞれの辺どうしのうち少なく
とも三辺が互いに並行であり，直列抵抗測定用レイアウ
ト(14)の第１の導電層（ＡSi）の形状と並列抵抗測定用
レイアウト(15)の第１の導電層（ＡPj）の形状の辺どう
しで並行である辺と実デバイスのレイアウトの第１の導
電層の形状の少なくとも一辺が並行であることを特徴と
する半導体装置の試験方法。5. The shape of the first conductive layer (A Si ) of the layout (14) for measuring series resistance and the first conductive layer (15) of the layout (15) for measuring parallel resistance according to claim 1, 2. A
Pj ) shape and at least three sides of the respective sides are parallel to each other, and the shape of the first conductive layer (A Si ) of the layout for series resistance measurement (14) and the layout for parallel resistance measurement (15) Of the first conductive layer (A Pj ) in parallel with each other and at least one side of the shape of the first conductive layer in the layout of the actual device are parallel to each other. .
抵抗測定用レイアウト(14)の第２の導電層（ＢSi）の形
状と並列抵抗測定用レイアウト(15)の第２の導電層（Ｂ
Pj）の形状とにおいてそれぞれの辺どうしの少なくとも
三辺が互いに並行であり，直列抵抗測定用レイアウト(1
4)の第２の導電層（ＢSi）の形状と並列抵抗測定用レイ
アウト(15)の第２の導電層（ＢPj）の辺どうしで並行な
辺と実デバイスのレイアトの第２の導電層の形状の少な
くとも一辺が並行であることを特徴とする半導体装置の
試験方法。6. The shape of the second conductive layer (B Si ) of the layout (14) for series resistance measurement and the second conductive layer (15) of the layout (15) for parallel resistance measurement according to claim 1, 2. B
Pj ) shape and at least three sides of each side are parallel to each other, and the layout for series resistance measurement (1
The shape of the second conductive layer (B Si ) in 4) and the parallel side of the second conductive layer (B Pj ) in the parallel resistance measurement layout (15) and the second conductivity of the layato of the actual device. A method for testing a semiconductor device, wherein at least one side of a layer shape is parallel.
抵抗測定用レイアウト(14)と並列抵抗測定用レイアウト
(15)において，モニター用コンタクトホール（ＣSi），
（ＣPj）から第１の導電層（ＡSi），（ＡPj）の辺まで
のそれぞれの距離のうち３組がほぼ等しく，直列抵抗測
定用レイアウト(14)と並列抵抗測定用レイアウト(15)に
おけるモニター用コンタクトホール（ＣSi），（ＣPj）
から第１の導電層（ＡSi），（ＡPj）の辺までの距離が
等しい組と実デバイスのレイアウトにおけるコンタクト
ホールから第１の導電層の辺までの距離の一組が等しい
ことを特徴とする半導体装置の試験方法。7. The layout for series resistance measurement (14) and the layout for parallel resistance measurement according to claim 1, 2, or 3.
In (15), contact hole for monitor (C Si ),
Of the distances from (C Pj ) to the sides of the first conductive layers (A Si ) and (A Pj ), three sets are substantially equal, and the series resistance measurement layout (14) and the parallel resistance measurement layout (15 ) Monitor contact holes (C Si ), (C Pj ).
To the sides of the first conductive layers (A Si ) and (A Pj ), and the set of distances from the contact holes to the sides of the first conductive layer in the layout of the actual device are equal. Semiconductor device testing method.
抵抗測定用レイアウト(14)と並列抵抗測定用レイアウト
(15)において，モニター用コンタクトホール（ＣSi），
（ＣPj）から第２の導電層（ＢSi），（ＢPj）の辺まで
のそれぞれの距離のうち少なくとも３組がほぼ等しく，
直列抵抗測定用レイアウト(14)においてモニター用コン
タクトホール（ＣSi），（ＣPj）から第２の導電層（Ｂ
Si），（ＢPj）の辺までの距離が等しい組と実デバイス
のレイアウトにおけるコンタクトホールから第１の導電
層の辺までの距離が少なくとも一組が等しいことを特徴
とする半導体装置の試験方法。8. The layout for series resistance measurement (14) and the layout for parallel resistance measurement according to claim 1, 2, or 3.
In (15), contact hole for monitor (C Si ),
Of the respective distances from (C Pj ) to the sides of the second conductive layers (B Si ) and (B Pj ), at least three sets are substantially equal,
In the layout (14) for series resistance measurement, from the monitor contact holes (C Si ) and (C Pj ) to the second conductive layer (B
Si ), (B Pj ), the set having the same distance to the side, and the set having the same distance from the contact hole to the side of the first conductive layer in the layout of the actual device in at least one set. .
抵抗測定用レイアウト(14)のモニター用コンタクトホー
ル（ＣSi）のレイアウトと，並列抵抗測定用レイアウト
(15)のモニター用コンタクトホール（ＣPj）のレイアウ
トと実デバイスのレイアウトのコンタクトホールのレイ
アウトとにおいて，該レイアウトを作成するためのマス
クパターンの白黒比がほぼ同等であるように該レイアウ
トが配置されていることを特徴とする半導体装置の試験
方法。9. The layout for monitoring contact holes (C Si ) of the layout (14) for series resistance measurement and the layout for parallel resistance measurement according to claim 1, 2, or 3.
In the layout of the contact hole for monitoring (C Pj ) in (15) and the layout of the contact hole in the layout of the actual device, the layout is arranged so that the black-and-white ratio of the mask pattern for creating the layout is almost equal. A method for testing a semiconductor device, which is characterized in that
列抵抗測定用レイアウト(14)の第１の導電層（ＡSi）の
レイアウトと並列抵抗測定用レイアウト(15)の第１の導
電層（ＡPj）のレイアウトと実デバイスのレイアウトの
第１の導電層のレイアウトとにおいて，該レイアウトを
作成するためのマスクパターンの白黒比がほぼ同等であ
るように該レイアウトが配置されていることを特徴とす
る半導体装置の試験方法。10. The layout of the first conductive layer (A Si ) of the layout (14) for measuring series resistance and the first conductive layer (15) of the layout (15) for measuring parallel resistance according to claim 1, 2. A Pj ) and the layout of the first conductive layer of the layout of the actual device are arranged such that the black-and-white ratios of the mask patterns for creating the layout are almost the same. Semiconductor device testing method.
列抵抗測定用レイアウト(14)の第２の導電層（ＢSi）の
レイアウトと並列抵抗測定用レイアウト(15)の第２の導
電層（ＢPj）のレイアウトと実デバイスのレイアウトの
第２の導電層のレイアウトとにおいて，該レイアウトを
作成するためのマスクパターンの白黒比がほぼ同等であ
るように該レイアウトが配置されていることを特徴とす
る半導体装置の試験方法。11. The layout of the second conductive layer (B Si ) of the layout (14) for series resistance measurement and the second conductive layer (15) of the layout (15) for parallel resistance measurement according to claim 1, 2. B Pj ) and the layout of the second conductive layer of the layout of the actual device are arranged such that the black-and-white ratios of the mask patterns for creating the layout are almost the same. Semiconductor device testing method.
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトのそれぞれの第１の導電層におけるレイアウト
が同一工程において同時に形成されることを特徴とする
半導体装置の試験方法。12. The semiconductor according to claim 1, wherein the layouts in the first conductive layer of the layout for series resistance measurement, the layout for parallel resistance measurement, and the layout of the actual device are simultaneously formed in the same step. Equipment test method.
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトにおける各コンタクトホールが同一工程におい
て同時に形成されることを特徴とする半導体装置の試験
方法。13. The method for testing a semiconductor device according to claim 1, wherein the contact holes in the series resistance measurement layout, the parallel resistance measurement layout, and the actual device layout are simultaneously formed in the same step.
イアウトと並列抵抗測定用レイアウトと実デバイスのレ
イアウトのそれぞれの第２の導電装置におけるレイアウ
トが同一工程において同時に形成されることを特徴とす
る半導体装置の試験方法。14. The semiconductor according to claim 1, wherein the layouts in the second conductive device of the layout for series resistance measurement, the layout for parallel resistance measurement, and the layout of the actual device are simultaneously formed in the same step. Equipment test method.
イスにおけるコンタクト要素の要素群と，直列抵抗測定
用レイアウトのコンタクト要素の要素群と並列抵抗測定
用レイアウトのコンタクト要素の要素群において，各コ
ンタクト要素を１繰り返しレイアウトピッチより以上離
すことを特徴とする半導体装置の試験方法。15. The contact element according to claim 1 or 2, wherein the contact element element group of the actual device, the contact resistance element group of the series resistance measurement layout, and the contact element element group of the parallel resistance measurement layout are each contact element. The semiconductor device testing method is characterized in that: is repeated at least one layout pitch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006377A JPH07211759A (en) | 1994-01-25 | 1994-01-25 | Test of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6006377A JPH07211759A (en) | 1994-01-25 | 1994-01-25 | Test of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211759A true JPH07211759A (en) | 1995-08-11 |
Family
ID=11636696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6006377A Withdrawn JPH07211759A (en) | 1994-01-25 | 1994-01-25 | Test of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211759A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100399976B1 (en) * | 2001-11-23 | 2003-09-29 | 주식회사 하이닉스반도체 | Test pattern for measuring contact resistance and method of manufacturing the same |
| JP2004537859A (en) * | 2001-07-31 | 2004-12-16 | ザイリンクス インコーポレイテッド | Test vias and contacts in integrated circuit manufacturing |
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| KR100586539B1 (en) * | 1999-12-30 | 2006-06-07 | 주식회사 하이닉스반도체 | Method for forming test pattern |
| CN104051427A (en) * | 2013-03-13 | 2014-09-17 | 中芯国际集成电路制造(上海)有限公司 | Contact hole resistance test structure and method |
-
1994
- 1994-01-25 JP JP6006377A patent/JPH07211759A/en not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |