JPH07210592A

JPH07210592A - 半導体装置のレイアウト検証方法及びレイアウト検証装置

Info

Publication number: JPH07210592A
Application number: JP6007867A
Authority: JP
Inventors: Yukisada Horie; 志定堀江
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1994-01-27
Filing date: 1994-01-27
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】電源配線の不良箇所の特定を容易にする。【構成】半導体装置のレイアウト検証装置１にはＥＲＣ
処理部１４とエラー有無判断処理部１５と分割領域入力
部１７とレイアウト領域分割部１８と領域間接続情報抽
出部１９とが設けられている。ＥＲＣ処理部１４は全て
又は複数に分割されたレイアウトデータ１１を入力し、
その入力した領域毎に複数の電源配線２５〜２８の配線
不良を検出する。エラー有無判断処理部１５は、ＥＲＣ
処理手段１４の処理結果に基づいて、配線不良の有無を
判断する。分割領域入力部１７は、ＥＲＣ処理手段１４
にて処理した領域を分割する分割数を入力し、レイアウ
ト領域分割部１８は、分割領域入力手段１７の入力結果
に基づいて前記領域を分割する。そして、領域間接続情
報抽出手段１９は、配線不良がない分割された領域間の
電源配線２５〜２８の接続をその領域間の分断点３５〜
３８に付加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置のレイアウト
検証方法及び半導体装置に係り、詳しくは電気的接続を
検証するエレクトリカルルールチェックに関するもので
ある。

【０００２】近年、半導体装置（ＬＳＩ）は大規模・高
集積化が進められ、そのレイアウトパターンもますます
複雑になっている。そのため、半導体装置の設計におい
てレイアウト検証に多くの時間がかかる傾向にあり、検
証時間の短縮が要求されている。そして、個々のデバイ
スと配線の電気的な接続関係をパターンより抽出し、誤
配線等がないかどうかを調べるエレクトリカルルールチ
ェック（以下、単にＥＲＣという）においてもその検証
時間の短縮が望まれている。

【０００３】

【従来の技術】近年、半導体装置の大規模・高集積化に
伴い、その設計されたレイアウトデータの素子間の接続
や電源配線のショート等を目視によってチェックするこ
とは益々難しくなってきている。素子間の接続は論理回
路データの接続情報とレイアウトデータの接続結果とを
比較するＬＶＳ検証プログラム（レイアウト・バーサス
・スキャマティック）によりチェックされる。しかし、
論理回路データには電源の接続に関して記述されていな
い場合が多い。従って、ＬＶＳ検証プログラムでは電源
配線に関してチェックすることができない。そのため、
電源配線のチェックをするためにＥＲＣプログラム（エ
レクトリカル・ルール・チェック）が用意されている。

【０００４】ＥＲＣプログラムは半導体装置に供給され
る複数の電源（例えば電源Ｖ_DDと電源Ｖss）間のショー
ト等をチェックすることができるようになっている。そ
のチェック方法を簡単に説明すると、ＥＲＣプログラム
は半導体装置の電源Ｖ_DDに設定された外部パッドに着目
し、その外部パッドを始点として接続された配線をたど
っていく。そして、その配線の終点が電源Ｖ_DDに設定さ
れた外部パッド等である場合にはその配線は他の電源配
線とショートしていないとしてその電源Ｖ_DDの配線チェ
ックが終了する。一方、終点が例えば電源Ｖssに設定さ
れた外部パッドとなった場合、チップ上のいずれかの場
所で電源Ｖ_DDの配線と電源Ｖssの配線とがショートして
いることがチェックされる。

【０００５】

【発明が解決しようとする課題】ところで、従来のＥＲ
Ｃプログラムでは単にショートしている電源配線がある
か否かを判断することができるのみであって、そのショ
ートしている箇所をチップ上で特定することができな
い。そのため、ショートしている箇所を特定するために
全て電源配線パターンを目視でチェックし直すか、設計
者の経験により推定した部分のパターンを目視でチェッ
クしてショート箇所を特定していた。そのため、ショー
ト故障の箇所を特定するまでに多くの時間がかかってし
まい、修正までに多くの時間を要するので、半導体装置
の開発期間が長くなってしまうという問題があった。

【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は電源配線の不良箇所の特
定を容易にすることのできる半導体装置のレイアウト検
証方法及びレイアウト検証装置を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、予め設計されたレイアウ
トデータの電源配線の配線不良を検出する半導体装置の
レイアウト検証方法において、全てのレイアウトデータ
又は複数に分割されたレイアウトデータを入力し、該入
力したレイアウトデータ毎に複数の電源配線の配線不良
を検出し、その領域内の配線不良の有無を判断し、配線
不良がある場合にはその領域を更に複数に分割し、その
新たに分割した領域について電源配線の配線不良を検出
するようにしたことを要旨とする。

【０００８】また、複数の領域に分割される電源配線に
ついてその領域間の接続情報を抽出し、その抽出した接
続情報を領域により分断された電源配線の分断点に付加
するようにした。

【０００９】また、請求項３に記載の発明では、予め設
計されたレイアウトデータ１１を入力し、該レイアウト
データ１１内に形成された複数の電源配線２５〜２８の
配線不良を検出する半導体装置のレイアウト検証装置に
おいて、全ての領域のレイアウトデータ１１又は複数の
領域に分割されたレイアウトデータを入力し、該入力し
た領域毎に前記複数の電源配線２５〜２８の配線不良を
検出するＥＲＣ処理手段１４と、前記ＥＲＣ処理手段１
４の処理結果に基づいて、配線不良の有無を判断するエ
ラー有無判断処理手段１５と、前記エラー有無判断処理
手段１５の判断結果に基づいて、配線不良がある場合に
は前記ＥＲＣ処理手段１４にて処理した領域を更に複数
の領域に分割する分割数を入力する分割領域入力手段１
７と、前記分割領域入力手段１７の入力結果に基づい
て、前記配線不良のある領域を入力した分割数により更
に複数の領域に分割するレイアウト領域分割手段１８と
を備えたことを要旨とする。

【００１０】また、前記エラー有無判断処理手段１５の
判断結果に基づいて、複数の領域に分割される電源配線
２５〜２８についてその領域３１〜３４間の接続情報を
抽出する領域間接続情報抽出手段１９を備え、前記領域
間接続情報抽出手段１９により抽出された接続情報を、
前記レイアウト領域分割手段１８において分割する領域
により分断された電源配線２５〜２８の分断点３５〜３
８に付加するようにした。

【００１１】

【作用】従って、請求項１及び請求項３に記載の本発明
によれば、先ず、全ての領域のレイアウトデータ又は複
数の領域に分割されたレイアウトデータのうちの１つが
入力され、その領域内において、前記複数の電源配線の
配線不良が検出される。そして、その領域内の配線不良
の有無を判断され、配線不良がある場合には領域を分割
する分割数が入力され更に領域を分割されるようにし
た。従って、配線不良のあるレイアウトデータの領域は
小さく絞り込まれていく。

【００１２】また、複数の領域に分割される電源配線に
ついてその領域間の接続情報が抽出され、その接続情報
は領域により分断された電源配線の分断点に付加され
る。従って、複数に分割された領域の電源配線にその接
続情報が付加される。

【００１３】

【実施例】以下、本発明を具体化した一実施例を図１〜
図３に従って説明する。図２は本発明を適用したレイア
ウト検証装置のシステム構成を示す模式図である。レイ
アウト検証装置１はＣＡＤ（Computer Aided Design ）
装置からなり、中央処理装置（以下、ＣＰＵという）
２、メモリ３、キーボード（マウス等を含む）４、プリ
ンタ５及びＣＲＴ等の表示器６はシステムバス７により
互いに接続されている。ＣＰＵ２はメモリ３に記憶され
た所定のプログラムデータに基づいて動作するようにな
っている。

【００１４】メモリ３にはＣＰＵ２が実行する前記プロ
グラムとその実行に必要な各種データが予め記憶される
とともに、当該プログラムデータに基づくＣＰＵ２の処
理結果等が一時格納されるようになっている。キーボー
ド４はメモリ３に格納され前記プログラムの実行に必要
なデータを入力したり、プリンタ５や表示器６に処理結
果等の出力命令を入力するために用いられる。

【００１５】また、メモリ３には図１に示すようなレイ
アウトデータ１１、検証結果データ１２が設定されてい
る。レイアウトデータ１１は例えば磁気ディスク等の外
部記憶媒体からメモリ３に読み込まれて格納されてい
る。検証結果データ１２にはレイアウト検証装置１の検
証結果、即ち、電源配線に関する配線不良情報が格納さ
れる。そして、検証結果データ１２はメモリ３に格納さ
れた後、外部記憶媒体に書き込まれるようになってい
る。

【００１６】ＣＰＵ２はメモリ３に記憶されたプログラ
ムデータに基づき、図１に示す処理フローを実行するよ
うになっている。即ち、ＣＰＵ２はプログラムデータに
基づいて入力部１３、ＥＲＣ処理部１４、エラー有無判
断処理部１５、出力部１６、分割領域入力部１７、レイ
アウト領域分割部１８及び領域間接続情報抽出部１９の
各処理工程を実行するようになっている。

【００１７】図３に示すように、レイアウトデータ１１
には予め論理回路データから設計されたチップ２１の図
形データが格納されている。チップ２１の図形データは
トランジスタ等のセル及び電源配線や各セルを接続する
信号配線等のデータにより構成され、自動又は人手によ
る配置・配線設計用のＣＡＤ装置により設計されてい
る。そして、その図形データは半導体装置を製造するの
に必要となる複数のマスクに対応したレイヤに分けら
れ、そのレイヤ毎にマスクを形成するためのデータが格
納されている。

【００１８】チップ２１上には複数の外部パッド２２が
チップ２１の周縁部に沿って形成されている。外部パッ
ド２２には電源Ｖ_DDと電源Ｖssに対する外部パッド２
３，２４がそれぞれ２つずつ設定され、チップ２１に電
源電圧Ｖ_DD及び電源電圧Ｖssを供給している。そして、
その外部パッド２３，２４から電源Ｖ_DDと電源Ｖssの電
源配線が接続形成されている。尚、本実施例では説明の
便宜上、外部パッドと電源配線のみを示し、セル及び信
号配線等を省略している。

【００１９】チップ２１にはポリシリコン等よりなるポ
リ配線層とアルミニウムよりなるアルミ配線層とが設け
られ、一般に電源配線は主にアルミ配線層に形成されて
いる。アルミ配線層は複数層（本実施例では２層）設け
られ、その層毎に配線の方向が設定されている。例えば
図３において横方向の電源Ｖ_DDの配線２５と電源Ｖssの
配線２７がアルミ１層目に形成され、縦方向の電源Ｖ_DD
及び電源Ｖssの配線２６，２８がアルミ２層目に形成さ
れている。尚、両アルミ配線層はチップ２１を作成した
ときの実際の配線層であって、レイアウトデータ１１内
においては両アルミ配線層に対応したレイヤに分けられ
て記憶された配線データとなっているが、本実施例では
そのレイヤをアルミ配線層として説明する。

【００２０】そして、両アルミ配線層の電源Ｖ_DDの配線
２５，２６が直交する点にはコンタクトホール２９が形
成され、そのコンタクトホール２９によりアルミ１層目
の配線２５とアルミ２層目の配線２６とが接続されてい
る。同様に両アルミ配線層の電源Ｖssの配線２７，２８
が直交する点にはコンタクトホール３０が形成され、そ
のコンタクトホール３０によりアルミ１層目の配線２７
とアルミ２層目の配線２８とが接続されている。

【００２１】レイアウト検証装置１のＣＰＵ２はキーボ
ード４の操作によりレイアウト検証処理が起動される
と、図１に示す処理フローに従って動作する。即ち、入
力手段である入力部１３において、レイアウトデータ１
１に格納されたチップ２１のレイアウトデータを読み込
む。また、メモリ３に記憶されたチェックすべき電源配
線の情報（例えば電源Ｖ_DDと電源Ｖss）を読み込む。そ
して、読み込んだレイアウトデータ及び電源配線の情報
をＥＲＣ処理部１４に出力する。

【００２２】ＥＲＣ処理部１４はＥＲＣ処理手段であっ
て、入力したチップ２１の全体のレイアウトデータ及び
電源配線の情報に基づいて電源配線の電気的接続を検証
するようになっている。先ず、チップ２１に形成された
外部パッド２２のうち電源Ｖ _DDに設定された外部パッド
２３を検出する。そして、その外部パッド２３に接続さ
れた電源配線をたどっていく。図３においては先ずアル
ミ１層目の電源配線２５が外部パッド２３に接続されて
いる。従って、最初は電源配線２５をたどることにな
る。

【００２３】そして、コンタクトホール２９を介してア
ルミ１層目に形成された電源配線２５とアルミ２層目に
形成された電源配線２６とをたどっていく。そして、両
アルミ配線層に形成された全ての電源Ｖ_DDの電源配線２
５，２６をたどって他の外部パッド２２（例えば電源Ｖ
ssの電源パッド２４）にたどり着いたり、セルへの誤配
線（例えばＮチャネルＭＯＳトランジスタのソース端子
に接続されている）等がない場合には配線不良なしとな
る。

【００２４】次に、電源Ｖssの電源配線について上記と
同様にチェックを行う。そして、電源Ｖssに関して配線
不良がない場合には、チップ２１のレイアウトデータと
ともに「エラー無し」の情報をエラー有無判断処理部１
５に出力する。

【００２５】エラー有無判断処理部１５はエラー有無判
断処理手段であって、ＥＲＣ処理部１４の処理結果、即
ち、電源配線の配線不良に関する情報に基づいてエラー
の有無を判断し、レイアウトデータを分割領域入力部１
７、領域間接続情報抽出部１９及び出力部１６の何れか
に出力する。上記のＥＲＣ処理部１４において「エラー
無し」となった場合、エラー有無判断処理部１５はチッ
プ２１のレイアウトデータを出力部１６に出力する。

【００２６】出力手段である出力部１６は、入力したレ
イアウトデータをエラーなしとして検証結果データ１２
に格納する。今、図３の点ａを通り本来アルミ１層目に
形成されるべき電源Ｖssの電源配線２７が配線ミスによ
りアルミ２層目の電源配線２８として形成されていると
する。すると、点ａにおいて電源Ｖ_DDの電源配線２６と
電源Ｖssの電源配線２８とがショートすることになる。
従って、ＥＲＣ処理部１４において、電源Ｖ_DDの外部パ
ッド２３から電源配線２５，２６をたどると、点ａにお
いて電源配線２６から電源Ｖssの電源配線２８をたどる
ことになる。その結果、電源Ｖssの外部パッド２４にた
どりつくことになる。従って、レイアウト検証装置１は
電源Ｖ_DDと電源Ｖssの電源配線が配線不良（ショート）
をチップ２１の何れかの箇所において起こしていると判
断し、「エラー有り」の情報をチップ２１のレイアウト
データとともにエラー有無判断処理部１５に出力する。

【００２７】エラー有無判断処理部１５は入力したＥＲ
Ｃ処理部１４の処理結果、即ち、電源配線のエラー情報
が「エラー有り」であるので、レイアウトデータを分割
領域入力部１７へ出力する。

【００２８】分割領域入力部１７は分割領域入力手段で
あって、配線不良のあるレイアウトデータを入力し、そ
のレイアウトデータを分割する分割数を入力する。分割
数はチップ２１の大きさに対応してチップ２１の縦及び
横方向を分割する数値が予め設定され、メモリ３に格納
されている。尚、本実施例では分割数として「２」がメ
モリ３に格納されている。そして、分割領域入力部１７
は入力した分割数とレイアウトデータをレイアウト領域
分割部１８に出力する。

【００２９】レイアウト領域分割部１８はレイアウト領
域分割手段であって、配線不良のあるチップ２１のレイ
アウトデータ及び分割数を入力し、その分割数に応じて
レイアウトデータを分割する。例えば分割数が「２」の
とき、レイアウト領域分割部１８はチップ２１のレイア
ウトデータを縦に２つ、横に２つに分割し、図３の２点
鎖線で示す４つの分割した領域３１〜３４に分割する。
そして、この分割した領域３１〜３４をＥＲＣ処理部１
４に出力する。

【００３０】このとき、レイアウト領域分割部１８は各
領域３１〜３４にまたがる電源配線に関して、領域間接
続情報抽出部１９により抽出された接続情報をその領域
間の点に付加するようになっている。領域間接続情報抽
出部１９は領域間接続情報抽出手段であって、エラー有
無判断処理部１５から入力したレイアウトデータからそ
の各領域３１〜３４間の接続情報を抽出し、その抽出し
た接続情報をレイアウト領域分割部１８に出力するよう
になっている。

【００３１】例えば、電源Ｖ_DDの外部パッド２３は領域
３１と領域３４には含まれ、領域３２と領域３３には含
まれない。従って、領域３１と領域３４はＥＲＣ処理部
１４において電源Ｖ_DDの外部パッド２３からその電源配
線をたどることができる。しかし、領域３２と領域３３
には外部パッド２３が含まれないので、外部パッド２３
から電源配線をたどることができない。そのため、領域
３２及び３３において、分割された電源配線２５，２６
の各領域間３１〜３４の間の分断点３５，３６にその電
源配線の電源Ｖ_DDの情報を付加する。従って、ＥＲＣ処
理部１４において、その付加された電源Ｖ_DDの情報、分
断点３５，３６からその電源配線をたどることができ
る。

【００３２】同様に、電源Ｖssの外部パッド２４は領域
３２と領域３３には含まれ、領域３１と領域３４には含
まれない。従って、領域３２と領域３３はＥＲＣ処理部
１４において電源Ｖssの外部パッド２４からその電源配
線をたどることができる。しかし、領域３１と領域３４
には外部パッド２４が含まれないので、外部パッド２４
から電源配線をたどることができない。そのため、領域
３１及び３４において、分割された電源配線２７，２８
の各領域間３１〜３４の間の分断点３７，３８にその電
源配線の電源Ｖssの情報を付加する。従って、ＥＲＣ処
理部１４において、その付加された電源Ｖssの情報、分
断点３７，３８からその電源配線をたどることができ
る。

【００３３】そして、メモリ３に格納された処理回数だ
けＥＲＣ処理部１４からレイアウト領域分割部１８まで
の処理が繰り返えされる。その結果、メモリ３に格納さ
れ分割領域入力部１７により入力される分割数と処理回
数によりチップ２１のレイアウトデータは配線不良のあ
る電源配線を含んだ細かい領域に分割されることにな
る。従って、分割した回数又は分割数が多いほどこの分
割された領域は小さくなる。その結果、小さくなった領
域では電源配線の配線不良をみつけ易いので、修正まで
の時間を短縮することができる。

【００３４】出力部１６は、エラー有無判断処理部１５
又は領域間接続情報抽出部１９からのレイアウトデータ
（領域に分割されたレイアウトデータ）及びＥＲＣ処理
部１４の処理結果に基づいて検証結果を検証結果データ
１２に格納する。即ち、検証結果データ１２には電源配
線の配線不良があるか否かの情報と、配線不良がある場
合にはその配線不良が含まれる領域とが格納される。こ
の結果、この検証結果データ１２により配線不良の箇所
を容易に見つけることができる。従って、修正までの時
間は短くなり、半導体装置の開発時間を短縮することが
できる。

【００３５】このように、本実施例では、レイアウトデ
ータに配線不良が存在する場合、そのレイアウトデータ
を分割領域入力部１７にて入力した分割数に基づいてレ
イアウト領域分割部１８によりレイアウトデータを複数
の領域に分割する。そして、複数の領域毎にＥＲＣ処理
部１４にてＥＲＣチェックを行うようにした。そして、
配線不良が存在する領域を更にレイアウト領域分割部１
８により領域を分割するようにした。その結果、領域の
分割とその分割した領域のＥＲＣチェックを繰り返すこ
とで配線不良が存在する領域が小さくなるので、電源配
線の不良箇所の特定を容易にすることができる。

【００３６】尚、本発明は前記実施例の他に、以下の態
様で実施するようにしてもよい。（１）上記実施例の分割数を任意に変更する。また、縦
方向の分割数と横方向の分割数をチップ２１の形状に応
じて例えば縦４分割、横３分割のように変更する。

【００３７】（２）分割領域入力部１７において、「エ
ラー有り」の情報、即ち、配線不良の存在する領域に関
する情報、例えば大きさ，位置等を表示器６に表示す
る。また、分割領域入力部１７において、メモリ３に格
納された分割数の代わりにキーボード４から分割数を入
力するようにする。このとき、配線不良の存在する領域
の情報、例えば領域の大きさ，位置，前回の分割数等を
表示器６に表示する。

【００３８】更に、分割領域入力部１７において、処理
の続行又は中断を入力し、処理続行の場合にはレイアウ
ト領域分割部１８に進み、処理中断の場合にはそのとき
の領域の情報を出力部１６に出力する。

【００３９】（３）上記実施例のレイアウト検証装置１
を半導体装置の論理設計のための装置や、配線設計用の
ＣＡＤ装置と同一のＣＰＵ２で行う。これにより、論理
設計、レイアウトからそのデータ検証まで一貫して行う
ことができ、半導体装置の開発時間をより短縮すること
ができる。

【００４０】（４）本実施例を電源Ｖ_DDと電源Ｖss以外
の電源を有する（３電源以上）半導体装置について応用
しレイアウト検証を行う。（５）本実施例を３層以上設けたアルミ配線層に形成し
た電源に関してレイアウト検証を行う。

【００４１】（６）本実施例をアルミ以外の配線層（例
えばポリ配線層）に形成した配線についてレイアウト検
証を行う。

【００４２】

【発明の効果】以上詳述したように、本発明によれば、
電源配線の不良箇所の特定を容易にすることができる優
れた効果がある。

【図面の簡単な説明】

【図１】一実施例のレイアウト検証装置による処理フロ
ー図である。

【図２】レイアウト検証装置のシステム構成を示す模式
図である。

【図３】レイアウトデータの領域分割を説明するチップ
のレイアウト図である。

【符号の説明】

１１レイアウトデータ１４ＥＲＣ処理手段１５エラー有無判定処理手段１７分割領域入力手段１８レイアウト領域分割手段１９領域間接続情報抽出手段２５〜２８電源配線３１〜３４領域３５〜３８分断点

Claims

【特許請求の範囲】

【請求項１】予め設計されたレイアウトデータの電源
配線の配線不良を検出する半導体装置のレイアウト検証
方法において、全ての領域のレイアウトデータ又は複数の領域に分割さ
れたレイアウトデータを入力し、該入力した領域毎に複
数の電源配線の配線不良を検出し、その領域内の配線不
良の有無を判断し、配線不良がある場合にはその領域を
更に複数に分割し、その新たに分割した領域について電
源配線の配線不良を検出するようにした半導体装置のレ
イアウト検証方法。
【請求項２】請求項１に記載の半導体装置のレイアウ
ト検証方法において、複数の領域に分割される電源配線についてその領域間の
接続情報を抽出し、その抽出した接続情報を領域により
分断された電源配線の分断点に付加するようにしたこと
を特徴とする半導体装置のレイアウト検証方法。
【請求項３】予め設計されたレイアウトデータ（１
１）を入力し、該レイアウトデータ（１１）内に形成さ
れた複数の電源配線（２５〜２８）の配線不良を検出す
る半導体装置のレイアウト検証装置において、全ての領域のレイアウトデータ又は複数の領域（３１〜
３４）に分割されたレイアウトデータを入力し、該入力
した領域毎に前記複数の電源配線（２５〜２８）の配線
不良を検出するＥＲＣ処理手段（１４）と、前記ＥＲＣ処理手段（１４）の処理結果に基づいて、配
線不良の有無を判断するエラー有無判断処理手段（１
５）と、前記エラー有無判断処理手段（１５）の判断結果に基づ
いて、配線不良がある場合には前記ＥＲＣ処理手段（１
４）にて処理した領域を更に複数の領域に分割する分割
数を入力する分割領域入力手段（１７）と、前記分割領域入力手段（１７）の入力結果に基づいて、
前記配線不良のある領域を入力した分割数により更に複
数の領域に分割するレイアウト領域分割手段（１８）と
を備えたことを特徴とする半導体装置のレイアウト検証
装置。
【請求項４】請求項３に記載の半導体装置のレイアウ
ト検証装置において、前記エラー有無判断処理手段（１５）の判断結果に基づ
いて、複数の領域に分割される電源配線（２５〜２８）
についてその領域（３１〜３４）間の接続情報を抽出す
る領域間接続情報抽出手段（１９）を備え、前記領域間接続情報抽出手段（１９）により抽出された
接続情報を、前記レイアウト領域分割手段（１８）にお
いて分割する領域により分断された電源配線（２５〜２
８）の分断点（３５〜３８）に付加するようにしたこと
を特徴とする半導体装置のレイアウト検証装置。