JPH07210383A - 分岐命令予測機構及び予測方法 - Google Patents
分岐命令予測機構及び予測方法Info
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- JPH07210383A JPH07210383A JP6340321A JP34032194A JPH07210383A JP H07210383 A JPH07210383 A JP H07210383A JP 6340321 A JP6340321 A JP 6340321A JP 34032194 A JP34032194 A JP 34032194A JP H07210383 A JPH07210383 A JP H07210383A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
-
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30054—Unconditional branch instructions
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Abstract
(57)【要約】
【目的】コンピュータ命令の流れの中の分岐命令を予測
する分岐目標バッファ回路を提供する。 【構成】分岐目標バッファ回路は、前に実行した分岐命
令についての分岐情報を記憶する分岐目標バッファ・キ
ャッシュを使う。分岐目標バッファ・キャッシュに記憶
された分岐情報は、各分岐命令の最後のバイトによって
アドレスされる。フェッチ・ユニットが命令のブロック
をフェッチするとき、フェッチ・ユニットは分岐目標バ
ッファ回路に命令ポインタを送る。命令ポインタに基づ
いて、分岐目標バッファ回路は、分岐目標バッファ・キ
ャッシュを調べ、フェッチされるブロックの中に分岐命
令があるかどうかチェックする。分岐目標バッファ回路
が分岐目標バッファ・キャッシュの中にやがて現れる分
岐命令を見つけると、分岐目標バッファ回路はフェッチ
・ユニットに対してその分岐命令について知らせる。
する分岐目標バッファ回路を提供する。 【構成】分岐目標バッファ回路は、前に実行した分岐命
令についての分岐情報を記憶する分岐目標バッファ・キ
ャッシュを使う。分岐目標バッファ・キャッシュに記憶
された分岐情報は、各分岐命令の最後のバイトによって
アドレスされる。フェッチ・ユニットが命令のブロック
をフェッチするとき、フェッチ・ユニットは分岐目標バ
ッファ回路に命令ポインタを送る。命令ポインタに基づ
いて、分岐目標バッファ回路は、分岐目標バッファ・キ
ャッシュを調べ、フェッチされるブロックの中に分岐命
令があるかどうかチェックする。分岐目標バッファ回路
が分岐目標バッファ・キャッシュの中にやがて現れる分
岐命令を見つけると、分岐目標バッファ回路はフェッチ
・ユニットに対してその分岐命令について知らせる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサ・ア
ーキテクチャの分野に関し、特に命令の流れの中の分岐
命令を予測する分岐目標バッファ回路に関する。
ーキテクチャの分野に関し、特に命令の流れの中の分岐
命令を予測する分岐目標バッファ回路に関する。
【０００２】
【従来の技術】初期のマイクロプロセッサは一般に命令
を一時に１つ処理していた。各命令は次の４つの連続し
た段階を用いて処理されていた。すなわち、命令のフェ
ッチ、命令の解読、実行及び結果の書き込みである。こ
のようなマイクロプロセッサでは、別々の専用の論理ブ
ロックがそれぞれ異なった処理段階を実行していた。各
論理ブロックは動作開始前に、全ての前段の論理ブロッ
クが動作を終了するまで待っていた。
を一時に１つ処理していた。各命令は次の４つの連続し
た段階を用いて処理されていた。すなわち、命令のフェ
ッチ、命令の解読、実行及び結果の書き込みである。こ
のようなマイクロプロセッサでは、別々の専用の論理ブ
ロックがそれぞれ異なった処理段階を実行していた。各
論理ブロックは動作開始前に、全ての前段の論理ブロッ
クが動作を終了するまで待っていた。
【０００３】効率を向上させるため、設計者はマイクロ
プロセッサがいくつかの命令を同時に実行できるよう
に、フェッチ、解読、実行、書き込みの論理段階を重複
して行えるようにした。動作中、フェッチ、解読、実
行、書き込みの論理段階は異なった命令を同時に処理す
る。各クロック・サイクルで各処理段階の結果は次の処
理段階へ送られる。フェッチ、解読、実行、書き込み段
階を重複させる技術を使用したマイクロプロセッサは、
「パイプライン化した」マイクロプロセッサとして知ら
れている。ある種のマイクロプロセッサは更に各処理段
階を小段階に分割して更に効率の向上を計っている。こ
のようなプロセッサは「深くパイプライン化した」マイ
クロプロセッサと云われる。
プロセッサがいくつかの命令を同時に実行できるよう
に、フェッチ、解読、実行、書き込みの論理段階を重複
して行えるようにした。動作中、フェッチ、解読、実
行、書き込みの論理段階は異なった命令を同時に処理す
る。各クロック・サイクルで各処理段階の結果は次の処
理段階へ送られる。フェッチ、解読、実行、書き込み段
階を重複させる技術を使用したマイクロプロセッサは、
「パイプライン化した」マイクロプロセッサとして知ら
れている。ある種のマイクロプロセッサは更に各処理段
階を小段階に分割して更に効率の向上を計っている。こ
のようなプロセッサは「深くパイプライン化した」マイ
クロプロセッサと云われる。
【０００４】パイプライン化したマイクロプロセッサが
効率よく動作するために、パイプラインの先頭にある命
令フェッチ・ユニットがマイクロプロセッサ命令の流れ
をパイプラインに連続的に供給しなければならない。し
かし、命令の流れの中にある条件命令のために、命令フ
ェッチ・ユニットが次の命令を分岐条件が完全に分析さ
れるまでフェッチすることができない。パイプライン化
されたマイクロプロセッサにおいて、分岐条件はその分
岐命令がマイクロプロセッサ・パイプラインの終わりに
近い命令実行段階に到達するまで完全には分析されな
い。従って、命令フェッチ・ユニットは、分岐条件が未
分析のため、次にどの命令をフェッチしたら良いかが分
からず立ち往生してしまう。
効率よく動作するために、パイプラインの先頭にある命
令フェッチ・ユニットがマイクロプロセッサ命令の流れ
をパイプラインに連続的に供給しなければならない。し
かし、命令の流れの中にある条件命令のために、命令フ
ェッチ・ユニットが次の命令を分岐条件が完全に分析さ
れるまでフェッチすることができない。パイプライン化
されたマイクロプロセッサにおいて、分岐条件はその分
岐命令がマイクロプロセッサ・パイプラインの終わりに
近い命令実行段階に到達するまで完全には分析されな
い。従って、命令フェッチ・ユニットは、分岐条件が未
分析のため、次にどの命令をフェッチしたら良いかが分
からず立ち往生してしまう。
【０００５】この問題を多少とも解決するために、多く
のパイプライン化したマイクロプロセッサは、命令の流
れにおいて分岐命令の存在と結論を予測する分岐予測機
構を使用している。命令フェッチ・ユニットは、次の命
令をフェッチするために分岐予測を使用する。例えば、
イェー（Ｙｅｈ）及びパット（Ｐａｔｔ）は高精度２段
階適用の分岐予測を導入した。（Tse Yu Yeh 及びYale
N. Patt による「Twolevel Adaptive Branch Predictio
n」第２４回ＡＣＭ／ＩＥＥＥマイクロ・アーキテクチ
ャに関する国際シンポジュウム及びワークショップ（１
９９１年１１月、５１頁ー６１頁）参照）。イェーとパ
ットの分岐予測機構は、収集した２段階の分岐歴に基づ
いて分岐予測を行う。
のパイプライン化したマイクロプロセッサは、命令の流
れにおいて分岐命令の存在と結論を予測する分岐予測機
構を使用している。命令フェッチ・ユニットは、次の命
令をフェッチするために分岐予測を使用する。例えば、
イェー（Ｙｅｈ）及びパット（Ｐａｔｔ）は高精度２段
階適用の分岐予測を導入した。（Tse Yu Yeh 及びYale
N. Patt による「Twolevel Adaptive Branch Predictio
n」第２４回ＡＣＭ／ＩＥＥＥマイクロ・アーキテクチ
ャに関する国際シンポジュウム及びワークショップ（１
９９１年１１月、５１頁ー６１頁）参照）。イェーとパ
ットの分岐予測機構は、収集した２段階の分岐歴に基づ
いて分岐予測を行う。
【０００６】分岐予測機構が分岐命令の結論を予測し、
マイクロプロセッサがその予測された経路に沿って次の
命令を実行するとき、そのマイクロプロセッサは予測さ
れた命令経路に沿って「推論的に実行した」と云われ
る。推論的な実行を行っている間、マイクロプロセッサ
は、もし分岐予測が正しく行われれば、有効な処理を実
行する。しかし、もし分岐予測機構が間違って分岐命令
を予測すると、マイクロプロセッサは推論実行の命令を
まちがった経路で実行することになり、従って何も達成
しないことになる。マイクロプロセッサが最終的に誤っ
て予測された分岐を検出したとき、そのマイクロプロセ
ッサは、推論で実行した全ての命令を無視し、正しいア
ドレスで実行を再スターとしなければならない。分岐命
令がまちがって予測された場合、マイクロプロセッサは
何も達成しないことになるので、正確に分岐命令の予測
をすることが望ましい。このことは特に、誤った分岐予
測がなされる度毎に長いパイプライン命令が無視される
深くパイプライン化したマイクロプロセッサに関してう
なずけるのである。
マイクロプロセッサがその予測された経路に沿って次の
命令を実行するとき、そのマイクロプロセッサは予測さ
れた命令経路に沿って「推論的に実行した」と云われ
る。推論的な実行を行っている間、マイクロプロセッサ
は、もし分岐予測が正しく行われれば、有効な処理を実
行する。しかし、もし分岐予測機構が間違って分岐命令
を予測すると、マイクロプロセッサは推論実行の命令を
まちがった経路で実行することになり、従って何も達成
しないことになる。マイクロプロセッサが最終的に誤っ
て予測された分岐を検出したとき、そのマイクロプロセ
ッサは、推論で実行した全ての命令を無視し、正しいア
ドレスで実行を再スターとしなければならない。分岐命
令がまちがって予測された場合、マイクロプロセッサは
何も達成しないことになるので、正確に分岐命令の予測
をすることが望ましい。このことは特に、誤った分岐予
測がなされる度毎に長いパイプライン命令が無視される
深くパイプライン化したマイクロプロセッサに関してう
なずけるのである。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、命令の流れにおいて分岐命令の存在を正確に予測す
る分岐予測機構を提供することである。本発明の別の目
的は、命令の流れの中で予測された全ての分岐命令の分
岐結論を正確に予測することである。更に本発明の別の
目的は、「採択」と予測された全ての分岐命令に関する
分岐目標アドレスを正確に予測することである。
は、命令の流れにおいて分岐命令の存在を正確に予測す
る分岐予測機構を提供することである。本発明の別の目
的は、命令の流れの中で予測された全ての分岐命令の分
岐結論を正確に予測することである。更に本発明の別の
目的は、「採択」と予測された全ての分岐命令に関する
分岐目標アドレスを正確に予測することである。
【０００８】
【課題を解決するための手段】これらの目的及びその他
の目的は本発明の分岐目標バッファ回路によって達成さ
れる。本発明の分岐目標バッファ回路は、分岐目標バッ
ファ・キャッシュを備えている。分岐目標バッファ・キ
ャッシュは、前に実行された分岐命令に関する情報を記
憶する。分岐目標バッファ・キャッシュに格納された分
岐情報は各分岐命令の最後のバイトによってアドレスさ
れる。命令フェッチ・ユニットが命令のブロックをフェ
ッチするとき、命令フェッチ・ユニットは分岐目標バッ
ファ回路に命令ポインタを送る。この命令ポインタに基
づいて、分岐目標バッファ回路は、分岐目標バッファ・
キャッシュの中を見て、フェッチされるブロックの中に
分岐命令があるかどうか調べる。分岐目標バッファ回路
が分岐目標バッファ・キャッシュの中にやがて現れる分
岐命令を見つけると、分岐目標バッファ回路は命令フェ
ッチを担当する命令フェッチ・ユニットに対して知らせ
る。
の目的は本発明の分岐目標バッファ回路によって達成さ
れる。本発明の分岐目標バッファ回路は、分岐目標バッ
ファ・キャッシュを備えている。分岐目標バッファ・キ
ャッシュは、前に実行された分岐命令に関する情報を記
憶する。分岐目標バッファ・キャッシュに格納された分
岐情報は各分岐命令の最後のバイトによってアドレスさ
れる。命令フェッチ・ユニットが命令のブロックをフェ
ッチするとき、命令フェッチ・ユニットは分岐目標バッ
ファ回路に命令ポインタを送る。この命令ポインタに基
づいて、分岐目標バッファ回路は、分岐目標バッファ・
キャッシュの中を見て、フェッチされるブロックの中に
分岐命令があるかどうか調べる。分岐目標バッファ回路
が分岐目標バッファ・キャッシュの中にやがて現れる分
岐命令を見つけると、分岐目標バッファ回路は命令フェ
ッチを担当する命令フェッチ・ユニットに対して知らせ
る。
【０００９】
【実施例】コンピュータ・プロセッサにおける分岐目標
バッファ回路を実現する方法と装置が開示される。以下
の記述において、説明の目的で本発明の充分な理解のた
めに特定の術語が使われている。しかし、当業者には、
これらの具体的詳細は本発明を実施するために必要ない
ことは明白である。更に、本発明を不必要に不明瞭にし
ないために、良く知られた回路や装置はブロック・ダイ
アグラムの形で示されている。
バッファ回路を実現する方法と装置が開示される。以下
の記述において、説明の目的で本発明の充分な理解のた
めに特定の術語が使われている。しかし、当業者には、
これらの具体的詳細は本発明を実施するために必要ない
ことは明白である。更に、本発明を不必要に不明瞭にし
ないために、良く知られた回路や装置はブロック・ダイ
アグラムの形で示されている。
【００１０】パイプライン化したスーパースカラ・マイ
クロプロセッサ 深くパイプライン化したプロセッサにおいて、命令フェ
ッチ、命令解読、命令実行等の主段階は、各処理段階が
パイプライン化されるように異なったいくつかの小段階
に分割される。これは長い命令パイプラインにおいて生
ずる。例えば、図１は１つの特定の深くパイプライン化
したプロセッサを定義する１組のパイプライン段階を示
す。図１の命令パイプラインにおいて、命令処理は、１
１のパイプライン段階に分割されている。
クロプロセッサ 深くパイプライン化したプロセッサにおいて、命令フェ
ッチ、命令解読、命令実行等の主段階は、各処理段階が
パイプライン化されるように異なったいくつかの小段階
に分割される。これは長い命令パイプラインにおいて生
ずる。例えば、図１は１つの特定の深くパイプライン化
したプロセッサを定義する１組のパイプライン段階を示
す。図１の命令パイプラインにおいて、命令処理は、１
１のパイプライン段階に分割されている。
【００１１】図１を参照すると、最初の２段階のパイプ
ライン段階は、命令をフェッチするために使われてい
る。パイプ段階３は、命令長解読（ＩＬＤ）を実行す
る。個々のマイクロプロセッサ命令は、パイプ段階４及
び５で解読される。次の３段階のパイプライン段階（レ
ジスタ・リネーム、スケジューリング、分配）は実行の
ための命令を準備する。最後に、マイクロプロセッサは
命令をパイプライン段階９で実行する。最後の２段階の
パイプライン段階は、実行された命令を撤収する。
ライン段階は、命令をフェッチするために使われてい
る。パイプ段階３は、命令長解読（ＩＬＤ）を実行す
る。個々のマイクロプロセッサ命令は、パイプ段階４及
び５で解読される。次の３段階のパイプライン段階（レ
ジスタ・リネーム、スケジューリング、分配）は実行の
ための命令を準備する。最後に、マイクロプロセッサは
命令をパイプライン段階９で実行する。最後の２段階の
パイプライン段階は、実行された命令を撤収する。
【００１２】マイクロプロセッサを効率良く動作させる
ために、図１の２段階の命令フェッチ・パイプライン段
階は、マイクロプロセッサ命令の流れを連続的にフェッ
チしなければならない。各フェッチされた命令は、その
命令がパイプライン段階９（すなわち実行段階）に到達
するまで完全には実行されない。命令の流れの中にある
分岐命令は、しばしば、分岐目標アドレスと呼ばれる連
続しないアドレスでマイクロプロセッサに命令を実行す
るように仕向ける。パイプライン化したマイクロプロセ
ッサが分岐命令に出会うと、その分岐命令はまだ解読さ
れないか或いは実行されてないので、命令フェッチ段階
は直ちにその分岐に対して反応することができない。従
って、分岐命令は、マイクロプロセッサが推論的に実行
した命令を後で捨て去り、訂正されたアドレスで再スタ
ートしなければならないような、まちがった経路での推
論的実行をマイクロプロセッサにさせる可能性がある。
ために、図１の２段階の命令フェッチ・パイプライン段
階は、マイクロプロセッサ命令の流れを連続的にフェッ
チしなければならない。各フェッチされた命令は、その
命令がパイプライン段階９（すなわち実行段階）に到達
するまで完全には実行されない。命令の流れの中にある
分岐命令は、しばしば、分岐目標アドレスと呼ばれる連
続しないアドレスでマイクロプロセッサに命令を実行す
るように仕向ける。パイプライン化したマイクロプロセ
ッサが分岐命令に出会うと、その分岐命令はまだ解読さ
れないか或いは実行されてないので、命令フェッチ段階
は直ちにその分岐に対して反応することができない。従
って、分岐命令は、マイクロプロセッサが推論的に実行
した命令を後で捨て去り、訂正されたアドレスで再スタ
ートしなければならないような、まちがった経路での推
論的実行をマイクロプロセッサにさせる可能性がある。
【００１３】このような状況を防止するため、多くのパ
イプライン化したマイクロプロセッサは、命令の流れの
中の分岐命令を予測する分岐予測機構を採用している。
更に、このような分岐予測機構は、分岐命令の結論と分
岐目標アドレスを予測する。図１に示すパイプラインの
ような深いパイプラインを有するマイクロプロセッサに
おいて分岐命令を予測するため、本発明は、命令の流れ
の中で分岐命令の存在を予測する分岐目標バッファ回路
を備えている。本発明の分岐目標バッファ回路は、深く
パイプライン化したスーパースカラ・マイクロプロセッ
サの状況の中で開示されている。しかし、開示された分
岐目標バッファ回路の個々の機構が異なったアーキテク
チャの別のマイクロプロセッサにおいても実現できるこ
とは、当業者には明らかであろう。
イプライン化したマイクロプロセッサは、命令の流れの
中の分岐命令を予測する分岐予測機構を採用している。
更に、このような分岐予測機構は、分岐命令の結論と分
岐目標アドレスを予測する。図１に示すパイプラインの
ような深いパイプラインを有するマイクロプロセッサに
おいて分岐命令を予測するため、本発明は、命令の流れ
の中で分岐命令の存在を予測する分岐目標バッファ回路
を備えている。本発明の分岐目標バッファ回路は、深く
パイプライン化したスーパースカラ・マイクロプロセッ
サの状況の中で開示されている。しかし、開示された分
岐目標バッファ回路の個々の機構が異なったアーキテク
チャの別のマイクロプロセッサにおいても実現できるこ
とは、当業者には明らかであろう。
【００１４】図２は、図１に示す深いパイプラインを実
現する深くパイプライン化したスーパースカラ・マイク
ロプロセッサの主な論理回路をブロック・ダイアグラム
の形で表している。図２に示すマイクロプロセッサの概
略を説明し、続いて命令の流れの中で分岐命令の存在を
予測する分岐目標バッファ回路４０について詳しく説明
する。
現する深くパイプライン化したスーパースカラ・マイク
ロプロセッサの主な論理回路をブロック・ダイアグラム
の形で表している。図２に示すマイクロプロセッサの概
略を説明し、続いて命令の流れの中で分岐命令の存在を
予測する分岐目標バッファ回路４０について詳しく説明
する。
【００１５】図２のブロック・ダイアグラムの一番上に
メモリ及びバス論理３５がある。メモリ及びバス論理３
５は、情報をマイクロプロセッサへ入力し、マイクロプ
ロセッサから情報を出力することを担当する。メモリ及
びバス論理３５は、通常先ず高速キャッシュ・メモリへ
入力或いは高速キャッシュ・メモリから格納しようとす
る。もしキャッシュ・メモリが使えなければ（恐らくキ
ャッシュ・ミスによる）、メモリ及びバス論理３５は代
わって外部バスを通して主メモリをアクセスする。
メモリ及びバス論理３５がある。メモリ及びバス論理３
５は、情報をマイクロプロセッサへ入力し、マイクロプ
ロセッサから情報を出力することを担当する。メモリ及
びバス論理３５は、通常先ず高速キャッシュ・メモリへ
入力或いは高速キャッシュ・メモリから格納しようとす
る。もしキャッシュ・メモリが使えなければ（恐らくキ
ャッシュ・ミスによる）、メモリ及びバス論理３５は代
わって外部バスを通して主メモリをアクセスする。
【００１６】メモリ及びバス論理３５には命令フェッチ
・ユニット３０が結合されている。この命令フェッチ・
ユニット３０は、実行のため連続して新しいマイクロプ
ロセッサ命令（マイクロ命令とも呼ばれる）とオペラン
ドをフェッチすることを担当する。命令フェッチ・ユニ
ット３０は、命令ポインタ（ＩＰ）を使って現在のフェ
ッチ・アドレスを維持する。フェッチされたマイクロプ
ロセッサ命令は命令パイプラインの先頭に供給される。
・ユニット３０が結合されている。この命令フェッチ・
ユニット３０は、実行のため連続して新しいマイクロプ
ロセッサ命令（マイクロ命令とも呼ばれる）とオペラン
ドをフェッチすることを担当する。命令フェッチ・ユニ
ット３０は、命令ポインタ（ＩＰ）を使って現在のフェ
ッチ・アドレスを維持する。フェッチされたマイクロプ
ロセッサ命令は命令パイプラインの先頭に供給される。
【００１７】命令の流れの中の単純な無条件分岐命令
は、命令フェッチ・ユニット３０が連続経路に沿って単
純に命令をフェッチすることを防止する。更に、命令の
流れの中の条件分岐命令は、分岐条件が分析され、フェ
ッチ経路が決定されなければならないので、命令フェッ
チ・ユニット３０が所定の経路に沿って単純に命令をフ
ェッチすることを防止する。正しい命令のフェッチを支
援するため、命令フェッチ・ユニット３０は分岐目標バ
ッファ回路４０に問い合わせる。分岐目標バッファ回路
４０は、命令の流れの中の分岐命令の存在を予測し、予
測された分岐命令の結論を予測する。分岐目標バッファ
回路４０は、分岐予測情報を、命令フェッチ・ユニット
３０が適切な命令をフェッチできるように、命令フェッ
チ・ユニット３０に返送する。
は、命令フェッチ・ユニット３０が連続経路に沿って単
純に命令をフェッチすることを防止する。更に、命令の
流れの中の条件分岐命令は、分岐条件が分析され、フェ
ッチ経路が決定されなければならないので、命令フェッ
チ・ユニット３０が所定の経路に沿って単純に命令をフ
ェッチすることを防止する。正しい命令のフェッチを支
援するため、命令フェッチ・ユニット３０は分岐目標バ
ッファ回路４０に問い合わせる。分岐目標バッファ回路
４０は、命令の流れの中の分岐命令の存在を予測し、予
測された分岐命令の結論を予測する。分岐目標バッファ
回路４０は、分岐予測情報を、命令フェッチ・ユニット
３０が適切な命令をフェッチできるように、命令フェッ
チ・ユニット３０に返送する。
【００１８】命令フェッチ・ユニット３０が各マイクロ
プロセッサ命令をフェッチした後、命令フェッチ・ユニ
ット３０は、各マイクロプロセッサ命令を命令解読器６
０に渡す。もし、分岐目標バッファ回路４０が命令に関
する分岐予測を行うと、命令フェッチ・ユニット３０は
また、その命令に関する分岐目標バッファ回路の分岐予
測を命令解読器６０に渡す。
プロセッサ命令をフェッチした後、命令フェッチ・ユニ
ット３０は、各マイクロプロセッサ命令を命令解読器６
０に渡す。もし、分岐目標バッファ回路４０が命令に関
する分岐予測を行うと、命令フェッチ・ユニット３０は
また、その命令に関する分岐目標バッファ回路の分岐予
測を命令解読器６０に渡す。
【００１９】命令解読器６０は、どのタイプのマイクロ
プロセッサ命令を受け取ったかを判定し、マイクロプロ
セッサ命令を関連するオペランドと共に１つ以上のマイ
クロ演算（以後マイクロ・オペという）に分解する。マ
イクロプロセッサ命令に対応する１つ以上のマイクロ・
オペは、対応するマイクロプロセッサ命令の機能を実行
する。
プロセッサ命令を受け取ったかを判定し、マイクロプロ
セッサ命令を関連するオペランドと共に１つ以上のマイ
クロ演算（以後マイクロ・オペという）に分解する。マ
イクロプロセッサ命令に対応する１つ以上のマイクロ・
オペは、対応するマイクロプロセッサ命令の機能を実行
する。
【００２０】もし命令解読器６０が、受け取ったマイク
ロプロセッサ命令が分岐命令であると判定すると、命令
解読器６０は、その分岐命令を記述する情報を特別の処
理を行うために分岐アドレス計算器５０へ送る。もし分
岐目標バッファ回路４０が、その分岐命令に対して分岐
予測を行っていたとすれば、分岐アドレス計算器５０
は、できれば命令解読器６０から受け取った分岐情報を
使ってその分岐予測を検証する。もし分岐目標バッファ
回路４０が、その分岐命令に対して分岐予測を行ってい
なければ、分岐アドレス計算器５０は、命令解読器６０
から受け取った分岐情報を使ってその分岐命令に対する
分岐予測を行う。分岐アドレス計算器５０が分岐命令の
処理を完了した後、分岐アドレス計算器５０は処理され
た分岐情報を命令解読器６０に返す。
ロプロセッサ命令が分岐命令であると判定すると、命令
解読器６０は、その分岐命令を記述する情報を特別の処
理を行うために分岐アドレス計算器５０へ送る。もし分
岐目標バッファ回路４０が、その分岐命令に対して分岐
予測を行っていたとすれば、分岐アドレス計算器５０
は、できれば命令解読器６０から受け取った分岐情報を
使ってその分岐予測を検証する。もし分岐目標バッファ
回路４０が、その分岐命令に対して分岐予測を行ってい
なければ、分岐アドレス計算器５０は、命令解読器６０
から受け取った分岐情報を使ってその分岐命令に対する
分岐予測を行う。分岐アドレス計算器５０が分岐命令の
処理を完了した後、分岐アドレス計算器５０は処理され
た分岐情報を命令解読器６０に返す。
【００２１】命令解読器６０がマイクロプロセッサ命令
を１組のマイクロ・オペに分解した後、命令解読器６０
はそのマイクロ・オペと関連オペランドをアロケータ７
０へ送る。アロケータ７０は、各マイクロ・オペを実行
するのに必要なプロセッサ資源を割り当てる。
を１組のマイクロ・オペに分解した後、命令解読器６０
はそのマイクロ・オペと関連オペランドをアロケータ７
０へ送る。アロケータ７０は、各マイクロ・オペを実行
するのに必要なプロセッサ資源を割り当てる。
【００２２】本実施例において、マイクロプロセッサは
元のプログラムの順序からはずれてマイクロ・オペを実
行できるスーパースカラ・プロセッサである。しかし、
適切にそのコンピュータ・プログラムを実行するため
に、実行されたマイクロ・オペは、最終的には元のプロ
グラムの順序に戻されなければならない。元のプログラ
ム順序を維持するため、マイクロプロセッサはマイクロ
・オペの結果データを元のプログラム順序で格納するリ
オーダ・バッファ８３を使用する。
元のプログラムの順序からはずれてマイクロ・オペを実
行できるスーパースカラ・プロセッサである。しかし、
適切にそのコンピュータ・プログラムを実行するため
に、実行されたマイクロ・オペは、最終的には元のプロ
グラムの順序に戻されなければならない。元のプログラ
ム順序を維持するため、マイクロプロセッサはマイクロ
・オペの結果データを元のプログラム順序で格納するリ
オーダ・バッファ８３を使用する。
【００２３】図３はリオーダ・バッファ８３を示す。図
３のリオーダ・バッファ８３は、ｎ個の記述欄を有する
循環バッファからなっており、各記述欄は、実行された
マイクロ・オペの結果を格納するために使われる。リオ
ーダ・バッファ８３の各記述欄は、マイクロ・オペの結
果データを物理的に格納する行き先を提供するので、リ
オーダ・バッファの各記述欄は物理的行き先（ｐＤｓ
ｔ）と呼ばれる。リオーダ・バッファ８３内のｐＤｓｔ
は、０からｎ−１までの番号が付けられている。図３を
参照すると、リオーダ・バッファ８３のｐＤｓｔは、マ
イクロ・オペの結果が有効かどうかを示す有効ビット、
マイクロ・オペの結果、マイクロ・オペによって影響さ
れた１組のフラグ、フラグに対するマスク、結果が何を
意味するかを示すコード及び誤りデータを含む。
３のリオーダ・バッファ８３は、ｎ個の記述欄を有する
循環バッファからなっており、各記述欄は、実行された
マイクロ・オペの結果を格納するために使われる。リオ
ーダ・バッファ８３の各記述欄は、マイクロ・オペの結
果データを物理的に格納する行き先を提供するので、リ
オーダ・バッファの各記述欄は物理的行き先（ｐＤｓ
ｔ）と呼ばれる。リオーダ・バッファ８３内のｐＤｓｔ
は、０からｎ−１までの番号が付けられている。図３を
参照すると、リオーダ・バッファ８３のｐＤｓｔは、マ
イクロ・オペの結果が有効かどうかを示す有効ビット、
マイクロ・オペの結果、マイクロ・オペによって影響さ
れた１組のフラグ、フラグに対するマスク、結果が何を
意味するかを示すコード及び誤りデータを含む。
【００２４】各マイクロ・オペに関して、マイクロ・オ
ペの結果を格納するため、アロケータ７０は、リオーダ
・バッファ８３に次に使用可能なｐＤｓｔを割り当て
る。マイクロ・オペを受け取ったのと同じ順序でリオー
ダ・バッファ８３内に連続してｐＤｓｔを割り当てるこ
とによって、マイクロ・オペの結果の元のプログラム順
序が維持される。
ペの結果を格納するため、アロケータ７０は、リオーダ
・バッファ８３に次に使用可能なｐＤｓｔを割り当て
る。マイクロ・オペを受け取ったのと同じ順序でリオー
ダ・バッファ８３内に連続してｐＤｓｔを割り当てるこ
とによって、マイクロ・オペの結果の元のプログラム順
序が維持される。
【００２５】アロケータ７０がｐＤｓｔを分岐命令に関
する分岐マイクロ・オペに対してリオーダ・バッファ８
３内に割り当てるとき、同様に分岐目標バッファ回路４
０にある分岐ＩＰテーブル（ＢＩＴ）４３と呼ばれる照
合入力欄がバッファ内に割り当てられる。命令解読器６
０は、それから分岐目標バッファ回路４０に対して、分
岐命令の直ぐ後に続く命令のアドレスとプロセッサの状
態値を送る。分岐目標バッファ回路４０は、分岐命令の
直ぐ後に続く命令のアドレスとプロセッサの状態値を分
岐ＩＰテーブル（ＢＩＴ）４３に書き込む。分岐ＩＰテ
ーブル（ＢＩＴ）４３に格納されたこの情報は、分岐実
行ユニットが分岐マイクロ・オペを実行した後で使われ
る。
する分岐マイクロ・オペに対してリオーダ・バッファ８
３内に割り当てるとき、同様に分岐目標バッファ回路４
０にある分岐ＩＰテーブル（ＢＩＴ）４３と呼ばれる照
合入力欄がバッファ内に割り当てられる。命令解読器６
０は、それから分岐目標バッファ回路４０に対して、分
岐命令の直ぐ後に続く命令のアドレスとプロセッサの状
態値を送る。分岐目標バッファ回路４０は、分岐命令の
直ぐ後に続く命令のアドレスとプロセッサの状態値を分
岐ＩＰテーブル（ＢＩＴ）４３に書き込む。分岐ＩＰテ
ーブル（ＢＩＴ）４３に格納されたこの情報は、分岐実
行ユニットが分岐マイクロ・オペを実行した後で使われ
る。
【００２６】アロケータ７０はまた、各マイクロ・オペ
に関するマイクロ・オペ命令とオペランド・データを格
納する予約ステーション（ＲＳ）８１に１つの記述欄を
割り当てる。各予約ステーション８１の記述欄は、その
予約ステーション８１の記述欄が有効かどうかを示す有
効ビット、マイクロ・オペ命令コード、２つのソース・
データ・フィールド、ソース・データ・フィールドに対
する２つの有効ビット、もしソース・データが有効でな
いときそのソース・データがどこから来たかを示す２つ
の物理的ソース・フィールド、及びマイクロ・オペの結
果の物理的行き先を格納する。アロケータ７０が予約ス
テーションの記述欄とリオーダ・バッファ８３のｐＤｓ
ｔを割り当てた後、各マイクロ・オペは予約ステーショ
ン８１の記述欄でマイクロ・オペが実行されるのを待
つ。
に関するマイクロ・オペ命令とオペランド・データを格
納する予約ステーション（ＲＳ）８１に１つの記述欄を
割り当てる。各予約ステーション８１の記述欄は、その
予約ステーション８１の記述欄が有効かどうかを示す有
効ビット、マイクロ・オペ命令コード、２つのソース・
データ・フィールド、ソース・データ・フィールドに対
する２つの有効ビット、もしソース・データが有効でな
いときそのソース・データがどこから来たかを示す２つ
の物理的ソース・フィールド、及びマイクロ・オペの結
果の物理的行き先を格納する。アロケータ７０が予約ス
テーションの記述欄とリオーダ・バッファ８３のｐＤｓ
ｔを割り当てた後、各マイクロ・オペは予約ステーショ
ン８１の記述欄でマイクロ・オペが実行されるのを待
つ。
【００２７】予約ステーション８１の記述欄にある各マ
イクロ・オペは、マイクロ・オペを実行するのに必要な
全てのソース・データが得られ、マイクロ・オペを実行
する実行ユニットが用意できるまで予約ステーション８
１の入力欄に止まっている。マイクロ・オペに関して必
要な全てのソース・データが用意でき、実行ユニットが
使用可能になったとき、予約ステーション８１は、マイ
クロ・オペを実行論理回路９０の中の実行ユニットへ分
配する。本実施例において、実行論理回路９０内に４つ
の実行ユニット（ＥＵ１ ９１、ＥＵ２ ９２，ＥＵ３
９３及びＥＵ４ ９４）がある。実行ユニットがマイ
クロ・オペを実行した後、その実行ユニットは、結果デ
ータ、アーキテクチャ上のフラグ、及び誤り情報をアロ
ケータ７０がそのマイクロ・オペに対して割り当てたリ
オーダ・バッファ８３のｐＤｓｔに書き込む。
イクロ・オペは、マイクロ・オペを実行するのに必要な
全てのソース・データが得られ、マイクロ・オペを実行
する実行ユニットが用意できるまで予約ステーション８
１の入力欄に止まっている。マイクロ・オペに関して必
要な全てのソース・データが用意でき、実行ユニットが
使用可能になったとき、予約ステーション８１は、マイ
クロ・オペを実行論理回路９０の中の実行ユニットへ分
配する。本実施例において、実行論理回路９０内に４つ
の実行ユニット（ＥＵ１ ９１、ＥＵ２ ９２，ＥＵ３
９３及びＥＵ４ ９４）がある。実行ユニットがマイ
クロ・オペを実行した後、その実行ユニットは、結果デ
ータ、アーキテクチャ上のフラグ、及び誤り情報をアロ
ケータ７０がそのマイクロ・オペに対して割り当てたリ
オーダ・バッファ８３のｐＤｓｔに書き込む。
【００２８】本実施例において、実行ユニット９２は分
岐実行ユニットとして指定されている。分岐実行ユニッ
ト９２は、各分岐マイクロ・オペに関して最終的分岐決
定の結論と最終的分岐目標アドレスを決定する。分岐実
行ユニット９２は、この最終分岐結論及び分岐目標アド
レスとを予測された分岐結論及び目標アドレスと比較す
る。もし分岐実行ユニット９２が分岐予測の誤りを検出
すると、分岐実行ユニット９２は、分岐予測誤りを訂正
する１組の行動を開始する。従って、分岐実行ユニット
９２は分岐分析機構の第３の段階を有する。
岐実行ユニットとして指定されている。分岐実行ユニッ
ト９２は、各分岐マイクロ・オペに関して最終的分岐決
定の結論と最終的分岐目標アドレスを決定する。分岐実
行ユニット９２は、この最終分岐結論及び分岐目標アド
レスとを予測された分岐結論及び目標アドレスと比較す
る。もし分岐実行ユニット９２が分岐予測の誤りを検出
すると、分岐実行ユニット９２は、分岐予測誤りを訂正
する１組の行動を開始する。従って、分岐実行ユニット
９２は分岐分析機構の第３の段階を有する。
【００２９】最後に、撤収回路８５は、リオーダ・バッ
ファ８３のｐＤｓｔに格納されている結果を各実行され
たマイクロ・オペから撤収する。撤収回路８５は、リオ
ーダ・バッファ８３のｐＤｓｔを順番に調べて、アロケ
ータ７０がｐＤｓｔを割り当てたときと同じ順序でリオ
ーダ・バッファ８３のｐＤｓｔを撤収させる。撤収回路
８５は、現在約束されたアーキテクチャ上の状態を格納
する実レジスタ・ファイル（ＲＲＦ）８４へマイクロ・
オペの結果を転送することによってｐＤｓｔを撤収させ
る。アロケータ７０が、リオーダ・バッファ８３のｐＤ
ｓｔを元のプログラム順に割り当て、撤収回路８５がリ
オーダ・バッファ８３のｐＤｓｔのマイクロ・オペの結
果を同じ順序で撤収するので、仮にマイクロ・オペが元
のプログラム順序からはずれて実行されたとしても元の
プログラム順序は維持される。
ファ８３のｐＤｓｔに格納されている結果を各実行され
たマイクロ・オペから撤収する。撤収回路８５は、リオ
ーダ・バッファ８３のｐＤｓｔを順番に調べて、アロケ
ータ７０がｐＤｓｔを割り当てたときと同じ順序でリオ
ーダ・バッファ８３のｐＤｓｔを撤収させる。撤収回路
８５は、現在約束されたアーキテクチャ上の状態を格納
する実レジスタ・ファイル（ＲＲＦ）８４へマイクロ・
オペの結果を転送することによってｐＤｓｔを撤収させ
る。アロケータ７０が、リオーダ・バッファ８３のｐＤ
ｓｔを元のプログラム順に割り当て、撤収回路８５がリ
オーダ・バッファ８３のｐＤｓｔのマイクロ・オペの結
果を同じ順序で撤収するので、仮にマイクロ・オペが元
のプログラム順序からはずれて実行されたとしても元の
プログラム順序は維持される。
【００３０】図３を参照すると、マイクロ・オペを撤収
させるために、撤収回路はリオーダ・バッファのｐＤｓ
ｔ記述欄の有効ビット２０１をテストし、そのｐＤｓｔ
が実行されたマイクロ・オペの有効な結果を持っている
かどうか調べる。もしそのｐＤｓｔの有効ビット２０１
がセットされていれば、撤収回路はｐＤｓｔの誤りフィ
ールド２０６をチェックして誤りを処理しなければなら
ないかどうか調べる。もしリオーダ・バッファのｐＤｓ
ｔ記述欄が有効なマイクロ・オペ実行結果を持ってお
り、誤り問題がなければ実行されたマイクロ・オペの結
果は、実レジスタ・ファイル（ＲＲＦ）８４の永久アー
キテクチャ状態に入れられる。
させるために、撤収回路はリオーダ・バッファのｐＤｓ
ｔ記述欄の有効ビット２０１をテストし、そのｐＤｓｔ
が実行されたマイクロ・オペの有効な結果を持っている
かどうか調べる。もしそのｐＤｓｔの有効ビット２０１
がセットされていれば、撤収回路はｐＤｓｔの誤りフィ
ールド２０６をチェックして誤りを処理しなければなら
ないかどうか調べる。もしリオーダ・バッファのｐＤｓ
ｔ記述欄が有効なマイクロ・オペ実行結果を持ってお
り、誤り問題がなければ実行されたマイクロ・オペの結
果は、実レジスタ・ファイル（ＲＲＦ）８４の永久アー
キテクチャ状態に入れられる。
【００３１】撤収回路８５が分岐マイクロ・オペを撤収
しようとするとき、撤収回路８５はｐＤｓｔ記述欄の誤
りフィールド２０６をテストし、分岐マイクロ・オペが
誤って予測されたかどうか調べる。もし撤収回路が、マ
イクロ・オペが誤って予測されたことを検出すると、撤
収回路８５は、リオーダ・バッファ８３にある残りの命
令を捨て去る。これは、これらの命令は誤った分岐予測
が行われた後フェッチされたためである。
しようとするとき、撤収回路８５はｐＤｓｔ記述欄の誤
りフィールド２０６をテストし、分岐マイクロ・オペが
誤って予測されたかどうか調べる。もし撤収回路が、マ
イクロ・オペが誤って予測されたことを検出すると、撤
収回路８５は、リオーダ・バッファ８３にある残りの命
令を捨て去る。これは、これらの命令は誤った分岐予測
が行われた後フェッチされたためである。
【００３２】分岐目標バッファ回路の概観 前述のマイクロ・プロセッサ概観の節で述べたように、
命令フェッチ・ユニット３０は、命令をマイクロ・プロ
セッサへフェッチしてくることを担当する。図２のマイ
クロ・プロセッサの命令フェッチ・ユニット３０は、メ
モリ・アドレス空間を命令フェッチ・ユニット３０が命
令とオペランドを１６バイトのブロックでフェッチする
整列した１６バイト・ブロックの集合とみなす。図４
は、アドレス空間が整列した１６バイト・ブロックに分
割されたメモリ・マップを示す。命令フェッチ・ユニッ
ト３０は、命令ポインタを使って現在のフェッチ・アド
レスを維持する。コード中に分岐命令がない場合、命令
フェッチ・ユニット３０は、隣接した１６バイト・ブロ
ックを順次フェッチすることによって、命令及ぶオペラ
ンドをフェッチする。
命令フェッチ・ユニット３０は、命令をマイクロ・プロ
セッサへフェッチしてくることを担当する。図２のマイ
クロ・プロセッサの命令フェッチ・ユニット３０は、メ
モリ・アドレス空間を命令フェッチ・ユニット３０が命
令とオペランドを１６バイトのブロックでフェッチする
整列した１６バイト・ブロックの集合とみなす。図４
は、アドレス空間が整列した１６バイト・ブロックに分
割されたメモリ・マップを示す。命令フェッチ・ユニッ
ト３０は、命令ポインタを使って現在のフェッチ・アド
レスを維持する。コード中に分岐命令がない場合、命令
フェッチ・ユニット３０は、隣接した１６バイト・ブロ
ックを順次フェッチすることによって、命令及ぶオペラ
ンドをフェッチする。
【００３３】命令の流れの中で分岐命令の存在を予測す
るために、図２のマイクロプロセッサは分岐目標バッフ
ァ回路４０を採用している。分岐目標バッファ回路４０
は、マイクロプロセッサが前に実行した分岐命令に関す
る情報を有する分岐目標バッファ・キャッシュ４１を備
えている。分岐目標バッファ回路４０は、その分岐目標
バッファ・キャッシュ４１の情報を使って分岐命令を認
識し、分岐命令の結論を予測する。
るために、図２のマイクロプロセッサは分岐目標バッフ
ァ回路４０を採用している。分岐目標バッファ回路４０
は、マイクロプロセッサが前に実行した分岐命令に関す
る情報を有する分岐目標バッファ・キャッシュ４１を備
えている。分岐目標バッファ回路４０は、その分岐目標
バッファ・キャッシュ４１の情報を使って分岐命令を認
識し、分岐命令の結論を予測する。
【００３４】分岐目標バッファ回路４０はまた、現在マ
イクロプロセッサ内にある分岐命令に関する情報を有す
る分岐ＩＰテーブル（ＢＩＴ）４３を有する。分岐ＩＰ
テーブル４３の情報は、誤って予測された分岐命令を訂
正し、分岐命令が実行された後分岐目標バッファ・キャ
ッシュ４１を維持するために使われる。
イクロプロセッサ内にある分岐命令に関する情報を有す
る分岐ＩＰテーブル（ＢＩＴ）４３を有する。分岐ＩＰ
テーブル４３の情報は、誤って予測された分岐命令を訂
正し、分岐命令が実行された後分岐目標バッファ・キャ
ッシュ４１を維持するために使われる。
【００３５】図５は、どのように分岐目標バッファ回路
４０が、図２のマイクロプロセッサの他の主な論理回路
と相互に作用するかを示すブロック・ダイアグラムであ
る。命令フェッチ・ユニット３０は、命令ポインタを分
岐目標バッファ回路４０に送ることによって分岐目標バ
ッファ回路４０から到達すべき分岐命令に関する情報を
要求する。分岐目標バッファ回路４０へ送られる命令ポ
インタは、命令フェッチ・ユニット３０によって現在フ
ェッチされているメモリ・ブロックを指す。
４０が、図２のマイクロプロセッサの他の主な論理回路
と相互に作用するかを示すブロック・ダイアグラムであ
る。命令フェッチ・ユニット３０は、命令ポインタを分
岐目標バッファ回路４０に送ることによって分岐目標バ
ッファ回路４０から到達すべき分岐命令に関する情報を
要求する。分岐目標バッファ回路４０へ送られる命令ポ
インタは、命令フェッチ・ユニット３０によって現在フ
ェッチされているメモリ・ブロックを指す。
【００３６】分岐目標バッファ回路４０は、分岐目標バ
ッファ・キャッシュ４１をサーチし、命令フェッチ・ユ
ニット３０によって現在フェッチされているメモリ・ブ
ロックにある分岐命令に関する情報を探す。分岐目標バ
ッファ回路４０は、分岐目標バッファ・キャッシュ４１
内で見つかった命令フェッチ・ユニット３０によって現
在フェッチされているメモリ・ブロック内にある分岐命
令に関する分岐予測を行う。分岐目標バッファ回路４０
は、分岐予測情報を命令フェッチ・ユニット３０へ送
り、命令フェッチ・ユニット３０に対して、現在命令フ
ェッチ・ユニット３０によってフェッチされているメモ
リ・ブロック内にある分岐命令について知らせる。分岐
目標バッファ・キャッシュ４１及び分岐ＩＰテーブル４
３を維持するために、分岐目標バッファ回路４０は、マ
イクロプロセッサ内の他のいくつかの論理回路から情報
を受け取る。
ッファ・キャッシュ４１をサーチし、命令フェッチ・ユ
ニット３０によって現在フェッチされているメモリ・ブ
ロックにある分岐命令に関する情報を探す。分岐目標バ
ッファ回路４０は、分岐目標バッファ・キャッシュ４１
内で見つかった命令フェッチ・ユニット３０によって現
在フェッチされているメモリ・ブロック内にある分岐命
令に関する分岐予測を行う。分岐目標バッファ回路４０
は、分岐予測情報を命令フェッチ・ユニット３０へ送
り、命令フェッチ・ユニット３０に対して、現在命令フ
ェッチ・ユニット３０によってフェッチされているメモ
リ・ブロック内にある分岐命令について知らせる。分岐
目標バッファ・キャッシュ４１及び分岐ＩＰテーブル４
３を維持するために、分岐目標バッファ回路４０は、マ
イクロプロセッサ内の他のいくつかの論理回路から情報
を受け取る。
【００３７】図５を参照すると、命令解読器６０は分岐
情報を分岐目標バッファ回路４０へ送る。命令解読器６
０から送られる分岐情報は、その分岐命令の直ぐ後に続
く命令のアドレスを含む。分岐目標バッファ回路４０
は、後で使うため、分岐命令の直ぐ後に続く命令のアド
レスを分岐ＩＰテーブル４３に格納する。
情報を分岐目標バッファ回路４０へ送る。命令解読器６
０から送られる分岐情報は、その分岐命令の直ぐ後に続
く命令のアドレスを含む。分岐目標バッファ回路４０
は、後で使うため、分岐命令の直ぐ後に続く命令のアド
レスを分岐ＩＰテーブル４３に格納する。
【００３８】分岐アドレス計算器５０は、分岐目標バッ
ファ回路４０によって行われた分岐予測を検証する。も
し分岐アドレス計算器５０が、分岐目標バッファ回路４
０が存在しない分岐について予測したと判定すれば、分
岐アドレス計算器５０は分岐目標バッファ回路４０に対
して、存在しない分岐命令を含む分岐目標バッファ・キ
ャッシュ４１の記述欄を取り除くように指示する。
ファ回路４０によって行われた分岐予測を検証する。も
し分岐アドレス計算器５０が、分岐目標バッファ回路４
０が存在しない分岐について予測したと判定すれば、分
岐アドレス計算器５０は分岐目標バッファ回路４０に対
して、存在しない分岐命令を含む分岐目標バッファ・キ
ャッシュ４１の記述欄を取り除くように指示する。
【００３９】アロケータ７０は、リオーダ・バッファ８
３を各マイクロ・オペに対して割り当てるのを担当す
る。アロケータ７０が、分岐マイクロ・オペに関してリ
オーダ・バッファ８３のｐＤｓｔ記述欄を割り当てると
き、アロケータ７０は、ｐＤｓｔの記述欄番号を分岐目
標バッファ回路４０に提供する。分岐目標バッファ回路
４０は、ｐＤｓｔ記述欄番号を、分岐ＩＰテーブル４３
の対応する記述欄を割り当てるために使用する。分岐Ｉ
Ｐテーブル４３の対応する記述欄は、分岐マイクロ・オ
ペがマイクロプロセッサ内に存在する間、その分岐マイ
クロ・オペについての情報を記憶する。
３を各マイクロ・オペに対して割り当てるのを担当す
る。アロケータ７０が、分岐マイクロ・オペに関してリ
オーダ・バッファ８３のｐＤｓｔ記述欄を割り当てると
き、アロケータ７０は、ｐＤｓｔの記述欄番号を分岐目
標バッファ回路４０に提供する。分岐目標バッファ回路
４０は、ｐＤｓｔ記述欄番号を、分岐ＩＰテーブル４３
の対応する記述欄を割り当てるために使用する。分岐Ｉ
Ｐテーブル４３の対応する記述欄は、分岐マイクロ・オ
ペがマイクロプロセッサ内に存在する間、その分岐マイ
クロ・オペについての情報を記憶する。
【００４０】予約ステーション８１は、実行を待ってい
るマイクロ・オペを記憶し、用意ができたマイクロ・オ
ペをマイクロプロセッサ内の実行ユニットへ分配する。
予約ステーション８１が分岐マイクロ・オペを実行ユニ
ット９２へ分配するとき、予約ステーション８１は、分
岐目標バッファ回路に対して分岐マイクロ・オペに関す
るｐＤｓｔ記述欄について知らせる。分岐目標バッファ
回路４０は、分岐ＩＰテーブル４３の分岐命令に関する
対応する記述欄を読み出すことによって応答する。分岐
ＩＰテーブル４３の記述欄から読み出された情報は、分
岐マイクロ・オペが実行した後で使われる。
るマイクロ・オペを記憶し、用意ができたマイクロ・オ
ペをマイクロプロセッサ内の実行ユニットへ分配する。
予約ステーション８１が分岐マイクロ・オペを実行ユニ
ット９２へ分配するとき、予約ステーション８１は、分
岐目標バッファ回路に対して分岐マイクロ・オペに関す
るｐＤｓｔ記述欄について知らせる。分岐目標バッファ
回路４０は、分岐ＩＰテーブル４３の分岐命令に関する
対応する記述欄を読み出すことによって応答する。分岐
ＩＰテーブル４３の記述欄から読み出された情報は、分
岐マイクロ・オペが実行した後で使われる。
【００４１】分岐実行ユニット９２は、マイクロプロセ
ッサに関する分岐マイクロ・オペを実行する。分岐実行
ユニット９２が分岐マイクロ・オペを実行するとき、分
岐実行ユニット９２は、分岐分析情報を分岐目標バッフ
ァ回路４０に提供する。分岐目標バッファ回路４０は、
分岐分析情報を使って、分岐目標バッファ・キャッシュ
４１の既存の記述欄を更新するか或いは、分岐目標バッ
ファ・キャッシュ４１に新しい記述欄を割り当てる。
ッサに関する分岐マイクロ・オペを実行する。分岐実行
ユニット９２が分岐マイクロ・オペを実行するとき、分
岐実行ユニット９２は、分岐分析情報を分岐目標バッフ
ァ回路４０に提供する。分岐目標バッファ回路４０は、
分岐分析情報を使って、分岐目標バッファ・キャッシュ
４１の既存の記述欄を更新するか或いは、分岐目標バッ
ファ・キャッシュ４１に新しい記述欄を割り当てる。
【００４２】分岐目標バッファ・キャッシュ 分岐目標バッファ回路４０は、分岐目標バッファ・キャ
ッシュ４１を維持し、命令の流れの中の分岐命令の存在
とこれら分岐命令の結論を予測する。分岐目標バッファ
・キャッシュ４１は、マイクロプロセッサが前に実行し
た分岐命令に関する情報を有する。図６は、分岐目標バ
ッファ・キャッシュ４１の構成を示す。
ッシュ４１を維持し、命令の流れの中の分岐命令の存在
とこれら分岐命令の結論を予測する。分岐目標バッファ
・キャッシュ４１は、マイクロプロセッサが前に実行し
た分岐命令に関する情報を有する。図６は、分岐目標バ
ッファ・キャッシュ４１の構成を示す。
【００４３】分岐目標バッファ・キャッシュ４１は、メ
イン・メモリに配置された分岐命令についての情報を記
憶するセット・アソシアティブ・キャッシュである。本
実施例において、分岐目標バッファ・キャッシュ４１
は、分岐命令についての情報を分岐情報の１２８個の別
々の「セット」で記憶する。分岐目標バッファ・キャッ
シュ４１の分岐情報の各セットは、４個の分岐エントリ
を有し、各分岐エントリは、マイクロプロセッサが前に
実行した単一の分岐命令についての情報を保有する。
イン・メモリに配置された分岐命令についての情報を記
憶するセット・アソシアティブ・キャッシュである。本
実施例において、分岐目標バッファ・キャッシュ４１
は、分岐命令についての情報を分岐情報の１２８個の別
々の「セット」で記憶する。分岐目標バッファ・キャッ
シュ４１の分岐情報の各セットは、４個の分岐エントリ
を有し、各分岐エントリは、マイクロプロセッサが前に
実行した単一の分岐命令についての情報を保有する。
【００４４】分岐目標バッファ・キャッシュ４１内の分
岐エントリの各セットはまた、分岐パターン・テーブル
４２１及び一対の疑似最近置換（Pseudo-Least Recentl
y Replaced(PLRR)）ビット４２０を含む。分岐目標バッ
ファ回路４０は、分岐エントリのセットの中の条件分岐
命令の結論を予測するために分岐パターン・テーブル４
２１を使う。分岐目標バッファ回路４０は、疑似最近置
換（ＰＬＲＲ）ビット４２０を使って、新しい分岐につ
いての情報が分岐エントリのセットに書かれるときに分
岐エントリを選択する。
岐エントリの各セットはまた、分岐パターン・テーブル
４２１及び一対の疑似最近置換（Pseudo-Least Recentl
y Replaced(PLRR)）ビット４２０を含む。分岐目標バッ
ファ回路４０は、分岐エントリのセットの中の条件分岐
命令の結論を予測するために分岐パターン・テーブル４
２１を使う。分岐目標バッファ回路４０は、疑似最近置
換（ＰＬＲＲ）ビット４２０を使って、新しい分岐につ
いての情報が分岐エントリのセットに書かれるときに分
岐エントリを選択する。
【００４５】図７は、分岐目標バッファ・キャッシュ４
１のセットの各分岐エントリ内に格納された分岐情報を
示す。図７に示すように、各分岐エントリは、短縮タグ
・アドレス４０１、ブロック・オフセット４０２、分岐
タイプ４０３、真の分岐歴４０４、推論分岐歴４０５、
推論ビット４０６、有効ビット４０７及び分岐目標アド
レス４０８を含む。
１のセットの各分岐エントリ内に格納された分岐情報を
示す。図７に示すように、各分岐エントリは、短縮タグ
・アドレス４０１、ブロック・オフセット４０２、分岐
タイプ４０３、真の分岐歴４０４、推論分岐歴４０５、
推論ビット４０６、有効ビット４０７及び分岐目標アド
レス４０８を含む。
【００４６】短縮タグ・アドレス４０１及びブロック・
オフセット４０２は、分岐エントリと関連する分岐命令
のメモリ・アドレスを識別するために使われる。短縮タ
グ・アドレス４０１は、分岐命令の最上位２１ビットの
圧縮された９ビット表現である。
オフセット４０２は、分岐エントリと関連する分岐命令
のメモリ・アドレスを識別するために使われる。短縮タ
グ・アドレス４０１は、分岐命令の最上位２１ビットの
圧縮された９ビット表現である。
【００４７】ブロック・オフセット値４０２は、分岐命
令の最後のバイトの１６バイト・メモリ・ブロック・ア
ドレスの中のバイト・オフセットを表す。分岐命令は最
後のバイトで索引され、ブロックの境界分岐命令の全て
のバイトが分岐予測を行う前にフェッチされる。例え
ば、図４のメモリ・マップを再び参照すると、４バイト
長の分岐命令がヘキサデシマル・アドレス１Ｅないし２
１で示されている。実行後、４バイトの分岐命令は分岐
目標バッファ・キャッシュ４１内の記述欄に置かれ、ヘ
キサデシマル・アドレス２１と関連される。従って、そ
の分岐命令に対する分岐エントリのブロック・オフセッ
ト４０２は１にセットされる。
令の最後のバイトの１６バイト・メモリ・ブロック・ア
ドレスの中のバイト・オフセットを表す。分岐命令は最
後のバイトで索引され、ブロックの境界分岐命令の全て
のバイトが分岐予測を行う前にフェッチされる。例え
ば、図４のメモリ・マップを再び参照すると、４バイト
長の分岐命令がヘキサデシマル・アドレス１Ｅないし２
１で示されている。実行後、４バイトの分岐命令は分岐
目標バッファ・キャッシュ４１内の記述欄に置かれ、ヘ
キサデシマル・アドレス２１と関連される。従って、そ
の分岐命令に対する分岐エントリのブロック・オフセッ
ト４０２は１にセットされる。
【００４８】逆に、もし分岐命令が最初のバイト（ヘキ
サデシマル１Ｅ）で索引されるとすると、分岐目標バッ
ファ回路４０は命令フェッチ・ユニット３０に対して分
岐命令を構成する全てのバイトがフェッチされる前に分
岐目標アドレスからフェッチするように指示する。従っ
て命令解読器６０及び分岐実行ユニット９２は、全体の
分岐命令がフェッチされないので、分岐命令を検証する
ことができない。
サデシマル１Ｅ）で索引されるとすると、分岐目標バッ
ファ回路４０は命令フェッチ・ユニット３０に対して分
岐命令を構成する全てのバイトがフェッチされる前に分
岐目標アドレスからフェッチするように指示する。従っ
て命令解読器６０及び分岐実行ユニット９２は、全体の
分岐命令がフェッチされないので、分岐命令を検証する
ことができない。
【００４９】各分岐エントリの分岐タイプ・フィールド
４０３は、どのタイプの分岐命令を分岐エントリが識別
するかを指定する。表１は異なったタイプの分岐命令を
リストしたものである。
４０３は、どのタイプの分岐命令を分岐エントリが識別
するかを指定する。表１は異なったタイプの分岐命令を
リストしたものである。
【００５０】
【００５１】分岐目標バッファ回路４０は、異なった分
岐命令に対しては異なった分岐予測機構が使われるの
で、分岐予測をするとき分岐タイプ・フィールド４０３
を使う。例えば、分岐目標バッファ回路４０は、分岐命
令歴に基づいて条件分岐命令の結論を予測する。分岐目
標バッファ回路４０は、無条件分岐命令を常に「採択」
と予測する。
岐命令に対しては異なった分岐予測機構が使われるの
で、分岐予測をするとき分岐タイプ・フィールド４０３
を使う。例えば、分岐目標バッファ回路４０は、分岐命
令歴に基づいて条件分岐命令の結論を予測する。分岐目
標バッファ回路４０は、無条件分岐命令を常に「採択」
と予測する。
【００５２】図７の真の分岐歴フィールド４０４は、分
岐実行ユニット９２によって決定された「採択（take
n）」か「不採択（not-taken ）」かの分岐命令歴を維
持する。真の分岐歴フィールド４０４は、最後の４回の
分岐命令の履歴を４ビットを使って記憶する。この４ビ
ットは、それぞれ「０」のとき「不採択」、「１」のと
き「採択」を示す。４ビットの「採択」（taken ）、
「不採択」（not-taken ）の履歴は、分岐予測を計算す
るとき、パターン状態テーブルを索引するのに使われ
る。これは分岐実行における分岐結論に基づく。
岐実行ユニット９２によって決定された「採択（take
n）」か「不採択（not-taken ）」かの分岐命令歴を維
持する。真の分岐歴フィールド４０４は、最後の４回の
分岐命令の履歴を４ビットを使って記憶する。この４ビ
ットは、それぞれ「０」のとき「不採択」、「１」のと
き「採択」を示す。４ビットの「採択」（taken ）、
「不採択」（not-taken ）の履歴は、分岐予測を計算す
るとき、パターン状態テーブルを索引するのに使われ
る。これは分岐実行における分岐結論に基づく。
【００５３】推論ビット４０６及び推論的分岐歴フィー
ルド４０５は、分岐命令の実行を待たずに分岐命令の予
測を行うのに使われる。図７の推論的分岐歴フィールド
４０５は、分岐目標バッファ回路４０によって行われた
最後の４回の分岐予測に関する分岐命令の推論的「採
択」（taken ）、「不採択」（not-taken ）の履歴を維
持する。推論ビット４０６は、推論的分岐歴フィールド
４０５が有効推論歴を含むときセットされる。推論的分
岐歴４０５の４ビットは、分岐予測を計算するときパタ
ーン状態テーブルを索引するのに使われ、推論ビット４
０６がセットされる。推論的分岐歴を使った分岐命令の
予測に関する詳細については、１９９３年５月１４日出
願の米国特許出願第０８／０６２，０１２号「分岐目標
バッファにおける推論歴機構を参照されたい。」
ルド４０５は、分岐命令の実行を待たずに分岐命令の予
測を行うのに使われる。図７の推論的分岐歴フィールド
４０５は、分岐目標バッファ回路４０によって行われた
最後の４回の分岐予測に関する分岐命令の推論的「採
択」（taken ）、「不採択」（not-taken ）の履歴を維
持する。推論ビット４０６は、推論的分岐歴フィールド
４０５が有効推論歴を含むときセットされる。推論的分
岐歴４０５の４ビットは、分岐予測を計算するときパタ
ーン状態テーブルを索引するのに使われ、推論ビット４
０６がセットされる。推論的分岐歴を使った分岐命令の
予測に関する詳細については、１９９３年５月１４日出
願の米国特許出願第０８／０６２，０１２号「分岐目標
バッファにおける推論歴機構を参照されたい。」
【００５４】有効ビット４０７は、分岐エントリが有効
分岐情報を含むかどうかを示す。分岐目標バッファ回路
４０が、分岐エントリを割り当て、記入するとき、分岐
目標バッファ回路４０は、そのエントリに対する有効ビ
ット４０７をセットし、そのエントリが有効分岐情報を
有することを示す。後で、分岐アドレス計算器５０がそ
の分岐エントリを取り除くとき、取り除かれるエントリ
の有効ビットはクリアされる。
分岐情報を含むかどうかを示す。分岐目標バッファ回路
４０が、分岐エントリを割り当て、記入するとき、分岐
目標バッファ回路４０は、そのエントリに対する有効ビ
ット４０７をセットし、そのエントリが有効分岐情報を
有することを示す。後で、分岐アドレス計算器５０がそ
の分岐エントリを取り除くとき、取り除かれるエントリ
の有効ビットはクリアされる。
【００５５】図７の分岐目標アドレス・フィールド４０
８は、分岐命令がサブルーチンからの戻り命令以外の場
合、分岐命令に対する分岐目標アドレスを記憶する。も
し分岐目標バッファ回路４０が、分岐エントリに関する
分岐命令が「採択」であると予測すると、分岐目標アド
レス・フィールド４０８のアドレスは命令フェッチ・ユ
ニット３０に送って、命令フェッチ・ユニット３０に次
の命令をどこからフェッチすれば良いかを知らせる。
（しかし、分岐目標アドレス・フィールド４０８は常に
目標アドレスを予測するために使われるわけではな
い）。分岐目標アドレス・フィールド４０８の上位２８
ビットは、もし分岐が行われれば命令フェッチ・ユニッ
ト３０がフェッチすべき１６バイト・ブロックを選択す
る。分岐目標アドレス・フィールド４０８の最下位４ビ
ットは、マイクロプロセッサが実行を再開すべきフェッ
チされたブロックの中のバイトを選択する。
８は、分岐命令がサブルーチンからの戻り命令以外の場
合、分岐命令に対する分岐目標アドレスを記憶する。も
し分岐目標バッファ回路４０が、分岐エントリに関する
分岐命令が「採択」であると予測すると、分岐目標アド
レス・フィールド４０８のアドレスは命令フェッチ・ユ
ニット３０に送って、命令フェッチ・ユニット３０に次
の命令をどこからフェッチすれば良いかを知らせる。
（しかし、分岐目標アドレス・フィールド４０８は常に
目標アドレスを予測するために使われるわけではな
い）。分岐目標アドレス・フィールド４０８の上位２８
ビットは、もし分岐が行われれば命令フェッチ・ユニッ
ト３０がフェッチすべき１６バイト・ブロックを選択す
る。分岐目標アドレス・フィールド４０８の最下位４ビ
ットは、マイクロプロセッサが実行を再開すべきフェッ
チされたブロックの中のバイトを選択する。
【００５６】分岐目標バッファ・キャッシュを用いた分
岐命令の予測 命令フェッチ・ユニット３０は、命令ポインタを分岐目
標バッファ回路４０に送ることによって、やがて現れる
分岐命令についての情報を要求する。図８は、やがて現
れる分岐命令に関する分岐目標バッファ・キャッシュ４
１をサーチするとき、分岐目標バッファ回路４０によっ
て実行されるステップを示している。ステップ１０１
で、分岐目標バッファ回路４０は、命令フェッチ・ユニ
ット３０から命令ポインタを受け取る。
岐命令の予測 命令フェッチ・ユニット３０は、命令ポインタを分岐目
標バッファ回路４０に送ることによって、やがて現れる
分岐命令についての情報を要求する。図８は、やがて現
れる分岐命令に関する分岐目標バッファ・キャッシュ４
１をサーチするとき、分岐目標バッファ回路４０によっ
て実行されるステップを示している。ステップ１０１
で、分岐目標バッファ回路４０は、命令フェッチ・ユニ
ット３０から命令ポインタを受け取る。
【００５７】ステップ１０２で、分岐目標バッファ回路
４０は、命令ポインタを使って分岐目標バッファ・キャ
ッシュ４１から４つの分岐エントリのセットを読み出
す。分岐目標バッファ回路４０がどのように命令ポイン
タを使うかを明確にするため、図９（ａ）は分岐目標バ
ッファ・キャッシュ４１が分岐命令のアドレスを識別す
るのに使う３２ビットの命令ポインタ・アドレスの個々
のビットを示している。アドレスの上位２８ビットはメ
モリ・ブロックを識別する。アドレスの最下位４ビット
は１６バイト・ブロックのオフセット位置を示す。分岐
目標バッファ・キャッシュ４１において、各エントリ
は、１６バイト・ブロック内で関連する分岐命令の最後
のバイトを突き止めるブロック・オフセットを含む。
４０は、命令ポインタを使って分岐目標バッファ・キャ
ッシュ４１から４つの分岐エントリのセットを読み出
す。分岐目標バッファ回路４０がどのように命令ポイン
タを使うかを明確にするため、図９（ａ）は分岐目標バ
ッファ・キャッシュ４１が分岐命令のアドレスを識別す
るのに使う３２ビットの命令ポインタ・アドレスの個々
のビットを示している。アドレスの上位２８ビットはメ
モリ・ブロックを識別する。アドレスの最下位４ビット
は１６バイト・ブロックのオフセット位置を示す。分岐
目標バッファ・キャッシュ４１において、各エントリ
は、１６バイト・ブロック内で関連する分岐命令の最後
のバイトを突き止めるブロック・オフセットを含む。
【００５８】メモリ・ブロックを識別するアドレスの上
位２８ビットは、２つの別々のセクションに分割され
る。最上位２１ビット（ビット１１から３１まで）は、
分岐目標バッファ・キャッシュ４１における各分岐エン
トリに関連するタグを表す。残りの７ビット（ビット４
から１０まで）は、分岐目標バッファ・キャッシュ４１
内の分岐エントリのセットを識別する「セット・ビッ
ト」である。
位２８ビットは、２つの別々のセクションに分割され
る。最上位２１ビット（ビット１１から３１まで）は、
分岐目標バッファ・キャッシュ４１における各分岐エン
トリに関連するタグを表す。残りの７ビット（ビット４
から１０まで）は、分岐目標バッファ・キャッシュ４１
内の分岐エントリのセットを識別する「セット・ビッ
ト」である。
【００５９】分岐目標バッファ回路４０は、命令ポイン
タの７ビット（ビット４から１０まで）を使って分岐目
標バッファ・キャッシュ４１を索引し、分岐エントリの
セットを選択する。分岐目標バッファ回路４０は、それ
から選択された分岐エントリのセットを読み出す。
タの７ビット（ビット４から１０まで）を使って分岐目
標バッファ・キャッシュ４１を索引し、分岐エントリの
セットを選択する。分岐目標バッファ回路４０は、それ
から選択された分岐エントリのセットを読み出す。
【００６０】ステップ１０３で、分岐目標バッファ回路
４０は、選択されたセット内の４つの分岐エントリを検
査し、４つの分岐エントリのどれかが、命令ポインタに
よって指定された１６バイト・ブロックの中に分岐命令
に関する情報を含んでいるかどうか判定する。具体的に
は、分岐目標バッファ回路４０は、命令ポインタ・アド
レスの上位２１ビットの９ビット圧縮バージョンを各分
岐エントリの短縮タグ・フィールド４０１と比較し、合
致しない分岐エントリを除外する。
４０は、選択されたセット内の４つの分岐エントリを検
査し、４つの分岐エントリのどれかが、命令ポインタに
よって指定された１６バイト・ブロックの中に分岐命令
に関する情報を含んでいるかどうか判定する。具体的に
は、分岐目標バッファ回路４０は、命令ポインタ・アド
レスの上位２１ビットの９ビット圧縮バージョンを各分
岐エントリの短縮タグ・フィールド４０１と比較し、合
致しない分岐エントリを除外する。
【００６１】分岐目標バッファ・キャッシュ４１を構成
するのに必要なダイ領域を削減するため、分岐目標バッ
ファ・キャッシュ４１の各分岐エントリは、圧縮された
タグ・アドレスを記憶する。望ましい実施例において、
正規の２１ビット・タグ値は、タグを９ビットに削減す
る短縮機構を通される。タグ・アドレスの圧縮はいくら
かの情報を失い、エイリアシングを引き起こすことがあ
る。圧縮タグによって起こったエイリアシングは、たま
に分岐予測誤りを起こすことがある。しかし、分岐予測
誤りは、最終的には、マイクロプロセッサの分岐アドレ
ス計算器５０又は分岐実行ユニット９２によって治され
る。
するのに必要なダイ領域を削減するため、分岐目標バッ
ファ・キャッシュ４１の各分岐エントリは、圧縮された
タグ・アドレスを記憶する。望ましい実施例において、
正規の２１ビット・タグ値は、タグを９ビットに削減す
る短縮機構を通される。タグ・アドレスの圧縮はいくら
かの情報を失い、エイリアシングを引き起こすことがあ
る。圧縮タグによって起こったエイリアシングは、たま
に分岐予測誤りを起こすことがある。しかし、分岐予測
誤りは、最終的には、マイクロプロセッサの分岐アドレ
ス計算器５０又は分岐実行ユニット９２によって治され
る。
【００６２】本発明の分岐目標バッファ回路４０は、２
つの異なった短縮機構を使ってタグ・アドレスを圧縮す
る。両方の短縮機構は、正規の２１ビット・タグ・アド
レスを９ビットの短縮タグに縮める。マイクロプロセッ
サの機械固有レジスタ（ＭＳＲ）は、２つのタイプの短
縮機構のうちから１つを選択する。
つの異なった短縮機構を使ってタグ・アドレスを圧縮す
る。両方の短縮機構は、正規の２１ビット・タグ・アド
レスを９ビットの短縮タグに縮める。マイクロプロセッ
サの機械固有レジスタ（ＭＳＲ）は、２つのタイプの短
縮機構のうちから１つを選択する。
【００６３】図９（ｂ）は、第１の短縮機構の動作を示
す。第１の短縮機構は、正規のタグ・アドレスの最上位
２ビット（ビット３０及び３１）と正規のタグ・アドレ
スの最下位７ビット（ビット１１から１７まで）を連結
して９ビットの短縮タグを生成する。この第１の短縮機
構は、通常下位７ビットが有用である極所的ジャンプを
行い、たまに最上位２ビットが有用となる遠くオペレー
ティング・システム・ルーチンへジャンプするプログラ
ムに関してうまく働く。
す。第１の短縮機構は、正規のタグ・アドレスの最上位
２ビット（ビット３０及び３１）と正規のタグ・アドレ
スの最下位７ビット（ビット１１から１７まで）を連結
して９ビットの短縮タグを生成する。この第１の短縮機
構は、通常下位７ビットが有用である極所的ジャンプを
行い、たまに最上位２ビットが有用となる遠くオペレー
ティング・システム・ルーチンへジャンプするプログラ
ムに関してうまく働く。
【００６４】図９（ａ）は、第２の短縮機構の動作を示
す。第２の短縮機構は、正規のタグ・アドレスの最上位
２ビット（ビット３０及び３１）、正規のタグ・アドレ
スの次の１６ビット（ビット１４から２９まで）の４ビ
ット排他的論理和（ＸＯＲ）の組み合わせ及び正規のタ
グ・アドレスの最下位３ビット（ビット１１から１３ま
で）を連結して９ビット短縮タグを生成する。４ビット
排他的論理和（ＸＯＲ）組み合わせは、中間の１６ビッ
ト（ビット１４から２９まで）を図９（ｃ）に示すよう
に４つのグループにまとめて組み合わせることによって
生成される。この第２の短縮機構は、全てのタグ・ビッ
トが考慮されているので、どこへでもジャンプするプロ
グラムに対してうまく働く。最上位２ビット（ビット３
０及び３１）は、現アドレスから遠くはなれたオペレー
ティング・システム・ルーチンに対する呼び出し（cal
l）を検出するため、そのまま保持されることに留意さ
れたい。
す。第２の短縮機構は、正規のタグ・アドレスの最上位
２ビット（ビット３０及び３１）、正規のタグ・アドレ
スの次の１６ビット（ビット１４から２９まで）の４ビ
ット排他的論理和（ＸＯＲ）の組み合わせ及び正規のタ
グ・アドレスの最下位３ビット（ビット１１から１３ま
で）を連結して９ビット短縮タグを生成する。４ビット
排他的論理和（ＸＯＲ）組み合わせは、中間の１６ビッ
ト（ビット１４から２９まで）を図９（ｃ）に示すよう
に４つのグループにまとめて組み合わせることによって
生成される。この第２の短縮機構は、全てのタグ・ビッ
トが考慮されているので、どこへでもジャンプするプロ
グラムに対してうまく働く。最上位２ビット（ビット３
０及び３１）は、現アドレスから遠くはなれたオペレー
ティング・システム・ルーチンに対する呼び出し（cal
l）を検出するため、そのまま保持されることに留意さ
れたい。
【００６５】分岐目標バッファ・キャッシュ４１を検査
するとき、分岐目標バッファ回路４０は、現命令ポイン
タの上位２１ビットを短縮機構に通し、短縮命令ポイン
タ値を選択されたセットの４つの分岐エントリにある短
縮タグ・フィールド４０１と比較する。分岐目標バッフ
ァ回路４０は、現短縮命令ポインタの値と一致しない短
縮タグ・フィールド４０１を有する分岐エントリを除外
する。
するとき、分岐目標バッファ回路４０は、現命令ポイン
タの上位２１ビットを短縮機構に通し、短縮命令ポイン
タ値を選択されたセットの４つの分岐エントリにある短
縮タグ・フィールド４０１と比較する。分岐目標バッフ
ァ回路４０は、現短縮命令ポインタの値と一致しない短
縮タグ・フィールド４０１を有する分岐エントリを除外
する。
【００６６】ステップ１０４で、分岐目標バッファ回路
４０は、現命令ポインタよりも前にある分岐命令を識別
する選択されたセットの分岐エントリを除外する。例え
ば、図４のメモリ・マップを参照すると、４バイト長の
分岐命令がヘキサデシマル・アドレス１Ｅ〜２１に示さ
れている。ヘキサデシマル・アドレス１Ｅから２１の分
岐命令は、分岐目標バッファ・キャッシュ４１の分岐エ
ントリに置かれており、ヘキサデシマル・アドレス２１
と関連している。これはヘキサデシマル・アドレス２１
がその分岐命令の最後のアドレスであるからである。従
って分岐エントリのブロック・オフセット・フィールド
４０２は１にセットされる。もし現命令ポインタがヘキ
サデシマル・アドレス２３を指しているとすれば、分岐
目標バッファ回路４０は、ブロック・オフセット・フィ
ールド４０２の３未満の値を有する全ての分岐エントリ
を除外し、ヘキサデシマル・アドレス２１の分岐命令に
関する分岐エントリはもはや考慮されない。
４０は、現命令ポインタよりも前にある分岐命令を識別
する選択されたセットの分岐エントリを除外する。例え
ば、図４のメモリ・マップを参照すると、４バイト長の
分岐命令がヘキサデシマル・アドレス１Ｅ〜２１に示さ
れている。ヘキサデシマル・アドレス１Ｅから２１の分
岐命令は、分岐目標バッファ・キャッシュ４１の分岐エ
ントリに置かれており、ヘキサデシマル・アドレス２１
と関連している。これはヘキサデシマル・アドレス２１
がその分岐命令の最後のアドレスであるからである。従
って分岐エントリのブロック・オフセット・フィールド
４０２は１にセットされる。もし現命令ポインタがヘキ
サデシマル・アドレス２３を指しているとすれば、分岐
目標バッファ回路４０は、ブロック・オフセット・フィ
ールド４０２の３未満の値を有する全ての分岐エントリ
を除外し、ヘキサデシマル・アドレス２１の分岐命令に
関する分岐エントリはもはや考慮されない。
【００６７】残りの分岐エントリは、現分岐ポインタに
よって指定された１６バイト・ブロック内の分岐命令を
記述し、現分岐ポインタの後にある。ステップ１０５
で、分岐目標バッファ回路４０は、残りの分岐エントリ
のブロック・オフセット・フィールド４０２を使って残
りの分岐エントリを整理する。分岐目標バッファ回路４
０は、もし「採択された」分岐命令があれば、残りの整
理された分岐エントリから最初の「採択された」分岐命
令を選択する。残りの整理された分岐エントリから最初
の「採択された」分岐命令を選択するため、分岐目標バ
ッファ回路４０は、選択されたセットの中の全ての残り
の分岐エントリに対して分岐結論予測を行わなければな
らない。
よって指定された１６バイト・ブロック内の分岐命令を
記述し、現分岐ポインタの後にある。ステップ１０５
で、分岐目標バッファ回路４０は、残りの分岐エントリ
のブロック・オフセット・フィールド４０２を使って残
りの分岐エントリを整理する。分岐目標バッファ回路４
０は、もし「採択された」分岐命令があれば、残りの整
理された分岐エントリから最初の「採択された」分岐命
令を選択する。残りの整理された分岐エントリから最初
の「採択された」分岐命令を選択するため、分岐目標バ
ッファ回路４０は、選択されたセットの中の全ての残り
の分岐エントリに対して分岐結論予測を行わなければな
らない。
【００６８】分岐結論及び分岐目標アドレスの予測 各エントリに対する分岐結論予測を行うために、分岐目
標バッファ回路４０は、先ず分岐タイプ・フィールド４
０３を読む。分岐目標バッファ回路４０は、どのタイプ
の分岐命令が予測されるのかによって異なった分岐予測
を行う。
標バッファ回路４０は、先ず分岐タイプ・フィールド４
０３を読む。分岐目標バッファ回路４０は、どのタイプ
の分岐命令が予測されるのかによって異なった分岐予測
を行う。
【００６９】分岐タイプ・フィールドは、予測される分
岐命令が条件分岐、無条件分岐、サブルーチンの呼び出
し分岐、或いはサブルーチンからの戻り分岐のどれであ
るかを示す。サブルーチン呼び出し及びサブルーチンか
らの戻り分岐命令は、無条件分岐命令の特定のタイプだ
が、これらは２つの異なったタイプとしてマークされて
いる。分岐目標バッファ回路４０は、サブルーチン呼び
出し及びサブルーチンからの戻り分岐命令を、これら２
つのタイプの分岐命令が予測されると分岐目標バッファ
回路４０が特別の動作を行うので、異なったタイプとし
てマークする。
岐命令が条件分岐、無条件分岐、サブルーチンの呼び出
し分岐、或いはサブルーチンからの戻り分岐のどれであ
るかを示す。サブルーチン呼び出し及びサブルーチンか
らの戻り分岐命令は、無条件分岐命令の特定のタイプだ
が、これらは２つの異なったタイプとしてマークされて
いる。分岐目標バッファ回路４０は、サブルーチン呼び
出し及びサブルーチンからの戻り分岐命令を、これら２
つのタイプの分岐命令が予測されると分岐目標バッファ
回路４０が特別の動作を行うので、異なったタイプとし
てマークする。
【００７０】表２は分岐目標バッファ回路４０がどのよ
うにして分岐目標バッファ・キャッシュ４１に記憶され
た４つのタイプの分岐命令に対する分岐結論と目標アド
レスを予測するかをまとめたものである。
うにして分岐目標バッファ・キャッシュ４１に記憶され
た４つのタイプの分岐命令に対する分岐結論と目標アド
レスを予測するかをまとめたものである。
【００７１】
【００７２】表２で述べたように、条件分岐命令以外の
全ての分岐命令は、「採択」と予測される。条件分岐命
令の結論を予測するため、分岐目標バッファ回路４０
は、イェ−及びパットの２段階適用分岐予測機構を使う
（Tse Yu Yeh 及びYale N. Patt による「２段階適用分
岐予測」（１９９１年１１月第２４回ＡＣＭ／ＩＥＥマ
イクロ・アーキテクテャに関する国際シンポジュウム及
びワークショップ）５１頁から６１頁を参照）。イェー
及びパットの２段階分岐予測機構は、２段階の分岐歴を
ダイナミックに維持する。
全ての分岐命令は、「採択」と予測される。条件分岐命
令の結論を予測するため、分岐目標バッファ回路４０
は、イェ−及びパットの２段階適用分岐予測機構を使う
（Tse Yu Yeh 及びYale N. Patt による「２段階適用分
岐予測」（１９９１年１１月第２４回ＡＣＭ／ＩＥＥマ
イクロ・アーキテクテャに関する国際シンポジュウム及
びワークショップ）５１頁から６１頁を参照）。イェー
及びパットの２段階分岐予測機構は、２段階の分岐歴を
ダイナミックに維持する。
【００７３】２段階の分岐予測機構において維持される
第１段階の分岐歴は、各分岐エントリ内に記憶された
「採択」、「不採択」の履歴である。例えば、「不採
択」、「採択」、「採択」、「不採択」の分岐歴は、
「０１１０」で表される。本実施例では、２つのバージ
ョンの分岐歴が記憶される。すなわち、真の分岐歴及び
推論的分岐歴である。真の分岐歴は、分岐実行ユニット
９２の決定に従って分岐命令の最後の４つの結論を記憶
する。推論的分岐歴は、分岐目標バッファ回路４０の予
測に従って分岐命令の最後の４つの結論を記憶する。推
論歴は、真の分岐歴が充分迅速に更新されないと考えら
れるので、小さな（または「きつい」）ループ内の分岐
命令を予測する問題を解決するために使われる。本明細
書は真の分岐歴に傾中するけれども、推論的分岐歴につ
いての追加情報は、１９９３年５月１４日出願の米国特
許出願第０８／０６２，０１２号「分岐目標バッファに
おける推論歴機構」に見られる。
第１段階の分岐歴は、各分岐エントリ内に記憶された
「採択」、「不採択」の履歴である。例えば、「不採
択」、「採択」、「採択」、「不採択」の分岐歴は、
「０１１０」で表される。本実施例では、２つのバージ
ョンの分岐歴が記憶される。すなわち、真の分岐歴及び
推論的分岐歴である。真の分岐歴は、分岐実行ユニット
９２の決定に従って分岐命令の最後の４つの結論を記憶
する。推論的分岐歴は、分岐目標バッファ回路４０の予
測に従って分岐命令の最後の４つの結論を記憶する。推
論歴は、真の分岐歴が充分迅速に更新されないと考えら
れるので、小さな（または「きつい」）ループ内の分岐
命令を予測する問題を解決するために使われる。本明細
書は真の分岐歴に傾中するけれども、推論的分岐歴につ
いての追加情報は、１９９３年５月１４日出願の米国特
許出願第０８／０６２，０１２号「分岐目標バッファに
おける推論歴機構」に見られる。
【００７４】２段階適用分岐予測機構に維持される第２
段階の分岐歴は分岐パターン歴である。分岐パターン歴
は、同じ分岐歴を有する分岐命令の前の分岐結論に基づ
いた分岐命令の有望な結論を示す。分岐パターン歴は、
各可能な分岐歴パターンに対して２ビットの状態値とし
て記憶される。本実施例では、４ビットの分岐歴が記憶
されるので、図１０（ａ）に示すように、１６の可能な
分岐歴パターンに対して１６の状態値がある。２ビット
の状態値は、分岐パターンを図１０（ｂ）に示すように
強く「採択」、弱く「採択」、弱く「不採択」、強く
「不採択」に分類する。
段階の分岐歴は分岐パターン歴である。分岐パターン歴
は、同じ分岐歴を有する分岐命令の前の分岐結論に基づ
いた分岐命令の有望な結論を示す。分岐パターン歴は、
各可能な分岐歴パターンに対して２ビットの状態値とし
て記憶される。本実施例では、４ビットの分岐歴が記憶
されるので、図１０（ａ）に示すように、１６の可能な
分岐歴パターンに対して１６の状態値がある。２ビット
の状態値は、分岐パターンを図１０（ｂ）に示すように
強く「採択」、弱く「採択」、弱く「不採択」、強く
「不採択」に分類する。
【００７５】分岐パターン歴は、同じ分岐パターンが前
に発生していた場合に生成される。毎回条件分岐命令が
分析されると、分岐パターン・テーブルは、図１０
（ｂ）の状態移行矢印で示すようにリー及びスミス（Le
e & Smith ）の飽和上／下カウンタを使って更新され
る。
に発生していた場合に生成される。毎回条件分岐命令が
分析されると、分岐パターン・テーブルは、図１０
（ｂ）の状態移行矢印で示すようにリー及びスミス（Le
e & Smith ）の飽和上／下カウンタを使って更新され
る。
【００７６】１つの分岐予測例が図１０（ａ）を参照し
て与えられている。図１０（ａ）を参照すると、条件分
岐命令に対する４ビットの分岐歴が「不採択」、「採
択」、「採択」、「不採択」（０１１０）パターンを記
憶している。４ビットの分岐パターンは、各分岐パター
ンに関する分岐パターン歴状態値を記憶する分岐パター
ン・テーブルの索引に使われる。図１０（ａ）におい
て、「０１１０」の分岐パターンは、「弱く採択」の状
態を表す「１０」状態値を索引する。分岐予測機構は、
従って分岐が「採択」されると予測する。分岐命令が分
岐実行ユニット９２によって分析されると、分岐実行ユ
ニット９２は、分岐に関する分岐歴及び分岐パターン・
テーブルの適当な状態値の記述欄を更新する。
て与えられている。図１０（ａ）を参照すると、条件分
岐命令に対する４ビットの分岐歴が「不採択」、「採
択」、「採択」、「不採択」（０１１０）パターンを記
憶している。４ビットの分岐パターンは、各分岐パター
ンに関する分岐パターン歴状態値を記憶する分岐パター
ン・テーブルの索引に使われる。図１０（ａ）におい
て、「０１１０」の分岐パターンは、「弱く採択」の状
態を表す「１０」状態値を索引する。分岐予測機構は、
従って分岐が「採択」されると予測する。分岐命令が分
岐実行ユニット９２によって分析されると、分岐実行ユ
ニット９２は、分岐に関する分岐歴及び分岐パターン・
テーブルの適当な状態値の記述欄を更新する。
【００７７】分岐目標バッファ回路４０が、整理された
セットの中の全ての条件分岐命令に関する分岐結論を決
定した後、分岐目標バッファ回路４０は、最初に採択さ
れた分岐命令をサーチする。もし分岐命令が「採択」さ
れる予測が何もなければ命令フェッチ・ユニット３０
は、次の連続したメモリ・ブロックをフェッチする。し
かし、選択されたセットの中に「採択」される分岐命令
があると、分岐目標バッファ回路４０は最初の「採択」
された分岐命令に対する分岐目標アドレスを予測する。
セットの中の全ての条件分岐命令に関する分岐結論を決
定した後、分岐目標バッファ回路４０は、最初に採択さ
れた分岐命令をサーチする。もし分岐命令が「採択」さ
れる予測が何もなければ命令フェッチ・ユニット３０
は、次の連続したメモリ・ブロックをフェッチする。し
かし、選択されたセットの中に「採択」される分岐命令
があると、分岐目標バッファ回路４０は最初の「採択」
された分岐命令に対する分岐目標アドレスを予測する。
【００７８】表２は、どのようにして分岐目標バッファ
回路４０が、分岐命令が採択されると予測されたとき分
岐タイプ・フィールド４０３に示すような各タイプの分
岐命令に対する分岐目標アドレスを予測するかを記述し
ている。表２で述べたように、分岐目標バッファ回路４
０は、分岐目標バッファ・キャッシュ４１の分岐目標ア
ドレス・フィールド４０８に与えられたアドレスへの分
岐を予測することによって無条件、条件付き、及びサブ
ルーチンへジャンプする分岐命令を処理する。しかしサ
ブルーチンからの戻り命令は異なって処理される。
回路４０が、分岐命令が採択されると予測されたとき分
岐タイプ・フィールド４０３に示すような各タイプの分
岐命令に対する分岐目標アドレスを予測するかを記述し
ている。表２で述べたように、分岐目標バッファ回路４
０は、分岐目標バッファ・キャッシュ４１の分岐目標ア
ドレス・フィールド４０８に与えられたアドレスへの分
岐を予測することによって無条件、条件付き、及びサブ
ルーチンへジャンプする分岐命令を処理する。しかしサ
ブルーチンからの戻り命令は異なって処理される。
【００７９】分岐目標バッファ回路４０がサブルーチン
からの戻り命令を予測したとき、分岐目標バッファ回路
４０は、戻りレジスタ又は分岐アドレス計算器５０の戻
りスタック・バッファから戻りアドレスを予測する。サ
ブルーチンからの戻り命令に対する戻りアドレスの予測
についてのより多くの情報は、 年 月出願の米国
特許出願 号「コンピュータ・プロセッサにお
けるサブルーチンからの戻り命令を分析する方法と装
置」に見られる。
からの戻り命令を予測したとき、分岐目標バッファ回路
４０は、戻りレジスタ又は分岐アドレス計算器５０の戻
りスタック・バッファから戻りアドレスを予測する。サ
ブルーチンからの戻り命令に対する戻りアドレスの予測
についてのより多くの情報は、 年 月出願の米国
特許出願 号「コンピュータ・プロセッサにお
けるサブルーチンからの戻り命令を分析する方法と装
置」に見られる。
【００８０】分岐目標バッファ回路４０は、予測された
分岐目標アドレスを命令フェッチ・ユニット３０に送
る。命令フェッチ・ユニット３０は、予測された分岐目
標アドレスを使って次のメモリ・ブロックをフェッチす
る。
分岐目標アドレスを命令フェッチ・ユニット３０に送
る。命令フェッチ・ユニット３０は、予測された分岐目
標アドレスを使って次のメモリ・ブロックをフェッチす
る。
【００８１】分岐命令ポインタ・テーブル 分岐目標バッファ・キャッシュ４１に加えて、分岐目標
バッファ回路４０は、分岐命令ポインタ（ＩＰ）テーブ
ル４３と呼ばれる別のキャッシュを維持する。分岐ＩＰ
テーブル４３は、現在マイクロプロセッサ内にある全て
の未解決の分岐マイクロ・オペを記憶する。各マイクロ
・オペが実行された後、分岐ＩＰテーブル４３に記憶さ
れた情報が読み出され、分岐目標バッファ・キャッシュ
４１を更新するか又は分岐予測誤りの場合はマイクロプ
ロセッサを再スタートさせる。
バッファ回路４０は、分岐命令ポインタ（ＩＰ）テーブ
ル４３と呼ばれる別のキャッシュを維持する。分岐ＩＰ
テーブル４３は、現在マイクロプロセッサ内にある全て
の未解決の分岐マイクロ・オペを記憶する。各マイクロ
・オペが実行された後、分岐ＩＰテーブル４３に記憶さ
れた情報が読み出され、分岐目標バッファ・キャッシュ
４１を更新するか又は分岐予測誤りの場合はマイクロプ
ロセッサを再スタートさせる。
【００８２】図１１に本発明の分岐ＩＰテーブル４３を
示す。分岐ＩＰテーブル４３はｎ個の分岐エントリを有
するバッファを備えている。ここでｎはリオーダ・バッ
ファ８３のエントリの数に等しい。分岐ＩＰテーブル４
３内の各分岐情報記述欄は、次の線形命令ポインタ（Ｎ
ＬＩＰ）アドレス・フィールド及びプロセッサ状態情報
フィールドから構成される。
示す。分岐ＩＰテーブル４３はｎ個の分岐エントリを有
するバッファを備えている。ここでｎはリオーダ・バッ
ファ８３のエントリの数に等しい。分岐ＩＰテーブル４
３内の各分岐情報記述欄は、次の線形命令ポインタ（Ｎ
ＬＩＰ）アドレス・フィールド及びプロセッサ状態情報
フィールドから構成される。
【００８３】次の線形命令ポインタ（ＮＬＩＰ）アドレ
ス・フィールドは、分岐マイクロ・オペに関連する分岐
命令の直ぐ後に続く命令のアドレスを記憶する。命令フ
ェッチ・ユニット３０は、その分岐が誤って「採択」と
予測され、その分岐が「採択」されるべきでなかったと
き、次の線形命令ポインタ（ＮＬＩＰ）アドレスを使
う。
ス・フィールドは、分岐マイクロ・オペに関連する分岐
命令の直ぐ後に続く命令のアドレスを記憶する。命令フ
ェッチ・ユニット３０は、その分岐が誤って「採択」と
予測され、その分岐が「採択」されるべきでなかったと
き、次の線形命令ポインタ（ＮＬＩＰ）アドレスを使
う。
【００８４】次の線形命令ポインタ（ＮＬＩＰ）アドレ
スはまた、新しい分岐エントリを割り当てるとき又は既
存の分岐エントリの分岐歴情報を更新するとき分岐目標
バッファ・キャッシュ４１を索引するのに使われる。新
しい分岐エントリを割り当てるとき又は既存の分岐エン
トリを更新するとき、次の線形命令ポインタ（ＮＬＩ
Ｐ）アドレスは１減分され、分岐命令の最後のバイトの
アドレスを生成する。分岐命令の最後のバイトのアドレ
スは、分岐目標バッファ・キャッシュ４１を索引するた
め分岐目標バッファ回路４０によって使われる。
スはまた、新しい分岐エントリを割り当てるとき又は既
存の分岐エントリの分岐歴情報を更新するとき分岐目標
バッファ・キャッシュ４１を索引するのに使われる。新
しい分岐エントリを割り当てるとき又は既存の分岐エン
トリを更新するとき、次の線形命令ポインタ（ＮＬＩ
Ｐ）アドレスは１減分され、分岐命令の最後のバイトの
アドレスを生成する。分岐命令の最後のバイトのアドレ
スは、分岐目標バッファ・キャッシュ４１を索引するた
め分岐目標バッファ回路４０によって使われる。
【００８５】プロセッサ状態情報フィールドは、分岐予
測を行った後マイクロプロセッサが推論的実行を開始す
るときに変造されるかも知れない状態情報を記憶するの
に使われる。もしマイクロプロセッサが、分岐予測誤り
によって間違った経路で推論的に実行を行うと、予測誤
りが検出されたとき、状態情報は分岐ＩＰテーブル４３
から復帰させることができる。本実施例において、マイ
クロプロセッサ状態情報フィールドは、分岐アドレス計
算器５０の戻りスタック・バッファに対するスタック・
ポインタを記憶する。
測を行った後マイクロプロセッサが推論的実行を開始す
るときに変造されるかも知れない状態情報を記憶するの
に使われる。もしマイクロプロセッサが、分岐予測誤り
によって間違った経路で推論的に実行を行うと、予測誤
りが検出されたとき、状態情報は分岐ＩＰテーブル４３
から復帰させることができる。本実施例において、マイ
クロプロセッサ状態情報フィールドは、分岐アドレス計
算器５０の戻りスタック・バッファに対するスタック・
ポインタを記憶する。
【００８６】マイクロプロセッサ概観において述べたよ
うに、アロケータ７０が分岐マイクロ・オペに対するリ
オーダ・バッファ８３のｐＤｓｔ記述欄を割り当てると
き、分岐ＩＰテーブル４３の対応する記述欄が割り当て
られる。命令解読器６０は、分岐目標バッファ回路４０
に割り当てられたｐＤｓｔ記述欄、プロセッサ状態情報
及び次の線形命令ポインタ（ＮＬＩＰ）アドレスについ
て知らせる。分岐目標バッファ回路４０は、プロセッサ
状態情報及び次の線形命令ポインタ（ＮＬＩＰ）アドレ
スを対応する分岐ＩＰテーブル４３の記述欄に書く。分
岐ＩＰテーブル４３についてのより多くの情報は 年
月出願の米国特許出願第 号「分岐命令ポイ
ンタ・テーブルに関する方法と装置」に見られる。
うに、アロケータ７０が分岐マイクロ・オペに対するリ
オーダ・バッファ８３のｐＤｓｔ記述欄を割り当てると
き、分岐ＩＰテーブル４３の対応する記述欄が割り当て
られる。命令解読器６０は、分岐目標バッファ回路４０
に割り当てられたｐＤｓｔ記述欄、プロセッサ状態情報
及び次の線形命令ポインタ（ＮＬＩＰ）アドレスについ
て知らせる。分岐目標バッファ回路４０は、プロセッサ
状態情報及び次の線形命令ポインタ（ＮＬＩＰ）アドレ
スを対応する分岐ＩＰテーブル４３の記述欄に書く。分
岐ＩＰテーブル４３についてのより多くの情報は 年
月出願の米国特許出願第 号「分岐命令ポイ
ンタ・テーブルに関する方法と装置」に見られる。
【００８７】分岐目標バッファ・キャッシュの更新 図２を参照すると、各分岐マイクロ・オペは、その分岐
マイクロ・オペを実行するのに必要な全てのソース・デ
ータが得られ、分岐実行ユニット９２が使用可能になる
まで予約ステーション８１の記述欄に止まっている。分
岐マイクロ・オペを実行するのに必要なソース・データ
がそろったとき、予約ステーション８１は分岐マイクロ
・オペを分岐実行ユニット９２へ送る。
マイクロ・オペを実行するのに必要な全てのソース・デ
ータが得られ、分岐実行ユニット９２が使用可能になる
まで予約ステーション８１の記述欄に止まっている。分
岐マイクロ・オペを実行するのに必要なソース・データ
がそろったとき、予約ステーション８１は分岐マイクロ
・オペを分岐実行ユニット９２へ送る。
【００８８】分岐目標バッファ回路４０は、マイクロ・
オペを予約ステーション８１から分岐実行ユニット９２
へ送るバスを監視する。予約ステーション８１が分岐マ
イクロ・オペを分岐実行ユニット９２へ送るのが分かる
と、分岐目標バッファ回路４０は、リオーダ・バッファ
のどのｐＤｓｔ記述欄番号が分岐マイクロ・オペの結果
を格納するのに使われるかに注目する。分岐実行ユニッ
ト９２が分岐マイクロ・オペを実行する際、分岐目標バ
ッファ回路４０は、リオーダ・バッファ８３のｐＤｓｔ
記述欄と同じ記述欄番号を有する分岐ＩＰテーブル４３
の記述欄を読み出す。このようにして、分岐マイクロ・
オペが分析されるとき、実行される分岐マイクロ・オペ
に関連する記憶された分岐情報が利用可能になる。
オペを予約ステーション８１から分岐実行ユニット９２
へ送るバスを監視する。予約ステーション８１が分岐マ
イクロ・オペを分岐実行ユニット９２へ送るのが分かる
と、分岐目標バッファ回路４０は、リオーダ・バッファ
のどのｐＤｓｔ記述欄番号が分岐マイクロ・オペの結果
を格納するのに使われるかに注目する。分岐実行ユニッ
ト９２が分岐マイクロ・オペを実行する際、分岐目標バ
ッファ回路４０は、リオーダ・バッファ８３のｐＤｓｔ
記述欄と同じ記述欄番号を有する分岐ＩＰテーブル４３
の記述欄を読み出す。このようにして、分岐マイクロ・
オペが分析されるとき、実行される分岐マイクロ・オペ
に関連する記憶された分岐情報が利用可能になる。
【００８９】分岐実行ユニット９２は、最終的分岐目標
アドレス及び最終的分岐結論（「採択」又は「不採
択」）を決定することによって分岐マイクロ・オペを実
行する。分岐実行ユニット９２は、最終分岐結論を予測
された分岐結論と比較して、分岐予測が正しかったかど
うか調べる。もし分岐予測が正しければ、プロセッサは
予測された経路に沿って続行する。もし分岐予測が誤っ
ていれば、分岐実行ユニット９２は、マイクロプロセッ
サ・パイプラインのフロント・エンドを捨て去り、マイ
クロプロセッサを正しいアドレスから再スタートさせな
ければならない。もし分岐命令が「採択」と予測され、
最終分岐結論がこれに反して「不採択」であった場合、
マイクロプロセッサはその分岐命令の直ぐ後に続く命令
のアドレスから実行を再開しなければならない。分岐実
行ユニット９２は、この状況をマイクロプロセッサ・パ
イプラインのフロント・エンドを捨て去り、命令フェッ
チ・ユニット３０に対して分岐ＩＰテーブル４３によっ
て与えられた次の線形命令ポインタ（ＮＬＩＰ）のアド
レスから実行を再開するように指示することによって処
理する。
アドレス及び最終的分岐結論（「採択」又は「不採
択」）を決定することによって分岐マイクロ・オペを実
行する。分岐実行ユニット９２は、最終分岐結論を予測
された分岐結論と比較して、分岐予測が正しかったかど
うか調べる。もし分岐予測が正しければ、プロセッサは
予測された経路に沿って続行する。もし分岐予測が誤っ
ていれば、分岐実行ユニット９２は、マイクロプロセッ
サ・パイプラインのフロント・エンドを捨て去り、マイ
クロプロセッサを正しいアドレスから再スタートさせな
ければならない。もし分岐命令が「採択」と予測され、
最終分岐結論がこれに反して「不採択」であった場合、
マイクロプロセッサはその分岐命令の直ぐ後に続く命令
のアドレスから実行を再開しなければならない。分岐実
行ユニット９２は、この状況をマイクロプロセッサ・パ
イプラインのフロント・エンドを捨て去り、命令フェッ
チ・ユニット３０に対して分岐ＩＰテーブル４３によっ
て与えられた次の線形命令ポインタ（ＮＬＩＰ）のアド
レスから実行を再開するように指示することによって処
理する。
【００９０】分岐実行ユニット９２が分岐マイクロ・オ
ペを実行した後、分岐目標バッファ回路４０は、分岐目
標バッファ・キャッシュ４１において新しい記述欄を割
り当てるか又は既存の記述欄を更新しなければならな
い。分岐目標バッファ・キャッシュ４１の適切なセット
をアクセスするため、分岐目標バッファ回路４０は分岐
命令の最後のバイトのアドレスを持っていなければなら
ない。分岐命令の最後のバイトを計算するため、分岐目
標バッファ回路４０は、分岐ＩＰテーブル４３から得ら
れた次の線形命令ポインタ（ＮＬＩＰ）アドレスを減分
する。
ペを実行した後、分岐目標バッファ回路４０は、分岐目
標バッファ・キャッシュ４１において新しい記述欄を割
り当てるか又は既存の記述欄を更新しなければならな
い。分岐目標バッファ・キャッシュ４１の適切なセット
をアクセスするため、分岐目標バッファ回路４０は分岐
命令の最後のバイトのアドレスを持っていなければなら
ない。分岐命令の最後のバイトを計算するため、分岐目
標バッファ回路４０は、分岐ＩＰテーブル４３から得ら
れた次の線形命令ポインタ（ＮＬＩＰ）アドレスを減分
する。
【００９１】分岐目標バッファ・キャッシュ４１を更新
するための情報を提供するため、分岐実行ユニット９２
は、分析された分岐命令の情報を分岐目標バッファ回路
４０へ送る。具体的には、分岐実行ユニット９２は、分
岐目標バッファ回路４０にどのタイプの分岐命令が実行
され、分岐が「採択」されたかされないか、及び分岐目
標アドレスを知らせる。分岐目標バッファ回路４０は、
分析された分岐情報を使って分岐目標バッファ・キャッ
シュ４１を更新する。
するための情報を提供するため、分岐実行ユニット９２
は、分析された分岐命令の情報を分岐目標バッファ回路
４０へ送る。具体的には、分岐実行ユニット９２は、分
岐目標バッファ回路４０にどのタイプの分岐命令が実行
され、分岐が「採択」されたかされないか、及び分岐目
標アドレスを知らせる。分岐目標バッファ回路４０は、
分析された分岐情報を使って分岐目標バッファ・キャッ
シュ４１を更新する。
【００９２】図１２は、分岐目標バッファ回路４０が分
岐目標バッファ・キャッシュ４１を更新するときに実行
するステップを示す。ステップ３０１で、分岐目標バッ
ファ回路４０は、分岐ＩＰテーブル４３から読まれた次
の線形命令ポインタ（ＮＬＩＰ）・アドレスを減分し、
分岐命令の最後のバイトのアドレスを計算する。分岐目
標バッファ回路４０は、分岐命令の最後のバイトのアド
レスを使って分岐目標バッファ・キャッシュ４１を索引
する。
岐目標バッファ・キャッシュ４１を更新するときに実行
するステップを示す。ステップ３０１で、分岐目標バッ
ファ回路４０は、分岐ＩＰテーブル４３から読まれた次
の線形命令ポインタ（ＮＬＩＰ）・アドレスを減分し、
分岐命令の最後のバイトのアドレスを計算する。分岐目
標バッファ回路４０は、分岐命令の最後のバイトのアド
レスを使って分岐目標バッファ・キャッシュ４１を索引
する。
【００９３】ステップ３０２で、分岐目標バッファ回路
４０は、分岐目標バッファ・キャッシュ４１を索引し、
その分岐命令に対する分岐エントリが分岐目標バッファ
・キャッシュ４１に既に存在するかどうか調べる。具体
的には、分岐目標バッファ回路４０は、分岐エントリに
関する計算された命令アドレス・ブロックのセット・ビ
ットを使って分岐目標バッファ・キャッシュ４１を索引
し、短縮タグ・フィールド４０１とブロック・オフセッ
ト・フィールド４０２をマッチングさせて分岐エントリ
を探す。
４０は、分岐目標バッファ・キャッシュ４１を索引し、
その分岐命令に対する分岐エントリが分岐目標バッファ
・キャッシュ４１に既に存在するかどうか調べる。具体
的には、分岐目標バッファ回路４０は、分岐エントリに
関する計算された命令アドレス・ブロックのセット・ビ
ットを使って分岐目標バッファ・キャッシュ４１を索引
し、短縮タグ・フィールド４０１とブロック・オフセッ
ト・フィールド４０２をマッチングさせて分岐エントリ
を探す。
【００９４】もし分岐目標バッファ回路４０が、その分
岐命令に関して分岐エントリを分岐目標バッファ・キャ
ッシュ４１の中に見つけることができなければ、分岐目
標バッファ回路４０は、割り当て手段を使ってその分岐
命令が分岐目標バッファ・キャッシュ４１に追加される
べきかどうか決定する。割り当て手段については本明細
書で後述する。逆にもし分岐目標バッファ回路４０がそ
の分岐命令に関して分岐エントリを分岐目標バッファ・
キャッシュ４１の中に見つけると、分岐目標バッファ回
路４０は、ステップ３１０から始めて分岐エントリを更
新する。
岐命令に関して分岐エントリを分岐目標バッファ・キャ
ッシュ４１の中に見つけることができなければ、分岐目
標バッファ回路４０は、割り当て手段を使ってその分岐
命令が分岐目標バッファ・キャッシュ４１に追加される
べきかどうか決定する。割り当て手段については本明細
書で後述する。逆にもし分岐目標バッファ回路４０がそ
の分岐命令に関して分岐エントリを分岐目標バッファ・
キャッシュ４１の中に見つけると、分岐目標バッファ回
路４０は、ステップ３１０から始めて分岐エントリを更
新する。
【００９５】分岐目標バッファ・キャッシュにおける既
存の分岐エントリの更新 分岐目標バッファ・キャッシュ４１における既存の分岐
エントリの更新の全処理は、３マシン・サイクル必要で
ある。分岐目標バッファ・キャッシュ４１における既存
の分岐エントリの更新は、その分岐エントリは更新すべ
きでないと判断されると、分岐目標バッファ回路４０に
よって中断させられる。
存の分岐エントリの更新 分岐目標バッファ・キャッシュ４１における既存の分岐
エントリの更新の全処理は、３マシン・サイクル必要で
ある。分岐目標バッファ・キャッシュ４１における既存
の分岐エントリの更新は、その分岐エントリは更新すべ
きでないと判断されると、分岐目標バッファ回路４０に
よって中断させられる。
【００９６】図１２のステップ３１０を参照すると、分
岐がサブルーチンからの戻り命令でなければ分岐目標バ
ッファ回路４０は、分岐エントリの分岐目標アドレスを
分岐実行ユニット９２によって計算された分岐目標アド
レスと比較する。もし２つの目標アドレスが一致しなけ
れば、分岐実行ユニット９２はステップ３１１で分岐目
標アドレスを更新する。
岐がサブルーチンからの戻り命令でなければ分岐目標バ
ッファ回路４０は、分岐エントリの分岐目標アドレスを
分岐実行ユニット９２によって計算された分岐目標アド
レスと比較する。もし２つの目標アドレスが一致しなけ
れば、分岐実行ユニット９２はステップ３１１で分岐目
標アドレスを更新する。
【００９７】図１２のステップ３１２を参照すると、分
岐目標バッファ回路４０は、分岐実行ユニット９２によ
って与えられた分岐タイプを調べる。もし分岐タイプが
無条件分岐命令であれば、分岐目標バッファ回路４０
は、分岐エントリの更新を完了する。もし分岐命令が条
件分岐命令であれば、分岐目標バッファ回路４０は分岐
パターン・テーブルの分岐歴を更新する。
岐目標バッファ回路４０は、分岐実行ユニット９２によ
って与えられた分岐タイプを調べる。もし分岐タイプが
無条件分岐命令であれば、分岐目標バッファ回路４０
は、分岐エントリの更新を完了する。もし分岐命令が条
件分岐命令であれば、分岐目標バッファ回路４０は分岐
パターン・テーブルの分岐歴を更新する。
【００９８】ステップ３１６で、分岐目標バッファ回路
４０は、その分岐エントリを含んでいるセットに関する
分岐パターン・テーブル４２１を更新する。分岐パター
ン・テーブル４２１は、既存の真の分岐歴４０４を使
い、図１０（ｂ）に示す状態移行テーブルに従った最近
の分岐結果を使って状態値を変えて分岐パターン・テー
ブル４２１を索引することによって更新される。分岐パ
ターン・テーブル４２１は、真の分岐歴フィールド４０
４における現在の履歴が分岐パターン・テーブル４２１
を索引する必要があるので、真の分岐フィールド４０４
が更新さる前に更新されなければならない。
４０は、その分岐エントリを含んでいるセットに関する
分岐パターン・テーブル４２１を更新する。分岐パター
ン・テーブル４２１は、既存の真の分岐歴４０４を使
い、図１０（ｂ）に示す状態移行テーブルに従った最近
の分岐結果を使って状態値を変えて分岐パターン・テー
ブル４２１を索引することによって更新される。分岐パ
ターン・テーブル４２１は、真の分岐歴フィールド４０
４における現在の履歴が分岐パターン・テーブル４２１
を索引する必要があるので、真の分岐フィールド４０４
が更新さる前に更新されなければならない。
【００９９】ステップ３１６で分岐パターン・テーブル
を更新した後、分岐目標バッファ回路４０は、ステップ
３１８で真の分岐歴フィールド４０４を更新する。分岐
目標バッファ回路４０は、分岐実行ユニット９２によっ
て計算された条件分岐命令の最新の分岐結論を真の分岐
歴フィールド４０４へシフトすることによって真の分岐
歴フィールド４０４を更新する。これによって条件分岐
命令に関する分岐エントリの更新が完了する。
を更新した後、分岐目標バッファ回路４０は、ステップ
３１８で真の分岐歴フィールド４０４を更新する。分岐
目標バッファ回路４０は、分岐実行ユニット９２によっ
て計算された条件分岐命令の最新の分岐結論を真の分岐
歴フィールド４０４へシフトすることによって真の分岐
歴フィールド４０４を更新する。これによって条件分岐
命令に関する分岐エントリの更新が完了する。
【０１００】分岐目標バッファ回路４０は、分岐実行ユ
ニット９２が分岐命令に関連した分岐マイクロ・オペを
実行してから２サイクル後に分岐目標バッファ・キャッ
シュ４１の各分岐エントリを更新する。しかし、分岐目
標バッファ回路４０を有するマイクロプロセッサは、マ
イクロ・オペを元のプログラム順序からはずされた順序
で実行できるので、分岐目標バッファ回路４０は、分岐
目標バッファ・キャッシュ４１を元のプログラム順序と
は異なる順序で更新することがある。
ニット９２が分岐命令に関連した分岐マイクロ・オペを
実行してから２サイクル後に分岐目標バッファ・キャッ
シュ４１の各分岐エントリを更新する。しかし、分岐目
標バッファ回路４０を有するマイクロプロセッサは、マ
イクロ・オペを元のプログラム順序からはずされた順序
で実行できるので、分岐目標バッファ回路４０は、分岐
目標バッファ・キャッシュ４１を元のプログラム順序と
は異なる順序で更新することがある。
【０１０１】多くの場合、分岐目標バッファ・キャッシ
ュ４１を元のプログラム順序とは異なる順序で更新する
ことは特に問題ない。しかし、分岐実行ユニットが、後
の分岐がすでに実行された後に、分岐実行中に分岐予測
誤りを検出したとき、後の分岐は無効な履歴で更新され
てしまっているであろう。この状況を矯正するため、分
岐目標バッファ回路４０は、もし分岐目標バッファ回路
４０が次の２サイクル以内に、分岐が実行されてはなら
なかったのだと云うことを知れば、分岐エントリの更新
を中断する。この状況の１例が図１３を参照して説明さ
れる。
ュ４１を元のプログラム順序とは異なる順序で更新する
ことは特に問題ない。しかし、分岐実行ユニットが、後
の分岐がすでに実行された後に、分岐実行中に分岐予測
誤りを検出したとき、後の分岐は無効な履歴で更新され
てしまっているであろう。この状況を矯正するため、分
岐目標バッファ回路４０は、もし分岐目標バッファ回路
４０が次の２サイクル以内に、分岐が実行されてはなら
なかったのだと云うことを知れば、分岐エントリの更新
を中断する。この状況の１例が図１３を参照して説明さ
れる。
【０１０２】４つの分岐命令Ｂｒ０、Ｂｒ１、Ｂｒ２及
びＢｒ３がこの順序でコンピュータ・プログラムに現れ
る場合を考える。図２に示すマイクロプロセッサにおい
て、関連する分岐マイクロ・オペは、如何なる順序でも
実行され得る。図１３において、４つの分岐命令はＢｒ
３、Ｂｒ１、Ｂｒ２及び最後にＢｒ０の順に実行され
る。
びＢｒ３がこの順序でコンピュータ・プログラムに現れ
る場合を考える。図２に示すマイクロプロセッサにおい
て、関連する分岐マイクロ・オペは、如何なる順序でも
実行され得る。図１３において、４つの分岐命令はＢｒ
３、Ｂｒ１、Ｂｒ２及び最後にＢｒ０の順に実行され
る。
【０１０３】図１３のパイプｘを参照すると、分岐実行
ユニットはＢｒ３を分析する。次のパイプ ｘ＋１で、
分岐実行ユニットはＢｒ１を分析し、分岐目標バッファ
回路４０はＢｒ３の分岐エントリの更新を開始する。パ
イプｘ＋２で、分岐実行ユニットはＢｒ１を分析し、一
方同時に分岐目標バッファ回路４０はＢｒ１の分岐エン
トリの更新を開始し、Ｂｒ３の分岐エントリの更新を継
続する。パイプｘ＋３で、分岐ユニットはＢｒ０を分析
し、一方同時に分岐目標バッファ回路４０はＢｒ２の分
岐エントリの更新を開始し、Ｂｒ１の分岐エントリの更
新を継続し、Ｂｒ３の分岐エントリの更新を終了する。
ユニットはＢｒ３を分析する。次のパイプ ｘ＋１で、
分岐実行ユニットはＢｒ１を分析し、分岐目標バッファ
回路４０はＢｒ３の分岐エントリの更新を開始する。パ
イプｘ＋２で、分岐実行ユニットはＢｒ１を分析し、一
方同時に分岐目標バッファ回路４０はＢｒ１の分岐エン
トリの更新を開始し、Ｂｒ３の分岐エントリの更新を継
続する。パイプｘ＋３で、分岐ユニットはＢｒ０を分析
し、一方同時に分岐目標バッファ回路４０はＢｒ２の分
岐エントリの更新を開始し、Ｂｒ１の分岐エントリの更
新を継続し、Ｂｒ３の分岐エントリの更新を終了する。
【０１０４】もし分岐実行ユニットがＢｒ０は予測誤り
であったと判定すると、マイクロプロセッサは誤った経
路で推論的に実行しているので、次の分岐命令は実行さ
れてはならなかったことになる。もっと重要なことは、
分岐命令Ｂｒ１、Ｂｒ２及びＢｒ３は、実行されてはな
らなかったのであるから、これらの分岐命令に関する分
岐エントリは更新されてはならないのであり、新しい分
岐歴は誤りであるということである。分岐実行ユニット
が予測誤りを検出したとき、分岐実行ユニットは、分岐
目標バッファ回路４０に対して現在処理中の全ての更新
を中断するように指示する。従って分岐目標バッファ回
路４０は、図１３に示すように分岐命令Ｂｒ１及びＢｒ
２の更新を中断する。予測誤りが検出されたとき、Ｂｒ
３の更新は既に完了しているので、更新を防止できな
い。しかし、更新完了前の２サイクル内に分岐エントリ
の中断をする能力は、このようなケースの大半を処理す
る。
であったと判定すると、マイクロプロセッサは誤った経
路で推論的に実行しているので、次の分岐命令は実行さ
れてはならなかったことになる。もっと重要なことは、
分岐命令Ｂｒ１、Ｂｒ２及びＢｒ３は、実行されてはな
らなかったのであるから、これらの分岐命令に関する分
岐エントリは更新されてはならないのであり、新しい分
岐歴は誤りであるということである。分岐実行ユニット
が予測誤りを検出したとき、分岐実行ユニットは、分岐
目標バッファ回路４０に対して現在処理中の全ての更新
を中断するように指示する。従って分岐目標バッファ回
路４０は、図１３に示すように分岐命令Ｂｒ１及びＢｒ
２の更新を中断する。予測誤りが検出されたとき、Ｂｒ
３の更新は既に完了しているので、更新を防止できな
い。しかし、更新完了前の２サイクル内に分岐エントリ
の中断をする能力は、このようなケースの大半を処理す
る。
【０１０５】分岐目標バッファ・キャッシュにおける分
岐エントリの割り当て 図１２のステップ３０２を参照すると、もし分岐目標バ
ッファ回路４０が分岐命令に関して分岐目標バッファ・
キャッシュ４１の中に既存の分岐エントリを見つけなか
った場合、分岐目標バッファ回路４０は分岐目標バッフ
ァ・キャッシュ４１の中に新らしい分岐エントリが割り
当てられるかどうか判定しなければならない。分岐エン
トリを割り当てるかどうかを判定するため、マイクロプ
ロセッサは分岐エントリ割り当て手段を働かせる。ステ
ップ３０３及びステップ３０５は分岐目標バッファ・キ
ャッシュ４１の割り当て手段を実行している。簡単に云
えば、本発明の分岐エントリ割り当て手段は、分岐アド
レス計算器５０によって誤って予測された全ての分岐命
令と全ての「採択された」分岐命令の分岐エントリを割
り当てるためのものである。
岐エントリの割り当て 図１２のステップ３０２を参照すると、もし分岐目標バ
ッファ回路４０が分岐命令に関して分岐目標バッファ・
キャッシュ４１の中に既存の分岐エントリを見つけなか
った場合、分岐目標バッファ回路４０は分岐目標バッフ
ァ・キャッシュ４１の中に新らしい分岐エントリが割り
当てられるかどうか判定しなければならない。分岐エン
トリを割り当てるかどうかを判定するため、マイクロプ
ロセッサは分岐エントリ割り当て手段を働かせる。ステ
ップ３０３及びステップ３０５は分岐目標バッファ・キ
ャッシュ４１の割り当て手段を実行している。簡単に云
えば、本発明の分岐エントリ割り当て手段は、分岐アド
レス計算器５０によって誤って予測された全ての分岐命
令と全ての「採択された」分岐命令の分岐エントリを割
り当てるためのものである。
【０１０６】図２を参照すると、分岐アドレス計算器５
０は、分岐目標バッファ回路４０によって予測されない
分岐命令の静的予測を行う。静的予測は、分岐命令自身
の中でコード化された情報にのみ基づき、分岐アドレス
計算器５０が常に所定の分岐命令に関して同じ予測を行
う。従って、分岐アドレス計算器５０が分岐命令を誤っ
て予測すると、同じ予測誤りがくり返し行われる（分岐
結論が変わるまで）。この状況を防止するため、分岐ア
ドレス計算器５０によって誤って予測された全ての分岐
命令は分岐目標バッファ・キャッシュ４１に割り当てら
れる。従って図１２のステップ３０３で、分岐目標バッ
ファ回路４０は、その分岐命令が誤って予測されたかど
うかテストする。もし分岐が誤って予測されると、分岐
目標バッファ回路４０は、その分岐命令の分岐エントリ
を分岐目標バッファ・キャッシュ４１内に割り当てる。
０は、分岐目標バッファ回路４０によって予測されない
分岐命令の静的予測を行う。静的予測は、分岐命令自身
の中でコード化された情報にのみ基づき、分岐アドレス
計算器５０が常に所定の分岐命令に関して同じ予測を行
う。従って、分岐アドレス計算器５０が分岐命令を誤っ
て予測すると、同じ予測誤りがくり返し行われる（分岐
結論が変わるまで）。この状況を防止するため、分岐ア
ドレス計算器５０によって誤って予測された全ての分岐
命令は分岐目標バッファ・キャッシュ４１に割り当てら
れる。従って図１２のステップ３０３で、分岐目標バッ
ファ回路４０は、その分岐命令が誤って予測されたかど
うかテストする。もし分岐が誤って予測されると、分岐
目標バッファ回路４０は、その分岐命令の分岐エントリ
を分岐目標バッファ・キャッシュ４１内に割り当てる。
【０１０７】もし分岐アドレス計算器５０が、分岐命令
が「採択されない」と予測し、その分岐予測が正しい
と、遅れは起こらない。一方、もし分岐アドレス計算器
５０が、分岐命令が「採択される」と予測すると、分岐
アドレス計算器５０は、やはりマイクロプロセッサのフ
ロント・エンドを捨て、命令フェッチ・ユニット３０の
フェッチを分岐目標アドレスから開始しなければならな
い。従って、もし分岐命令が「採択」されると、分岐ア
ドレス計算器５０が正しく分岐命令の結論を予測するか
しないかによって５サイクルの遅れがある。この状況が
再発するのを防止するため、分岐目標バッファ回路４０
は、全ての「採択」分岐命令に対して分岐目標バッファ
・キャッシュ内に分岐エントリを割り当てる。図１２の
ステップ３０５を参照すると、分岐目標バッファ回路４
０は分岐命令が「採択」されたかどうかテストする。も
し分岐命令が「採択」された場合、分岐目標バッファ回
路４０は、その分岐命令の分岐エントリを分岐目標バッ
ファ・キャッシュ４１内に割り当てる。
が「採択されない」と予測し、その分岐予測が正しい
と、遅れは起こらない。一方、もし分岐アドレス計算器
５０が、分岐命令が「採択される」と予測すると、分岐
アドレス計算器５０は、やはりマイクロプロセッサのフ
ロント・エンドを捨て、命令フェッチ・ユニット３０の
フェッチを分岐目標アドレスから開始しなければならな
い。従って、もし分岐命令が「採択」されると、分岐ア
ドレス計算器５０が正しく分岐命令の結論を予測するか
しないかによって５サイクルの遅れがある。この状況が
再発するのを防止するため、分岐目標バッファ回路４０
は、全ての「採択」分岐命令に対して分岐目標バッファ
・キャッシュ内に分岐エントリを割り当てる。図１２の
ステップ３０５を参照すると、分岐目標バッファ回路４
０は分岐命令が「採択」されたかどうかテストする。も
し分岐命令が「採択」された場合、分岐目標バッファ回
路４０は、その分岐命令の分岐エントリを分岐目標バッ
ファ・キャッシュ４１内に割り当てる。
【０１０８】分岐目標バッファ・キャッシュ４１におい
て選択されたセットから１つの分岐エントリを選択する
ため、分岐目標バッファ回路４０は、分岐目標バッファ
・キャッシュ４１のセットの中の一対の疑似最近置換
（ＰＬＲＲ）ビット４２０を使う。疑似最近置換（ＰＬ
ＲＲ）ビット４２０はセットの中のどの分岐エントリが
一番先に置き換えられたかを示す。選択されたセットの
中の分岐エントリを選択するため、分岐目標バッファ回
路４０は、選択されたセットの疑似最近置換（ＰＬＲ
Ｒ）ビット４２０を読み、図１４に示す分岐エントリ割
り当て手段に従う。分岐エントリ割り当て手段は、現メ
モリ・ブロック内の分岐命令に対する既存の分岐エント
リを破壊しないように試みる。
て選択されたセットから１つの分岐エントリを選択する
ため、分岐目標バッファ回路４０は、分岐目標バッファ
・キャッシュ４１のセットの中の一対の疑似最近置換
（ＰＬＲＲ）ビット４２０を使う。疑似最近置換（ＰＬ
ＲＲ）ビット４２０はセットの中のどの分岐エントリが
一番先に置き換えられたかを示す。選択されたセットの
中の分岐エントリを選択するため、分岐目標バッファ回
路４０は、選択されたセットの疑似最近置換（ＰＬＲ
Ｒ）ビット４２０を読み、図１４に示す分岐エントリ割
り当て手段に従う。分岐エントリ割り当て手段は、現メ
モリ・ブロック内の分岐命令に対する既存の分岐エント
リを破壊しないように試みる。
【０１０９】ステップ５０１で、分岐目標バッファ回路
４０は、カウンタをゼロにセットする。ステップ５０３
で、分岐目標バッファ回路４０は、分岐エントリをテス
トし、その短縮タグ・フィールド４０１が割り当てられ
る分岐命令の短縮タグと同じかどうか調べる。もしこの
２つの短縮タグが一致しなければ、分岐目標バッファ回
路４０は、ステップ５０５へ進み、分岐エントリを置き
換える。分岐エントリを置き換えた後、分岐目標バッフ
ァ回路４０は、ステップ５０７で疑似最近置換（ＰＬＲ
Ｒ）ビット４２０を増分し、増分された疑似最近置換
（ＰＬＲＲ）ビットをセットの中に書き戻す。
４０は、カウンタをゼロにセットする。ステップ５０３
で、分岐目標バッファ回路４０は、分岐エントリをテス
トし、その短縮タグ・フィールド４０１が割り当てられ
る分岐命令の短縮タグと同じかどうか調べる。もしこの
２つの短縮タグが一致しなければ、分岐目標バッファ回
路４０は、ステップ５０５へ進み、分岐エントリを置き
換える。分岐エントリを置き換えた後、分岐目標バッフ
ァ回路４０は、ステップ５０７で疑似最近置換（ＰＬＲ
Ｒ）ビット４２０を増分し、増分された疑似最近置換
（ＰＬＲＲ）ビットをセットの中に書き戻す。
【０１１０】もし２つの短縮タグが一致すれば、分岐目
標バッファ回路４０は、ステップ５１１へ進み、そこで
分岐目標バッファ回路４０は、カウンタをテストし、全
ての４つの分岐エントリがテストされたかどうか調べ
る。もし全ての４つの分岐エントリがテストされたら、
分岐目標バッファ回路４０はステップ５０５へ進み、疑
似最近置換（ＰＬＲＲ）ビット４２０によって指示され
た分岐エントリを分岐セットから元々読まれたように置
き換える。ステップ５１１を参照すると、もし全ての４
つの分岐エントリがテストされていなければ、分岐目標
バッファ回路４０はステップ５１３へ進み、カウンタ及
び疑似最近置換（ＰＬＲＲ）ビットが増分される。
標バッファ回路４０は、ステップ５１１へ進み、そこで
分岐目標バッファ回路４０は、カウンタをテストし、全
ての４つの分岐エントリがテストされたかどうか調べ
る。もし全ての４つの分岐エントリがテストされたら、
分岐目標バッファ回路４０はステップ５０５へ進み、疑
似最近置換（ＰＬＲＲ）ビット４２０によって指示され
た分岐エントリを分岐セットから元々読まれたように置
き換える。ステップ５１１を参照すると、もし全ての４
つの分岐エントリがテストされていなければ、分岐目標
バッファ回路４０はステップ５１３へ進み、カウンタ及
び疑似最近置換（ＰＬＲＲ）ビットが増分される。
【０１１１】ステップ５１３の後で、分岐目標バッファ
回路４０はステップ５０３に戻り次の分岐エントリをテ
ストする。分岐目標バッファ・キャッシュ４１の分岐エ
ントリが選択された後、分岐目標バッファ回路４０は選
択された分岐エントリのデータ・フィールドに書き込
む。
回路４０はステップ５０３に戻り次の分岐エントリをテ
ストする。分岐目標バッファ・キャッシュ４１の分岐エ
ントリが選択された後、分岐目標バッファ回路４０は選
択された分岐エントリのデータ・フィールドに書き込
む。
【０１１２】もし分岐命令が「採択」であったら、分岐
目標バッファ回路４０は真の履歴フィールド４０４を
「１０１１」とセットする。その他の場合、すなわち分
岐が「不採択」であったら、分岐目標バッファ回路４０
は、真の履歴フィールドを「０１００」とセットする。
目標バッファ回路４０は真の履歴フィールド４０４を
「１０１１」とセットする。その他の場合、すなわち分
岐が「不採択」であったら、分岐目標バッファ回路４０
は、真の履歴フィールドを「０１００」とセットする。
【０１１３】推論ビット４０６はリセットされ、その分
岐エントリに関して推論歴はまだ存在しないことを示
す。推論歴フィールド４０５は、後に推論歴が生成され
たときセットされるので、分岐エントリ割り当て中は変
更されない。
岐エントリに関して推論歴はまだ存在しないことを示
す。推論歴フィールド４０５は、後に推論歴が生成され
たときセットされるので、分岐エントリ割り当て中は変
更されない。
【０１１４】短縮タグ・フィールド４０１及びブロック
・オフセット・フィールド４０２は、分岐命令の最後の
バイトを指示するアドレスを使ってセットされる。短縮
タグ・フィールド４０１は、分岐命令の最後のバイトを
指示するアドレスの最上位２１ビットを選択された短縮
機構へ通すことによってセットされる。ブロック・オフ
セット・フィールド４０２は、分岐アドレスの最下位４
ビットを使ってセットされる。
・オフセット・フィールド４０２は、分岐命令の最後の
バイトを指示するアドレスを使ってセットされる。短縮
タグ・フィールド４０１は、分岐命令の最後のバイトを
指示するアドレスの最上位２１ビットを選択された短縮
機構へ通すことによってセットされる。ブロック・オフ
セット・フィールド４０２は、分岐アドレスの最下位４
ビットを使ってセットされる。
【０１１５】分岐目標バッファ回路４０は、分岐タイプ
・フィールド４０３を分岐実行ユニット９２から受け取
った分岐タイプ情報を使ってセットする。分岐目標バッ
ファ回路４０は、分岐目標アドレス・フィールド４０８
を分岐実行ユニット９２によって計算された分岐命令の
目標アドレスを使ってセットする。
・フィールド４０３を分岐実行ユニット９２から受け取
った分岐タイプ情報を使ってセットする。分岐目標バッ
ファ回路４０は、分岐目標アドレス・フィールド４０８
を分岐実行ユニット９２によって計算された分岐命令の
目標アドレスを使ってセットする。
【０１１６】最後に、分岐エントリの有効ビット４０７
がセットされ、分岐エントリが分岐命令に関する有効情
報を有することを示す。将来発生する分岐命令は、分岐
目標バッファ回路４０によって予測される。
がセットされ、分岐エントリが分岐命令に関する有効情
報を有することを示す。将来発生する分岐命令は、分岐
目標バッファ回路４０によって予測される。
【０１１７】分岐目標バッファ・キャッシュからの分岐
エントリの取り外し 図２を参照すると、分岐アドレス計算器５０は、分岐目
標バッファ回路４０によって予測された全ての分岐命令
の存在を検証する。有効な分岐命令を指示しない分岐目
標バッファ・キャッシュ４１の記述欄は、分岐目標バッ
ファ回路４０に存在しない分岐命令を予測させることに
なる。
エントリの取り外し 図２を参照すると、分岐アドレス計算器５０は、分岐目
標バッファ回路４０によって予測された全ての分岐命令
の存在を検証する。有効な分岐命令を指示しない分岐目
標バッファ・キャッシュ４１の記述欄は、分岐目標バッ
ファ回路４０に存在しない分岐命令を予測させることに
なる。
【０１１８】分岐目標バッファ・キャッシュ４１の分岐
エントリが有効な分岐命令を指示しないいくつかの理由
がある。自己修正コードが分岐命令を変更でき、分岐目
標バッファ・キャッシュ４１の記述欄が正確でなくな
る。更に、短縮タグ・フィールド４０１がエイリアシン
グを起こし、複数のアドレスが各分岐エントリにマップ
される。
エントリが有効な分岐命令を指示しないいくつかの理由
がある。自己修正コードが分岐命令を変更でき、分岐目
標バッファ・キャッシュ４１の記述欄が正確でなくな
る。更に、短縮タグ・フィールド４０１がエイリアシン
グを起こし、複数のアドレスが各分岐エントリにマップ
される。
【０１１９】分岐アドレス計算器５０が、分岐目標バッ
ファ回路４０が存在しない分岐命令を予測したと判断す
ると、分岐目標バッファ・キャッシュ４１の不正確な分
岐エントリは取り外さなければならない。分岐アドレス
計算器５０が、存在しない分岐命令の分岐予測を検出す
ると、分岐アドレス計算器５０は分岐目標バッファ回路
４０に非分岐命令の最初のバイトに対するポインタを送
る。にせの分岐エントリを取り外すため、分岐目標バッ
ファ回路４０は、送られたポインタによって定義された
セットの全ての分岐エントリ及び次の分岐エントリのセ
ットを取り外す。送られたポインタで定義されたセット
及び次の分岐エントリのセットは、分岐命令（最後のバ
イトのアドレスによって分岐目標バッファ・キャッシュ
４１に置かれた）が２つのセットの分岐エントリのどち
らかに存在するかも知れないので取り外さなければなら
ない。１つのセットの分岐エントリを取り外すために、
分岐目標バッファ回路４０は、分岐エントリの全ての有
効ビット４０７をリセットする。
ファ回路４０が存在しない分岐命令を予測したと判断す
ると、分岐目標バッファ・キャッシュ４１の不正確な分
岐エントリは取り外さなければならない。分岐アドレス
計算器５０が、存在しない分岐命令の分岐予測を検出す
ると、分岐アドレス計算器５０は分岐目標バッファ回路
４０に非分岐命令の最初のバイトに対するポインタを送
る。にせの分岐エントリを取り外すため、分岐目標バッ
ファ回路４０は、送られたポインタによって定義された
セットの全ての分岐エントリ及び次の分岐エントリのセ
ットを取り外す。送られたポインタで定義されたセット
及び次の分岐エントリのセットは、分岐命令（最後のバ
イトのアドレスによって分岐目標バッファ・キャッシュ
４１に置かれた）が２つのセットの分岐エントリのどち
らかに存在するかも知れないので取り外さなければなら
ない。１つのセットの分岐エントリを取り外すために、
分岐目標バッファ回路４０は、分岐エントリの全ての有
効ビット４０７をリセットする。
【０１２０】命令の流れの中の分岐命令を予測する分岐
目標バッファ回路４０を実施するいくつかの方法と装置
を説明した。本発明の範囲から逸脱することなく、本発
明の器材及び構成に対して当業者によって変更及び修正
が加えられることが予期される。
目標バッファ回路４０を実施するいくつかの方法と装置
を説明した。本発明の範囲から逸脱することなく、本発
明の器材及び構成に対して当業者によって変更及び修正
が加えられることが予期される。
【図１】 マイクロプロセッサ命令を処理するための深
いマイクロプロセッサ・パイプラインのブロック・ダイ
アグラムを示す図。
いマイクロプロセッサ・パイプラインのブロック・ダイ
アグラムを示す図。
【図２】 図１に示す深いパイプラインを実現するマイ
クロプロセッサの異なった回路ブロックのブロック・ダ
イアグラムを示す図。
クロプロセッサの異なった回路ブロックのブロック・ダ
イアグラムを示す図。
【図３】 実行されたマイクロ・オペの結果を格納する
リオーダ・バッファの図。
リオーダ・バッファの図。
【図４】 アドレス空間が１６バイトのメモリ・ブロッ
クに分割されたメモリ・マップの図。
クに分割されたメモリ・マップの図。
【図５】 図２に示すマイクロプロセッサにおいて、ど
のように分岐目標バッファ回路が他の論理回路と相互に
作用するかを示す図。
のように分岐目標バッファ回路が他の論理回路と相互に
作用するかを示す図。
【図６】 分岐目標バッファ回路の中の分岐目標バッフ
ァ・キャッシュの内容を示す図。
ァ・キャッシュの内容を示す図。
【図７】 分岐目標バッファ・キャッシュの中の各分岐
のエントリの内容を示す図。
のエントリの内容を示す図。
【図８】 分岐予測をするため、分岐目標バッファ・キ
ャッシュをサーチするとき、分 岐目標バッファ回路に
よって実行されるステップを説明する図。
ャッシュをサーチするとき、分 岐目標バッファ回路に
よって実行されるステップを説明する図。
【図９】 （ａ）は、分岐目標バッファ・キャッシュを
アクセスするとき、どのように分岐目標バッファ回路が
アドレスを使うかを示す図。（ｂ）は、２１ビット・タ
グを９ビットの短縮タグに縮める第１の短縮メカニズム
を示す図。（ｃ）は、２１ビット・タグを９ビットの短
縮タグに縮める第２の短縮メカニズムを示す図。
アクセスするとき、どのように分岐目標バッファ回路が
アドレスを使うかを示す図。（ｂ）は、２１ビット・タ
グを９ビットの短縮タグに縮める第１の短縮メカニズム
を示す図。（ｃ）は、２１ビット・タグを９ビットの短
縮タグに縮める第２の短縮メカニズムを示す図。
【図１０】 （ａ）は、各記述欄が２ビットの状態値で
ある１６項目の記入パターン・テーブルを指示する４ビ
ットの分岐歴を示す図。（ｂ）は、分岐パターン・テー
ブルにおける各２ビットの状態値に関する状態変化を示
す状態図。
ある１６項目の記入パターン・テーブルを指示する４ビ
ットの分岐歴を示す図。（ｂ）は、分岐パターン・テー
ブルにおける各２ビットの状態値に関する状態変化を示
す状態図。
【図１１】 分岐目標バッファ回路における分岐ＩＰテ
ーブル（ＢＩＴ）の内容を示す図。
ーブル（ＢＩＴ）の内容を示す図。
【図１２】 分岐目標バッファ・キャッシュを更新する
とき、分岐目標バッファ回路によって実行されるステッ
プを記載したフローチャート。
とき、分岐目標バッファ回路によって実行されるステッ
プを記載したフローチャート。
【図１３】 どのようにして分岐目標バッファ回路に対
する３サイクル更新が中止されるかを示す図。
する３サイクル更新が中止されるかを示す図。
【図１４】 分岐エントリを新しい分岐命令に対して割
り当てるとき、どのようにして分岐目標バッファ回路が
セットの中の分岐エントリを選ぶかを説明するフローチ
ャート。
り当てるとき、どのようにして分岐目標バッファ回路が
セットの中の分岐エントリを選ぶかを説明するフローチ
ャート。
３０…命令フェッチ・ユニット、３５…メモリ及びバス
論理、４０…分岐目標バッファ回路、４１…分岐目標バ
ッファ・キャッシュ、４３…分岐ＩＰテーブル、５０…
分岐アドレス計算器。
論理、４０…分岐目標バッファ回路、４１…分岐目標バ
ッファ・キャッシュ、４３…分岐ＩＰテーブル、５０…
分岐アドレス計算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレン・ジェイ・ヒントン アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト 185ティエ イチ アヴェニュ・6130 (72)発明者 デビッド・ビイ・パップワース アメリカ合衆国 97007 オレゴン州・ビ ーバートン・サウスウエスト ショルズ フェリー ロード・20101 (72)発明者 アシュワニ・クマー・ガプタ アメリカ合衆国 97006 オレゴン州・ビ ーバートン・ノースウエスト 163アール ディ コート・3553 (72)発明者 マイケル・アラン・フェッターマン アメリカ合衆国 97124 オレゴン州・ヒ ルズボロ・ノースイースト ヒルウッド ドライブ・371 (72)発明者 サブラマニアン・ナタラヤン アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト アナスタシ ア ドライブ・17991 (72)発明者 サニル・シェノイ アメリカ合衆国 97229 オレゴン州・ポ ートランド・ノースウエスト 204ティエ イチ プレイス・5687 (72)発明者 レイノルド・ヴィ・ドサ アメリカ合衆国 97006 オレゴン州・ア ロハ・サウスウエスト 178ティエイチ アヴェニュ・1563
Claims (4)
- 【請求項１】 コンピュータ命令の流れの中の複数の分
岐命令を予測する分岐命令予測機構において、 上記コンピュータ命令の流れの中の関連する分岐命令に
ついての情報を記憶する複数の分岐エントリを備える分
岐目標バッファ・キャッシュと、 命令ポインタを受け、その命令ポインタを使って上記分
岐目標バッファ・キャッシュを索引し、上記命令ポイン
タに基づいてやがて現れる分岐命令を捜索する分岐目標
バッファ回路と、を備えた分岐命令予測機構。 - 【請求項２】 コンピュータ命令の流れの中の関連する
分岐命令についての情報を記憶する複数の分岐エントリ
を備える分岐目標バッファ・キャッシュであって、その
分岐エントリイは上記分岐目標バッファ・キャッシュの
中で上記関連する分岐命令の最後のバイトによってアド
レスされることを特徴とする分岐目標バッファ・キャッ
シュ。 - 【請求項３】 分岐目標バッファを更新する方法であっ
て、 分岐命令を分析して上記分岐命令に関する最終的分岐結
論及び最終的分岐目標アドレスを決定するステップと、 上記分岐目標バッファ内の１組の分岐エントリから上記
分岐命令に関連する分岐エントリを見つけるステップ
と、 上記分岐命令に関連する上記分岐エントリの分岐目標ア
ドレスを上記最終的分岐目標アドレスを使って更新する
ステップと、 上記分岐命令が条件分岐命令であるとき、上記分岐目標
バッファ内の上記分岐エントリのセットに関連する分岐
パターン・テーブルを更新するステップと、 上記分岐命令が条件分岐命令であるとき、上記分岐エン
トリに関連する分岐歴を更新するステップと、からなる
分岐目標バッファの更新方法。 - 【請求項４】 分岐命令を分析して上記分岐命令に関す
る最終的分岐結論及び最終的分岐目標アドレスを決定す
るステップと、 上記分岐命令が誤って予測されたかどうか判定するステ
ップと、 上記分岐命令が誤って予測され、或いは上記分岐命令の
上記最終的分岐結論が「採択」であった場合、上記分岐
目標バッファに分岐エントリを割り当てるステップと、
からなる分岐目標バッファに分岐エントリを割り当てる
方法。
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| US08/177,155 US5574871A (en) | 1994-01-04 | 1994-01-04 | Method and apparatus for implementing a set-associative branch target buffer |
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| JP3548255B2 JP3548255B2 (ja) | 2004-07-28 |
Family
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| DE (1) | DE4447238B4 (ja) |
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| HK (1) | HK1012743A1 (ja) |
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