JPH07210368A - 算術演算の結果として生じる正および負のオーバーフローのハードウェアによる効率的な取り扱い方法 - Google Patents

算術演算の結果として生じる正および負のオーバーフローのハードウェアによる効率的な取り扱い方法

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JPH07210368A
JPH07210368A JP6303286A JP30328694A JPH07210368A JP H07210368 A JPH07210368 A JP H07210368A JP 6303286 A JP6303286 A JP 6303286A JP 30328694 A JP30328694 A JP 30328694A JP H07210368 A JPH07210368 A JP H07210368A
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Abstract

(57)【要約】 【目的】 正/負のオーハ゛ーフロー(以下O.F.)を取り扱うコンヒ゜ュ
ータシステムを提供する。 【構成】 第1のnヒ゛ット符号なし2進数オヘ゜ラント゛と第2のnヒ゛
ット符号付き2進数オヘ゜ラント゛とについて第1の算術演算を行
ってnヒ゛ット符号なし2進数結果を生成する。算術論理演算
装置内のO.F.検出論理回路が算術演算に起因する正また
は負のO.F.を検出する。正O.F.が存在する場合、飽和論
理が2の補数加算器の出力を値2n-1に置換し、負O.F.が
存在する場合、同出力を値0に置換する。代替的には第1
および第2のnヒ゛ット符号付き2進数オヘ゜ラント゛について第1の
算術演算を行ってnヒ゛ット正符号付き2進数結果を生成す
る。例えば算術演算は2の補数加算器が行う加算または
減算である。代替的には算術論理演算装置内のO.F.検出
論理回路が算術演算に起因する正または負のO.F.を検出
する。正のO.F.が存在する場合、飽和論理が2の補数加
算器の出力を値2n-1-1に置換し、負のO.F.が存在する場
合、同出力を値0に置換する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、算術演算の結果として
生じる正および負のオーバーフローの取り扱いをハード
ウェアにより実施することに関する。
【０００２】
【従来の技術】計算機システムで算術演算を行う際に
は、正のオーバーフローまたは負のオーバーフローが生
じる可能性がある。例えば、算術論理演算装置（ＡＬ
Ｕ）により２つのｎビット整数が加算される場合には、
ｎ＋１ビットの結果、即ち、ｎビットの和と１ビットの
桁上げ出力とが生成される。符号なし加算を用いた演算
の場合、桁上げ出力がゼロのときには、その和が結果全
体を与えるものとなる。しかし、桁上げ出力が１のとき
には「オーバーフロー」が生じる。これは、その結果を
表現するにはｎビットではなくｎ＋１ビットが必要とな
るからである。また、符号付き数の場合には、２つのオ
ペランドが同じ符号を有し、その演算結果が異なる符号
を有するときにオーバーフローが生じる。従来、オーバ
ーフローは一般には、ソフトウェア例外ハンドラへのト
ラップにより取り扱われてきた。
【０００３】オーバーフローがまれにしか生じないが検
出する必要がある場合には、ソフトウェアトラップハン
ドラを用いるのが許容し得る慣行となっている。しか
し、オーバーフローが頻繁に生じる場合には、ソフトウ
ェアトラップを用いたオーバーフローの取り扱いは、シ
ステム性能に悪影響を与え得るものとなる。この場合に
は、ソフトウェアトラップを用いるのではなく、各算術
命令の後のコードに別のインラインソフトウェア命令を
追加することができる。その追加のソフトウェア命令
は、オーバーフローをチェックし、オーバーフローが存
在する場合には、演算結果を調整するか、または一層多
くのビット有する精度でそのコードを再実行する。
【０００４】
【発明が解決しようとする課題】オーバーフローが決し
て起こらない用途では、ソフトウェアトラップ処理をデ
ィセーブルにすることができ、この場合には、オーバー
フローをチェックするインラインソフトウェアは必要な
くなる。しかし、正および／または負のオーバーフロー
がかなり頻繁である場合には、ソフトウェアトラップま
たは追加インラインコードを用いることなく、それらオ
ーバーフローを効率的な態様で取り扱う方法を有してい
ることが望ましい。
【０００５】
【課題を解決するための手段】本発明の好適な実施例に
よれば、正および負のオーバーフローを取り扱うコンピ
ュータシステムが提供される。結果を表現するために割
り当てられたビットにより表現可能な最大数よりも結果
が大きい場合に正のオーバーフローが生じる。また、結
果を表現するために割り当てられたビットにより表現可
能な最小数よりも結果が小さい場合に負のオーバーフロ
ーが生じる。第１の算術演算が、第１のｎビット符号な
し２進数オペランドと第２のｎビット符号付き２進数オ
ペランドとについて行われて、ｎビット符号なし２進数
結果が生成される。例えば、この算術演算は、２の補数
加算器(two's complement adder)により行われる加算で
ある。好適な実施例では、算術論理演算装置内のオーバ
ーフロー検出論理回路が、算術演算の結果として生じる
正のオーバーフローまたは負のオーバーフローを検出す
る。正のオーバーフローが存在する場合には、飽和論理
(saturation logic)が２の補数加算器の出力を値２n−
１に置き換える。また、負のオーバーフローが存在する
場合には、飽和論理が２の補数加算器の出力を値０に置
き換える。
【０００６】オーバーフロー検出論理回路は、第１のｎ
ビット符号なし２進数オペランドの最上位ビットが１に
等しく、第２のｎビット符号付き２進数オペランドの最
上位ビットが０に等しく、ｎビット符号なし２進数結果
の最上位ビットが０に等しい場合に、正のオーバーフロ
ーが存在すると判定する。また、オーバーフロー検出論
理回路は、第１のｎビット符号なし２進数オペランドの
最上位ビットが０に等しく、第２のｎビット符号付き２
進数オペランドの最上位ビットが１に等しく、ｎビット
符号なし２進数結果の最上位ビットが１に等しい場合
に、負のオーバーフローが存在すると判定する。
【０００７】本発明の好適な実施例では、異なる算術演
算については異なるオーバーフロー機構が実施されてい
る。例えば、２つのｎビット符号付き２進数オペランド
について第２の算術演算が行われてｎビット符号付き２
進数結果が生成される。この場合、算術論理演算装置内
のオーバーフロー検出論理回路は、その算術演算の結果
として生じる正のオーバーフローまたは負のオーバーフ
ローも検出する。第２の算術演算の結果として生じる正
のオーバーフローが存在する場合には、飽和論理が、ｎ
ビット符号付き２進数結果に値２n-1−１を割り当て
る。また、第２の算術演算の結果として生じる負のオー
バーフローが存在する場合には、飽和論理は、ｎビット
符号付き２進数結果に値−２n-1を割り当てる。
【０００８】オーバーフロー検出論理回路は、２つのｎ
ビット符号付き２進数オペランドの最上位ビットがとも
に０に等しく、ｎビット符号付き２進数結果の最上位ビ
ットが１に等しいとき、第２の算術演算に正のオーバー
フローが存在すると判定する。オーバーフロー検出論理
回路はまた、２つのｎビット符号付き２進数オペランド
の最上位ビットがともに１に等しく、ｎビット符号付き
２進数結果の最上位ビットが０に等しい場合には、第２
の算術演算に負のオーバーフローが存在すると判定す
る。
【０００９】第３の算術演算は、２つのｎビット符号な
しオペランドを用いた減算演算である。オーバーフロー
検出論理回路は、(ｎ＋１)ビット符号付き２進数中間結
果が負であるか否かを判定する。(ｎ＋１)ビット符号付
き２進数中間結果が負の場合には、飽和論理は、(ｎ＋
１)ビット符号付き２進数中間結果の２の（または１
の）補数演算を行って、最終的なｎビット符号なし結果
を生成する。
【００１０】好適な実施例では、正および負のオーバー
フローの様々な取り扱い処理をオーバーライドして(ove
rride)、オーバーフローにかかわらず２の補数加算器の
出力を用いるようにすることができる。
【００１１】本発明の別の実施例では、第１のｎビット
符号付き２進数オペランドと第２のｎビット符号付き２
進数オペランドとに関して第１の算術演算が行われて、
ｎビット正符号付き２進数結果が生成される。例えば、
この算術演算は、２の補数加算器により行われる加算ま
たは減算である。代替実施例では、算術論理演算装置内
のオーバーフロー検出論理回路が、算術演算の結果とし
て生じる正のオーバーフローまたは負のオーバーフロー
を検出する。正のオーバーフローが存在する場合には、
飽和論理が２の補数加算器の出力を値２n-1−１に置き
換える。また、負のオーバーフローが存在する場合に
は、飽和論理が２の補数加算器の出力を値０に置き換え
る。
【００１２】オーバーフロー検出論理回路は、第１のｎ
ビット符号付き２進数オペランドの最上位ビットが０に
等しく、第２のｎビット符号付き２進数オペランドの最
上位ビットが０に等しく、ｎビット正符号付き２進数結
果の最上位ビットが１に等しい場合に、正のオーバーフ
ローが存在すると判定する。オーバーフロー検出論理回
路はまた、ｎビット正符号付き２進数結果の最上位ビッ
トが１に等しく、第１のｎビット符号付き２進数オペラ
ンドの最上位ビットと第２のｎビット符号付き２進数オ
ペランドの最上位ビットとの何れか一方が１に等しい場
合に、負のオーバーフローが存在すると判定する。
【００１３】本発明の教示はまた、ｎビットの２の補数
加算器により受容される前にプリシフタ(pre-shifter)
がオペランドをシフトさせる場合にも拡張可能なもので
ある。この場合には、オーバーフロー検出論理回路は、
ｎビットの２の補数加算器により受容される前に第１の
ｎビット符号付きまたは符号なし２進数オペランドをプ
リシフタが左へシフトさせる結果として生じる正または
負のオーバーフローを更に検出する。
【００１４】更に、本発明は、単一の命令に応じて多数
の演算を実施するコンピュータシステムで特に良好に働
くものである。この場合、第１の算術演算は、１つの算
術論理演算装置内で同時に行われる複数の並列演算のう
ちの１つである。
【００１５】本発明により、正のオーバーフローまたは
負のオーバーフローの発生がまれではないような計算を
行うコンピュータシステムの性能を向上させることが可
能となる。本発明をハードウェアで実施することによ
り、ソフトウェアオーバーフロートラップハンドラやイ
ンライン命令を用いることなく正および負のオーバーフ
ローを容易に取り扱うことができる。本発明はまた、正
および負のオーバーフローの取り扱いに関する融通性に
備えた簡単で効果的なハードウェア実施に備えるもので
ある。
【００１６】
【実施例】図１は、従来の演算処理装置内の演算実行デ
ータパスを示す簡略ブロック図である。起こりつつある
演算のためのオペランド、および完了した演算の結果
は、汎用レジスタ25内に格納される。演算が行われる
と、汎用レジスタ25内の第１のレジスタ中に格納されて
いる第１のオペランドが第１のソースバス21上に置かれ
る。その演算にもう１つのオペランドが必要な場合に、
汎用レジスタ25内の第２のレジスタ中に格納されている
第２のオペランドが第２のソースバス22上に置かれる。
【００１７】この演算を実行した後、その結果が結果バ
ス23上に置かれて、汎用レジスタ25内のレジスタにロー
ドされるか、または他の機能ユニットに送られる。演算
は、算術論理演算装置（ＡＬＵ）26またはシフタ29によ
り行われる。プリシフタ27および補数演算回路(complem
ent circuitry)28は、オペランドがＡＬＵ26により受容
される前にそれらオペランドを変更するのに使用するこ
とができる。例えば、減算演算の場合には、補数演算回
路28が使用されて、オペランドのうちの１つについてそ
のオペランドがＡＬＵ26内の加算器に送られる前に２の
補数演算が行われる。本発明と同様に構成された単一演
算処理装置システムのアーキテクチャに関する一般的な
背景については、例えば、Ruby B. Leeの「Precision A
rchitecture」(IEEE Computer, Volume22, No.1, Janua
ry 1989, pp.78〜91)を参照のこと。
【００１８】図２は、ＡＬＵ26により行われる算術演算
の結果として生じる正および負のオーバーフローをハー
ドウェアにより取り扱うことを考慮して、演算処理装置
内の演算実行データパスを如何に変更することができる
かを示すものである。下記のように、オーバーフロー信
号204を生成するための別の回路がプリシフタ27に付加
され、この回路はまた、オーバーフロー信号205を生成
するためにＡＬＵ26に付加される。オーバーフロー信号
204,205は、飽和選択ブロック202により処理されて、飽
和選択信号206が生成される。代替的には、オーバーフ
ロー信号204は、ＡＬＵ26により受容してオーバーフロ
ー信号205の生成に使用可能なものである。飽和選択信
号206に基づいて、飽和論理201は、ＡＬＵ26からのＡＬ
Ｕ結果207について演算を行ってオーバーフロー修正結
果208を生成する。
【００１９】飽和選択ブロック202および飽和論理201に
より行われる演算は、飽和算術を用いてオーバーフロー
を取り扱うものである。飽和算術では、結果は、「ｎ」
個のビットに制限される。結果をｎビットで表すことが
できない場合には、その結果はｎビットで表現される値
にクリップされる(clip)。
【００２０】本発明の好適な実施例では、オーバーフロ
ーは幾つかの方法の内の１つにより取り扱われる。どの
方法をとるかは、実行された命令による選択と現在行わ
れている演算そのものとによって決まる。
【００２１】第１のオーバーフローオプションは、２つ
のｎビット符号付き２の補数オペランドについて行われ
る算術演算に関するものであり、その算術演算は、ｎビ
ット符号付き２の補数結果を生成するものである。最大
のｎビット符号付き２の補数は、値２n-1−１を有す
る。また、最小のｎビット符号付き２の補数は、値−２
n -1を有する。この第１のオーバーフローオプションで
は、２n-1−１よりも大きい値（正のオーバーフロー）
を有する結果に値２n-1−１が割り当てられる。また、
−２n-1よりも小さい値（負のオーバーフロー）を有す
る結果には値−２n-1が割り当てられる。
【００２２】第２のオーバーフローオプションは、１つ
のｎビット符号付き２の補数と１つのｎビット符号なし
２進数とについて行われる算術演算に関するものであ
り、この演算は、ｎビット符号なし結果を生成するもの
である。最大のｎビット符号付き２の補数は、値２n-1
−１を有する。最小のｎビット符号付き２の補数は、値
−２n-1を有する。最大のｎビット符号なし２進数は、
値２n−１を有する。最小のｎビット符号なし２進数
は、値０を有する。第２のオーバーフローオプションで
は、２n−１よりも大きい値（正のオーバーフロー）を
有する結果に値２n−１が割り当てられる。また、０よ
りも小さい値（負のオーバーフロー）を有する結果には
値０が割り当てられる。
【００２３】第３のオーバーフローオプションは、２つ
のｎビット符号なし２進数について行われる算術演算に
関するものである。最大のｎビット符号なし２進数は値
２ｎ−１を有する。最小のｎビット符号なし２進数は値
０を有する。第３のオーバーフローオプションでは、モ
ジュール式ラップアラウンド（ｍｏｄｕｌａｒ ｗｒａ
ｐ−ａｒｏｕｎｄ）算術が実施される。２n−１よりも
大きい値（正のオーバーフロー）を有する結果は、ラッ
プアラウンドされて、負のオーバーフローの量に基づき
０で始まる値が割り当てられる。例えば、２n−１を１
だけオーバーフローした結果には値０が割り当てられ、
２n−１を２だけオーバーフローした結果には値１が割
り当てられ、２n−１を３だけオーバーフローした結果
には値２が割り当てられる、といった具合である。０よ
りも小さい値（負のオーバーフロー）を有する結果は、
ラップアラウンドされて、オーバーフローの量に基づき
２n−１で始まる値が割り当てられる。例えば、０を１
だけ負にオーバーフローした結果には値２n−１が割り
当てられ、０を２だけ負にオーバーフローした結果には
値２n−２が割り当てられ、０を３だけ負にオーバーフ
ローした結果には値２n−３が割り当てられる、といっ
た具合である。第３のオーバーフローオプションはま
た、ｎビット符号付き２進数についても同様に良好に働
くことが当業者には理解されよう。
【００２４】第４のオーバーフローオプションは、０〜
２n-1の範囲内の２つのｎビット符号なし２進数につい
ての減算に関するものである。この減算により、(ｎ＋
１)ビットの符号付き２進数が生成され、そのうち、ｎ
ビットは差のためのもの、１ビットは符号のためのもの
である。しかし、２つのｎビット符号なし２進数の差の
絶対値は、０〜２n-1の範囲内のｎビット符号なし数と
なる。この場合、負のオーバーフローは、結果の絶対値
をとることにより取り扱われる。これは、結果が負であ
る場合にはその結果が２の（または１の）補数値に置き
換えられる、ということを意味している。２つの符号な
し数の減算では、正のオーバーフローは起こり得ない。
【００２５】第５のオーバーフローオプションは、２つ
の符号付きオペランドを扱うものであり、０〜２n-1−
１の範囲内の正の符号付き結果を生成する。
【００２６】第１のオーバーフローオプションは、第１
のオペランドの最上位ビット（符号ビット)(Ａn）と、
第２のオペランドの最上位ビット（符号ビット)(Ｂn）
と、結果の最上位ビット（符号ビット)(Ｃn）とを検査
することにより実施される。第１のオーバーフローオプ
ションを用いた加算または減算では、各オペランドの符
号ビットがともに０に等しく、結果の符号ビットが１に
等しい場合に、正のオーバーフローが生じる。これは、
次の数１のように表すことができる。
【００２７】
【数１】（Ａn＝Ｂn＝０）ＡＮＤ（Ｃn＝１） 正のオーバーフローが存在する場合、結果に値２n-1−
１が割り当てられる。
【００２８】同様に、第１のオーバーフローオプション
を用いた加算では、各オペランドの符号ビットがともに
１に等しく、結果の符号ビットが０に等しい場合に、負
のオーバーフローが生じる。これは、次の数２のように
表すことができる。
【００２９】
【数２】（Ａn＝Ｂn＝１）ＡＮＤ（Ｃn＝０） 負のオーバーフローが存在する場合、結果に値−２n-1
が割り当てられる。
【００３０】第２のオーバーフローオプションもまた、
第１の（ｎビット符号なし２進数）オペランドの最上位
ビット（Ａn）と、第２の（ｎビット符号付き２の補
数）オペランドの最上位ビット(Ｂn）と、（ｎビット符
号なし２進数）結果の最上位ビット（Ｃn）とを検査す
ることにより実施される。第２のオーバーフローオプシ
ョンを用いた加算または減算では、第２のオペランドの
符号ビットと結果の最上位ビットとが共に０に等しく、
第１のオペランドの最上位ビットが１に等しい場合に、
正のオーバーフローが生じる。これは、次の数３のよう
に表すことができる。
【００３１】
【数３】（Ｂn＝Ｃn＝０）ＡＮＤ（Ａn＝１） 正のオーバーフローが存在する場合、結果に値２n−１
が割り当てられる。
【００３２】同様に、第２のオーバーフローオプション
を用いた加算または減算では、第２のオペランドの符号
ビットと結果の最上位ビットとが共に１に等しく、第１
のオペランドの最上位ビットが０に等しい場合に、負の
オーバーフローが生じる。これは、次の数４のように表
すことができる。
【００３３】
【数４】（Ｂn＝Ｃn＝１）ＡＮＤ（Ａn＝０） 負のオーバーフローが存在する場合、結果に値０が割り
当てられる。
【００３４】第３のオーバーフローオプションは、標準
的なｎビット２の補数加算器の演算により実施される。
出力に対する付加的な変更は不要である。
【００３５】第４のオーバーフローオプションは、減算
を行うことにより実施され、中間結果が負である場合に
は、２の（または１の）補数演算をその中間結果に対し
て行って最終的な結果を形成する。第４のオーバーフロ
ーオプションの場合のオーバーフローは、Ａ−Ｂ＝Ｃで
ある場合に次の数５により検出することができる。
【００３６】
【数５】（Ａn＝０ ＡＮＤ Ｂn＝１）ＯＲ（Ａn＝Ｂn
ＡＮＤ Ｃn＝１） 他の飽和オプションも本発明の実施例にしたがって利用
することが可能である。例えば、第５のオプションで
は、第１および第２のオペランドは−２n-1〜２n-1−１
の範囲内のｎビット符号付き数となる。結果は、０〜２
n-1−１の範囲内の正のｎビット符号付き数となる。両
方のオペランドが共に正であり、結果の最上位ビットが
１である場合に、正のオーバーフローが生じる。また、
オペランドの内の少なくとも１つが負であり結果の符号
が負である場合に、または、両方のオペランドが共に負
である場合に、負のオーバーフローが生じる。正のオー
バーフローを検出するために、次の数６に従う論理が用
いられる。
【００３７】
【数６】（Ａn＝Ｂn＝０）ＡＮＤ（Ｃn＝１） また、負のオーバーフローを検出するために次の数７に
従う論理が用いられる。
【００３８】
【数７】（(Ａn＝１ ＯＲ Ｂn＝１）ＡＮＤ（Ｃn＝
１)）ＯＲ（Ａn＝Ｂn＝１） 第５のオーバーフローオプションでは、正のオーバーフ
ローが存在する場合には、結果は飽和して２n-1−１と
なる。また、負のオーバーフローが存在する場合には、
結果は飽和して０となる。
【００３９】より複雑さが増すことにはなるが、本発明
の好適な実施例は、プリシフタ27を使用した結果として
生じるオーバーフローもまた考慮している。図３ないし
図６は、本発明の好適実施例を実施する論理を示すもの
である。この論理は、加算と減算とシフトおよび加算(s
hift-and-add)とシフトおよび減算(shift-and subtrac
t)との算術演算についての実施を示している。
【００４０】図３は、オーバーフロー条件の計算を可能
とするためにプリシフタ27に付加される論理を示すもの
である。好適実施例では、プリシフタ27は、第１のオペ
ランドがＡＬＵ26に送られる前にその第１のオペランド
を左または右へ０、１、２、または３ビットだけシフト
することができる。図３の論理は、第１のオペランドの
ビットを左へ１、２、または３ビットだけシフトさせる
際にオーバーフローが発生したときを検出する。
【００４１】シフタの正の符号付きオーバーフローを検
出するプリシフタ27中の論理は、マルチプレクサ260
と、インバータ261と、論理ＮＯＲゲート262と、論理Ｎ
ＯＲゲート263と、論理ＮＯＲゲート264とを含むもので
ある。プリシフタのオペランドの上位ビットは、論理Ｎ
ＯＲゲート264の入力276に接続される。プリシフタのオ
ペランドの上位から２番目のビットは、インバータ261
の入力270と、論理ＮＯＲゲート262の入力271と、論理
ＮＯＲゲート263の入力273とに接続される。プリシフタ
のオペランドの上位から３番目のビットは、論理ＮＯＲ
ゲート262の入力272と、論理ＮＯＲゲート263の入力274
とに接続される。プリシフタのオペランドの上位から４
番目のビットは、論理ＮＯＲゲート263の入力275に接続
される。マルチプレクサ260の入力269には論理１（ＶＤ
Ｄ）信号が接続される。
【００４２】プリシフタのオペランドがシフトされなか
ったりまたは右へシフトされる演算の場合、ライン265
上のゼロシフト選択信号が起動されて、マルチプレクサ
260がライン269上の値を選択してその値が論理ＮＯＲゲ
ート264に送られるようになる。プリシフタのオペラン
ドが左へ１ビットシフトされる演算の場合には、ライン
266上の１ビット左シフト選択信号が起動されて、マル
チプレクサ260がインバータ261からの値を選択してその
値が論理ＮＯＲゲート264に送られるようになる。プリ
シフタのオペランドが左へ２ビットシフトされる演算の
場合には、ライン267上の２ビット左シフト選択信号が
起動されて、マルチプレクサ260が論理ＮＯＲゲート262
からの値を選択してその値が論理ＮＯＲゲート264に送
られるようになる。プリシフタのオペランドが左へ３ビ
ットシフトされる演算の場合には、ライン268上の３ビ
ット左シフト選択信号が起動されて、マルチプレクサ26
0が論理ＮＯＲゲート263からの値を選択してその値が論
理ＮＯＲゲート264に送られるようになる。ライン277上
の第１のプリシフタオーバーフロー信号277が論理１で
ある場合、これは、シフタの正の符号付きオーバーフロ
ーが発生したことを示している。
【００４３】シフタの負の符号付きオーバーフローを検
出するプリシフタ27中の論理は、マルチプレクサ280
と、インバータ281と、論理ＮＡＮＤゲート282と、論理
ＮＡＮＤゲート283と、論理ＮＡＮＤゲート284とを含む
ものである。プリシフタのオペランドの上位ビットは、
論理ＮＡＮＤゲート284の入力296に接続される。プリシ
フタのオペランドの上位から２番目のビットは、インバ
ータ281の入力290と、論理ＮＡＮＤゲート282の入力291
と、論理ＮＡＮＤゲート283の入力293とに接続される。
プリシフタのオペランドの上位から３番目のビットは、
論理ＮＡＮＤゲート282の入力292と論理ＮＡＮＤゲート
283の入力294とに接続される。プリシフタのオペランド
の上位から４番目のビットは、論理ＮＡＮＤゲート283
の入力295に接続される。マルチプレクサ280の入力289
には、論理０(接地)信号が接続される。
【００４４】プリシフタのオペランドがシフトされなか
ったりまたは右へシフトされる演算の場合、ライン285
上のゼロシフト選択信号が起動されて、マルチプレクサ
280がライン289上の値を選択してその値が論理ＮＡＮＤ
ゲート284に送られるようになる。プリシフタのオペラ
ンドが左へ１ビットシフトされる演算の場合には、ライ
ン286上の１ビット左シフト選択信号が起動されて、マ
ルチプレクサ280がインバータ281からの値を選択してそ
の値が論理ＮＡＮＤゲート284に送られるようになる。
プリシフタのオペランドが左へ２ビットシフトされる演
算の場合には、ライン287上の２ビット左シフト選択信
号が起動されて、マルチプレクサ280が論理ＮＡＮＤゲ
ート282からの値を選択してその値が論理ＮＡＮＤゲー
ト284に送られるようになる。プリシフタのオペランド
が左へ３ビットシフトされる演算の場合には、ライン28
8上の３ビット左シフト選択信号が起動されて、マルチ
プレクサ280が論理ＮＡＮＤゲート283からの値を選択し
てその値が論理ＮＡＮＤゲート284に送られるようにな
る。ライン297上の第２のプリシフタオーバーフロー信
号が論理０である場合、これは、シフタの負の符号付き
オーバーフローが発生したことを示している。
【００４５】図４は、オーバーフロー計算を行い、図３
に示すプリシフタの論理による結果を考慮する、ＡＬＵ
26内のオーバーフロー論理を示すものである。ＡＬＵ26
内の加算器は、プリシフタ27からの第１の加算器オペラ
ンドと補数演算回路28からの第２の加算器オペランドと
を受け取る。
【００４６】オーバーフロー計算を行うＡＬＵ26内の論
理は、インバータ211と、インバータ212と、インバータ
213と、論理ＮＯＲゲート214と、論理ＮＯＲゲート215
と、論理ＮＯＲゲート216と、論理ＮＡＮＤゲート217
と、論理ＮＡＮＤゲート218と、論理ＮＡＮＤゲート219
と、論理ＯＲゲート220と、論理ＡＮＤゲート221とを含
むものである。インバータ211の入力231には、第２の加
算器オペランドの上位ビットを反転させた値が置かれ
る。論理ＮＡＮＤゲート219の入力238には、第１の加算
器オペランドの上位ビットを反転させた値が置かれる。
論理ＮＡＮＤゲート219の入力239には、第２の加算器オ
ペランドの上位ビットを反転させた値が置かれる。論理
ＮＯＲゲート216の入力240には、第１の加算器オペラン
ドの上位ビットを反転させた値が置かれる。論理ＮＯＲ
ゲート216の入力241には、第２の加算器オペランドの上
位ビットを反転させた値が置かれる。
【００４７】論理ＮＯＲゲート214の入力223には、加算
器結果の上位ビットの桁上げ出力を反転させた値が置か
れる。論理ＮＡＮＤゲート217の入力233には、加算器結
果の上位ビットの桁上げ出力を反転させた値が置かれ
る。論理ＮＯＲゲート215の入力242には、ライン277か
らの第１のプリシフタオーバーフロー信号が置かれる。
論理ＮＡＮＤゲート218の入力243には、ライン297から
の第２のプリシフタオーバーフロー信号が置かれる。論
理ＡＮＤゲート221の入力234には、加算器結果の最上位
ビットから２番目のビットからの桁上げ出力の値が置か
れる。論理ＡＮＤゲート221の入力235には、ライン297
からの第２のプリシフタオーバーフロー信号が置かれ
る。論理ＯＲゲート220の入力236には、ライン277から
の第１のプリシフタオーバーフロー信号が置かれる。論
理ＯＲゲート220の入力237には、加算器結果の最上位ビ
ットから２番目のビットからの桁上げ出力の値が置かれ
る。
【００４８】図４の論理に示すように、オーバーフロー
の計算には、加算器結果の最上位ビットからの桁上げ出
力ではなく、その加算器結果の最上位ビットから２番目
のビットからの桁上げ出力が用いられる。当業者には理
解されるように、基本的には、最上位ビットから２番目
のビットからの桁上げ出力と最上位ビットへの入力とを
用いて最上位ビットからの桁上げ出力に含まれる情報を
導出することができ、これにより、性能がわずかに増大
する。その理由は、最上位ビットからの桁上げ出力の計
算を待つ必要がないことにある。
【００４９】ＡＬＵ26内のオーバーフロー論理は、４つ
の加算器オーバーフロー信号を生成する。ライン251上
の第１の加算器オーバーフロー信号は、符号付きオペラ
ンドと符号なしオペランドとについての演算の結果とし
て生じる正のオーバーフローが存在する場合に論理１と
なる。ライン252上の第２の加算器オーバーフロー信号
は、符号付きオペランドと符号なしオペランドとについ
ての演算の結果として生じる負のオーバーフローが存在
する場合に論理０となる。ライン253上の第３の加算器
オーバーフロー信号は、２つの符号付きオペランドにつ
いての演算の結果として生じる正のオーバーフローが存
在する場合に論理０となる。ライン254上の第４の加算
器オーバーフロー信号は、２つの符号付きオペランドに
ついての演算の結果として生じる負のオーバーフローが
存在する場合に論理１となる。
【００５０】図５は、飽和選択論理202を示す論理ブロ
ック図である。飽和選択論理202は、マルチプレクサ300
と、マルチプレクサ310と、マルチプレクサ320と、マル
チプレクサ330と、インバータ326と、インバータ336と
を含むものである。この飽和選択論理202は、図示のよ
うに、ライン251,252,253,254上のそれぞれの第１、第
２、第３、第４の加算器オーバーフロー信号を受け取
る。マルチプレクサ300の入力ライン304には論理０（接
地）信号が置かれる。マルチプレクサ310の入力ライン3
14には論理１（ＶＤＤ）信号が置かれる。マルチプレク
サ320の入力ライン324には論理０（接地）信号が置かれ
る。マルチプレクサ330の入力ライン334には論理１（Ｖ
ＤＤ）信号が置かれる。
【００５１】マルチプレクサ300,310,320,330は、３つ
の選択信号により制御される。飽和オーバーフロー機構
が２つの符号付きオペランドについて選択されるような
演算となるよう演算が選択される場合には、ライン301
上の第１の選択信号が論理１にセットされ、マルチプレ
クサ300,310,320,330がそれぞれの上側の入力を選択し
てそれぞれの出力へ送る。１つの符号付きオペランドと
１つの符号なしオペランドとについて飽和機構が選択さ
れるような演算となるように演算が選択される場合に
は、ライン302上の第２の選択信号が論理１にセットさ
れ、マルチプレクサ300,310,320,330がそれぞれの中央
の入力を選択してそれぞれの出力へ送る。飽和オーバー
フローが発生しないような演算となるように演算が選択
される場合には、ライン303上の第３の選択信号が論理
１にセットされ、マルチプレクサ300,310,320,330がそ
れぞれの下側の入力を選択してそれぞれの出力へ送る。
【００５２】飽和選択論理202は、ライン305上の第１の
選択飽和信号と、ライン315上の第２の選択飽和信号
と、ライン325上の第３の選択飽和信号と、ライン335上
の第４の選択飽和信号とを生成する。第１の選択飽和信
号が論理１の場合には、飽和論理201は、結果の最上位
ビットを論理１にするように命令される。第２の選択飽
和信号が論理０の場合には、飽和論理201は、結果の最
上位ビットを論理０にするように命令される。第３の選
択飽和信号が論理１の場合には、飽和論理201は、結果
の最上位ビットを除いた全てのビットを論理１にするよ
うに命令される。第４の選択飽和信号が論理０の場合に
は、飽和論理201は、結果の最上位ビットを除いた全て
のビットを論理０にするように命令される。
【００５３】図６は、飽和論理201を示す論理ブロック
図である。飽和論理201は、論理ＡＮＤゲート341と、論
理ＯＲゲート340と、論理ＡＮＤゲート351と、論理ＯＲ
ゲート350とを含むものである。論理ＡＮＤゲート351お
よび論理ＯＲゲート350は、ＡＬＵ結果207の最上位ビッ
トを除いたあらゆるビット毎に複製されるものである。
【００５４】ライン342上にオーバーフロー修正結果208
の最上位ビットを生成するために、飽和論理201は、ラ
イン344上のＡＬＵの結果207の最上位ビットと、ライン
305上の第１の選択飽和信号と、ライン315上の第２の選
択飽和信号とを受け取る。
【００５５】また、オーバーフロー修正結果208の最上
位ビット以外の各ビットを生成するために、論理ＡＮＤ
ゲート351および論理ＯＲゲート350が各ビット毎に複製
される。オーバーフロー修正結果208の最上位ビット以
外の各ビット毎に、飽和論理201は、ライン354上のＡＬ
Ｕ結果207のビットと、ライン325上の第３の選択飽和信
号と、ライン335上の第４の選択飽和信号とを受け取っ
て、オーバーフロー修正結果208の対応するビットをラ
イン352上に生成する。
【００５６】図６に示す論理の後にまたはその論理と並
列にインバータを設けることにより、上記の第４のオー
バーフローオプションで説明した１の補数演算を実施す
ることができる。当業者には自明であるように、２の補
数演算を実施するためには、第４のオーバーフローオプ
ションの場合には、１の桁上げ入力も必要となる。
【００５７】第５のオプションを実施するためには更に
論理を付加する必要がある。図１１は、オーバーフロー
計算を行い、図３に示すプリシフタ論理による結果を考
慮する、第５のオプションについてのＡＬＵ26内のオー
バーフロー論理を示すものである。第５のオプションに
ついてオーバーフロー計算を行うＡＬＵ26内の論理は、
インバータ412と、インバータ413と、論理ＮＯＲゲート
416と、論理ＮＡＮＤゲート418と、論理ＮＡＮＤゲート
419と、論理ＯＲゲート420と、論理ＮＡＮＤゲート421
とを含むものである。論理ＮＡＮＤゲート419の入力438
には、第１の加算器オペランドの上位ビットを反転させ
た値が置かれる。論理ＮＡＮＤゲート419の入力439に
は、第２の加算器オペランドの上位ビットを反転させた
値が置かれる。論理ＮＯＲゲート416の入力440には、第
１の加算器オペランドの上位ビットを反転させた値が置
かれる。論理ＮＯＲゲート416の入力441には、第２の加
算器オペランドの上位ビットを反転させた値が置かれ
る。
【００５８】論理ＮＡＮＤゲート421の入力434には、加
算器結果の最上位ビットの次のビットからの桁上げ出力
（即ち、最上位ビットへの桁上げ入力）の値が置かれ
る。論理ＯＲゲート420の入力437には、加算器結果の最
上位ビットの次のビットからの桁上げ出力（即ち、最上
位ビットへの桁上げ入力）の値が置かれる。
【００５９】第５のオプションについてのＡＬＵ26内の
オーバーフロー論理は、２つの加算器オーバーフロー信
号を生成する。ライン453上の第１の加算器オーバーフ
ロー信号は、２つの符号付きオペランドについての演算
の結果として生じる正のオーバーフローが存在する場合
に論理０となる。ライン454上の第２の加算器オーバー
フロー信号は、２つの符号付きオペランドについての演
算の結果として生じる負のオーバーフローが存在する場
合に論理１となる。
【００６０】図１２は、第５のオプションについての飽
和選択論理202を示す論理ブロック図である。飽和選択
論理202は、マルチプレクサ500と、マルチプレクサ510
と、マルチプレクサ520と、マルチプレクサ530と、イン
バータ526と、インバータ536とを含むものである。第５
のオプションについての飽和選択論理202は、図示のよ
うにライン453,454上のそれぞれの第１および第２の加
算器オーバーフロー信号を受け取る。論理０（接地）信
号がマルチプレクサ500の入力ライン503,504上に置かれ
る。論理０（接地）信号がマルチプレクサ510の入力ラ
イン513上に置かれる。論理１（ＶＤＤ）信号がマルチ
プレクサ510の入力ライン514上に置かれる。論理０（接
地）信号がマルチプレクサ520の入力ライン524上に置か
れる。論理１（ＶＤＤ）信号がマルチプレクサ530の入
力ライン534上に置かれる。
【００６１】マルチプレクサ500,510,520,530は２つの
選択信号により制御される。第５のオプションに従って
飽和オーバーフロー機構が２つの符号付きオペランドに
ついて選択されるような演算となるように演算が選択さ
れる場合には、ライン501上の第１の選択信号が論理１
にセットされ、マルチプレクサ500,510,520,530がそれ
ぞれの上側の入力を選択してそれぞれの出力へ送る。飽
和オーバーフローが発生しないような演算となるように
演算が選択される場合には、ライン502上の第２の選択
信号が論理１にセットされ、マルチプレクサ500,510,52
0,530がそれぞれの下側の入力を選択してそれぞれの出
力へ送る。
【００６２】第５のオプションについての飽和選択論理
202は、ライン505上に第１の選択飽和信号を、ライン51
5上に第２の選択飽和信号を、ライン525上に第３の選択
飽和信号を、ライン535上に第４の選択飽和信号を生成
する。第１の選択飽和信号が論理１の場合、飽和論理20
1は、結果の最上位ビットを論理１にするように命令さ
れる。第２の選択飽和信号が論理０の場合には、飽和論
理201は、結果の最上位ビットを論理０にするように命
令される。第３の選択飽和信号が論理１の場合には、飽
和論理201は、結果の最上位ビットを除いた全てのビッ
トを論理１にするように命令される。第４の選択飽和信
号が論理０の場合には、飽和論理201は、結果の最上位
ビットを除いた全てのビットを論理０にするように命令
される。
【００６３】本発明の上記説明は、非区分化(non-parti
tioned)ＡＬＵを用いた演算について説明したものであ
るが、本発明はまた、データの並列処理が可能となるよ
うにＡＬＵが区分化されている場合にも非常に有用なも
のである。この場合には、ＡＬＵの各区分毎に別個のオ
ーバーフローハードウェアを用いることができる。
【００６４】例えば、２つに区分化されたＡＬＵ26を図
７に示す。第１の区分41は、第１のオペランドの下位ビ
ット42と第２のオペランドの下位ビット43とについて演
算を行って下位ビット結果44を生成する。第２の区分51
は、第１のオペランドの上位ビット52と第２のオペラン
ドの上位ビット53とについて演算を行って上位ビット結
果54を生成する。
【００６５】制御入力49に応じてセレクタ50を使用し
て、データパス45上の情報を第１の区分41から第２の区
分51へ伝達させること、またはデータパス45上の情報が
第１の区分41から第２の区分51へと伝達する前にその情
報を遮断することが可能となる。特に、フルワードオペ
ランドについて行われる算術演算の場合に、情報を第１
の区分41からセレクタ50を介して第２の区分51へと伝達
させることが可能である。ハーフワードオペランドにつ
いて行われる並列算術演算の場合には、セレクタ50は、
情報が第１の区分41から第２の区分51に伝達するのを阻
止する。一般に、論理演算では、第１の区分41から第２
の区分51へ情報が伝達することはない。
【００６６】例えば、32ビット幅のデータパスを有する
コンピュータでは、各フルワードオペランドは32ビット
である。したがって、32ビットのフルワードオペランド
を用いて演算を行う場合には、セレクタ50が、情報が第
１の区分41からセレクタ50を介して第２の区分51へと伝
わることができるようにしている。16ビットのハーフワ
ードオペランドを用いて２つの並列演算を行う場合に
は、セレクタ50は、情報が第１の区分41からセレクタ50
を介して第２の区分51へ伝達するのを阻止する。その代
わりにライン59上の値が区分51に送られる。「加算」が
行われている場合には、論理０が入力ライン59上に置か
れる。「減算」が行われている場合には、論理１が入力
ライン59上に置かれる。
【００６７】本発明の好適な実施例では、図１に示すＡ
ＬＵ26により行われる一般的な算術演算は２の補数加算
である。当業者には理解されるように、ＡＬＵにおいて
２の補数加算演算を行う前に２の補数演算回路28を用い
てオペランドについて２の補数演算を行うことにより２
の補数減算が実施される。また、ＡＬＵにおいて２の補
数加算演算を行う前にプリシフタ27を用いてオペランド
のプリシフトを行うことにより、シフトおよび加算演算
が実施される。
【００６８】図８は、本発明の好適実施例によるＡＬＵ
26内の桁上げ伝搬加算を用いた２の補数加算器の実施態
様を示すものである。代替的には、ＡＬＵ26は、桁上げ
先回り制御を用いた２の補数加算器を含むものとなる。
半加算器60は、第１のオペランドの単一ビットＸ0と第
２のオペランドの単一ビットＹ0とを受け取る。この半
加算器60は、和ビットＺ0および桁上げビットＣ0を生成
する。全加算器61は、第１のオペランドの単一ビットＸ
1と、第２のオペランドの単一ビットＹ1と、桁上げビッ
トＣ0とを受け取る。この全加算器61は、和ビットＺ1お
よび桁上げビットＣ1を生成する。全加算器65は、第１
のオペランドの単一ビットＸi-1と、第２のオペランド
の単一ビットＹi-1と、前の加算器からの桁上げビット
（即ち、図示しないがＣi-2）とを受け取る。この全加
算器65は、和ビットＺi-1および桁上げビットＣi-1を生
成する。全加算器66は、第１のオペランドの単一ビット
Ｘiと第２のオペランドの単一ビットＹiとを受け取る。
全加算器66はまた、イネーブルビット49の値に応じて、
セレクタ50（または当業者に理解されるような等価の論
理回路）を介して桁上げビットＣi-1を受け取る。この
全加算器66は、和ビットＺiおよび桁上げビットＣiを生
成する。全加算器69は、第１のオペランドの単一ビット
Ｘj-1と、第２のオペランドの単一ビットＹj-1と、前の
加算器からの桁上げビット（図示せず）とを受け取る。
この全加算器69は、和ビットＺj-1および桁上げビット
Ｃj-1を生成する。
【００６９】図８に示す加算器の実施例において、
「j」はデータパスの大きさおよびフルワード演算のビ
ット長である。また、「i」は「j」を２で割ったものに
等しい。例えば、「j」は32に等しく「i」は16に等し
い。当業者には理解されるように、「j」はいかなる値
でもよく、「i」は「j」よりも小さいいかなる値でもよ
い。
【００７０】セレクタ50は図８にも示されている。
「ｊ」ビットのフルワードオペランドを用いて演算を行
う場合、イネーブルビット49は論理１に等しく、桁上げ
がセレクタ50を介して全加算器66へ伝達することが可能
となる。「ｉ」ビットのハーフワードオペランドを用い
て２つの並列演算を行う場合には、イネーブルビット49
は論理０に等しく、桁上げがセレクタ50を介して全加算
器66に伝達することが阻止される。その代わりに、ライ
ン59上の値が全加算器66に送られる。「加算」が行われ
ている場合には、論理０が入力ライン59上に置かれる。
「減算」が行われている場合には、論理１が入力ライン
59上に置かれる。
【００７１】図７および図８は、２つの区分を有するＡ
ＬＵ26の実施態様を説明するものであるが、本発明の別
の好適実施例に従って設計されたＡＬＵは、ＡＬＵを様
々に区分することができるものである。例えば、本発明
の好適な代替実施例によるＡＬＵ26の簡略ブロック図を
図９に示す。同図において、ＡＬＵ26は４つに区分化さ
れている。第１の区分71は、第１のオペランドの下位ビ
ット72と第２のオペランドの下位ビット73とについて演
算を行って下位ビット結果74を生成する。第２の区分81
は、第１のオペランドのビット82と第２のオペランドの
ビット83とについて演算を行って結果ビット84を生成す
る。第３の区分91は、第１のオペランドのビット92と第
２のオペランドのビット93とについて演算を行って結果
ビット94を生成する。第４の区分101は、第１のオペラ
ンドの上位ビット102と第２のオペランドの上位ビット1
03とについて演算を行って上位ビット結果104を生成す
る。
【００７２】制御入力79に応じてセレクタ80が用いられ
て、データパス75上の情報が第１の区分71から第２の区
分81へ伝達することが可能になり、または、データパス
75上の情報が第１の区分71から第２の区分81へ伝達する
前にその情報が遮断される。特に、フルワードオペラン
ドまたはハーフワードオペランドについて行われる算術
演算の場合には、情報が第１の区分71からセレクタ80を
介して第２の区分81に伝達することが可能となってい
る。クォーターワードオペランドについて行われる並列
算術演算の場合には、情報が第１の区分71から第２の区
分81に伝達するのをセレクタ80が阻止する。その代わり
に、ライン88上の値が区分81に送られる。「加算」が行
われている場合には論理０がライン88上に置かれる。ま
た、「減算」が行われている場合には論理１がライン88
上に置かれる。一般に、論理演算において区分間で情報
が伝達することはない。
【００７３】制御入力89に応じてセレクタ90が用いられ
て、データパス85上の情報が第２の区分81から第３の区
分91に伝達することが可能になり、または、データパス
85上の情報が第２の区分81から第３の区分91に伝達する
前にその情報が遮断される。特に、フルワードオペラン
ドについて行われる算術演算の場合には、情報は第２の
区分81からセレクタ90を介して第３の区分91に伝達する
ことが可能となる。クォーターワードオペランドまたは
ハーフワードオペランドについて行われる並列算術演算
の場合には、セレクタ90は、情報が第２の区分81から第
３の区分91に伝達するのを阻止する。その代わりに、ラ
イン98上の値が区分91に送られる。「加算」が行われて
いる場合には、論理０がライン98上に置かれる。「減
算」が行われている場合には、論理１がライン98上に置
かれる。
【００７４】制御入力99に応じてセレクタ100が用いら
れて、データパス95上の情報が第３の区分91から第４の
区分101に伝達することを可能になり、または、データ
パス95上の情報が第３の区分91から第４の区分101に伝
達する前にその情報が遮断される。特に、フルワードオ
ペランドおよびハーフワードオペランドについて行われ
る算術演算の場合には、情報は、第３の区分91からセレ
クタ100を介して第４の区分101に伝達することが可能と
なる。クォーターワードオペランドについて行われる並
列算術演算の場合には、セレクタ100は、情報が第３の
区分91から第４の区分101に伝達するのを阻止する。そ
の代わりに、ライン108上の値が区分101に送られる。
「加算」が行われている場合には論理０がライン108上
に置かれる。「減算」が行われている場合には、論理１
がライン108上に置かれる。
【００７５】例えば、64ビット幅のデータパスを有する
コンピュータでは、各フルワードオペランドは64ビット
となる。したがって、64ビットのフルワードオペランド
を用いて演算を行う場合には、セレクタ80は、情報が第
１の区分71からセレクタ80を介して第２の区分81に伝達
することを可能にし、セレクタ90は、情報が第２の区分
81からセレクタ90を介して第３の区分91に伝達すること
を可能にし、セレクタ100は、情報が第３の区分91から
セレクタ100を介して第４の区分101に伝達することを可
能にする。32ビットのハーフワードオペランドを用いて
２つの並列演算を行う場合には、セレクタ80は、情報が
第１の区分71からセレクタ80を介して第２の区分81に伝
達することを可能にし、セレクタ90は、情報が第２の区
分81からセレクタ90を介して第３の区分91に伝達するの
を阻止し、セレクタ100は、情報が第３の区分91からセ
レクタ100を介して第４の区分101に伝達することを可能
にする。16ビットのクォーターワードオペランドを用い
て４つの並列演算を行う場合には、セレクタ80は、情報
が第１の区分71からセレクタ80を介して第２の区分81に
伝達するのを阻止し、セレクタ90は、情報が第２の区分
81からセレクタ90を介して第３の区分91に伝達するのを
阻止し、セレクタ100は、情報が第３の区分91からセレ
クタ100を介して第４の区分101に伝達するのを阻止す
る。
【００７６】本発明の好適実施例による並列処理に他の
グループ化を用いることもできる。例えば、64ビット幅
のデータパスを有するコンピュータにおいて、２つの16
ビットの算術演算と４つの８ビットの算術演算とが全て
同時に行われるように制御入力を選択することができ
る。更に、合計がワードサイズ以下であれば如何なるビ
ットの組み合わせも用いることができる。例えば、17ビ
ットと３ビットと16ビットと12ビットと５ビットと11ビ
ットとの算術演算の並列処理も同時に行うことができ
る。上述の原理は、桁上げ先回り制御式加算器にも適用
可能なものである。
【００７７】当業者には理解されるように、本発明の原
理は、コンピュータシステムのＡＬＵ内の算術演算に限
られるものではない。例えば、ＡＬＵにおける図示のよ
うな区分化は、データについて演算を行うコンピュータ
システム内の他のエンティティにも拡張することができ
る。例えば、図１０は、プリシフタ27において実施した
本発明を示すものである。本発明の同一の実施例は、シ
フタ29の実施にも用いることができる。プリシフタ27お
よびシフタ29の区分化は、例えば、並列のシフト・加算
演算や並列のシフト演算の実施を考慮したものである。
【００７８】図示のプリシフタ27（またはシフタ29）
は、シフトレジスタ１ビットスライス160と、シフトレ
ジスタ１ビットスライス161と、シフトレジスタ１ビッ
トスライス165と、シフトレジスタ１ビットスライス166
と、シフトレジスタ１ビットスライス169とを含むもの
である。
【００７９】データが左にシフトされる場合には、入力
171上のデータ（典型的には論理値０）が、シフトレジ
スタ１ビットスライス160への入力として用いられる。
また、データが右にシフトされる場合には、セレクタ17
5が、制御入力182に応じて、入力181上のデータ（論理
値０または論理値１）を選択するか、またはシフトレジ
スタ１ビットスライス169が現在記憶している値を選択
して、シフトレジスタ１ビットスライス169に入力す
る。
【００８０】シフタが区分化されるところには必ず、更
なるセレクタがシフタに付加される。例えば、図１０
は、シフトレジスタ１ビットスライス165,166間で区分
化されたシフタを示している。同図ではセレクタ174お
よびセレクタ173が付加されている。区分化されたオペ
ランドについてのシフト演算の場合には、データが左に
シフトされる際に、セレクタ173が、制御入力185に応じ
て入力172上のデータ（典型的には論理値０）を選択し
てシフトレジスタ１ビットスライス166への入力として
用いる。フルワードオペランドについてのシフト演算の
場合には、データが左にシフトされる際に、セレクタ17
3が、シフトレジスタ１ビットスライス165からの出力を
選択してシフトレジスタ１ビットスライス166への入力
として用いる。
【００８１】区分化されたオペランドについてのシフト
演算の場合には、データが右にシフトされる際に、セレ
クタ174が、制御入力184に応じて入力183上のデータ
（論理値０または論理値１）を選択するか、またはシフ
トレジスタ１ビットスライス166が現在記憶している値
を選択して、シフトレジスタ１ビットスライス165に入
力する。フルワードオペランドに関するシフト演算の場
合には、データが右にシフトされる際に、セレクタ174
が、シフトレジスタ１ビットスライス166からの出力を
選択して、シフトレジスタ１ビットスライス165への入
力として用いる。
【００８２】図１０は、２つの区分のみを有するシフタ
を示したものである。ＡＬＵにおける区分化に関する上
記説明から理解されるように、シフタは様々な態様で区
分化することができる。例えば、64ビットシフタは、
２、４、８、16、32、または64ビットの等しい大きさの
区分に区分化することが可能である。加えて、各区分が
それぞれ等しい数のビットについて演算を行うことは本
発明の要件ではない。
【００８３】上記実施例は、一連の１ビットスライスか
らなるシフトレジスタとして実施されたプリシフタ27お
よびシフタ29について説明したものであるが、他の好適
な代替実施例として、プリシフタとシフタをマルチプレ
クサを用いて実施したものが挙げられる。典型的には、
プリシフタ27は１レベルのマルチプレクサにより実施さ
れる。これは、プリシフタ27が多くとも少数のビット
（例えば０、１、２、３または４ビット）だけしかシフ
トできないのが普通だからである。シフタ29は、典型的
には３レベルのマルチプレクサにより実施される。この
場合、各レベルのマルチプレクサは４→１マルチプレク
サとなる。例えば、64ビットシフタ29では、第１レベル
のマルチプレクサは、０、16、32または48ビットのいず
れかをシフトすることになる。第２レベルのマルチプレ
クサは、０、４、８または12ビットのいずれかをシフト
することができる。第３レベルのマルチプレクサは、
０、１、２または３ビットのいずれかをシフトすること
ができる。これにより、０から63までのいかなる数のビ
ットもシフトすることが可能となる。このような３段の
マルチプレクサからなるシフタにおいても、１ビットス
ライスはなお識別することができる。しかし、当業者に
は理解されるように、いかなる２つのビット間のシフト
も、３つのマルチプレクサ段の内の１つ以上においてブ
ロックされなければならない場合がある。。
【００８４】上記説明は、本発明の単なる例示としての
方法および実施例を開示し説明したものである。当業者
には理解されるように、本発明の思想および本質的な特
徴から逸脱することなく本発明を他の特定形態で実施す
ることが可能である。したがって、本発明の開示は、特
許請求の範囲に記載の本発明の範囲の例示を意図したも
のであり、本発明の範囲を制限することを意図したもの
ではない。
【００８５】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
【００８６】１．第１のｎビット符号なし２進数オペラ
ンドと第２のｎビット符号付き２進数オペランドとにつ
いて第１の算術演算を行ってｎビット符号なし２進数結
果を生成する第１の算術演算手段と、その第１の算術演
算手段に接続され、正のオーバーフローが存在する場合
に前記ｎビット符号なし２進数結果に値２n−１を割り
当てる、第１の正オーバーフロー手段と、前記第１の算
術演算手段に接続され、負のオーバーフローが存在する
場合に前記ｎビット符号なし２進数結果に値０を割り当
てる、第１の負オーバーフロー手段とを備えることを特
徴とする、計算システム。
【００８７】２．前記第１の正オーバーフロー手段が、
前記第１のｎビット符号なし２進数オペランドの最上位
ビットが１に等しく、前記第２のｎビット符号付き２進
数オペランドの最上位ビットが０に等しく、前記ｎビッ
ト符号なし２進数結果の最上位ビットが０に等しい場合
に前記ｎビット符号なし２進数結果に値２n−１を割り
当てる手段を備え、前記第１の負オーバーフロー手段
が、前記第１のｎビット符号なし２進数オペランドの最
上位ビットが０に等しく、前記第２のｎビット符号付き
２進数オペランドの最上位ビットが１に等しく、前記ｎ
ビット符号なし２進数結果の最上位ビットが１に等しい
場合に前記ｎビット符号なし２進数結果に値０を割り当
てる手段を備えている、前項１記載の計算システム。
【００８８】３．２つのｎビット符号付き２進数オペラ
ンドについて第２の算術演算を行ってｎビット符号付き
２進数結果を生成する第２の算術演算手段と、その第２
の算術演算手段に接続され、その第２の算術演算の結果
として生じる正のオーバーフローが存在する場合に前記
ｎビット符号付き２進数結果に値２n- 1−１を割り当て
る、第２の正オーバーフロー手段と、前記第２の算術演
算手段に接続され、その第２の算術演算の結果として生
じる負のオーバーフローが存在する場合に前記ｎビット
符号付き２進数結果に値−２n-1を割り当てる、第２の
負オーバーフロー手段とを更に備えている、前項１記載
の計算システム。
【００８９】４．前記計算システムが、単一の命令に応
じて多数の演算を実施し、前記第２の算術演算が、算術
論理演算装置において同時に行われる複数の並列演算の
内の１つとなる、前項３記載の計算システム。
【００９０】５．前記第１の正オーバーフロー手段が、
前記第１のｎビット符号なし２進数オペランドの最上位
ビットが１に等しく、前記第２のｎビット符号付き２進
数オペランドの最上位ビットが０に等しく、前記ｎビッ
ト符号なし２進数結果の最上位ビットが０に等しい場合
に前記ｎビット符号なし２進数結果に値２n−１を割り
当てる手段を備え、前記第１の負オーバーフロー手段
が、前記第１のｎビット符号なし２進数オペランドの最
上位ビットが０に等しく、前記第２のｎビット符号付き
２進数オペランドの最上位ビットが１に等しく、前記ｎ
ビット符号なし２進数結果の最上位ビットが１に等しい
場合に前記ｎビット符号なし２進数結果に値０を割り当
てる手段を備え、前記第２の正オーバーフロー手段が、
前記２つのｎビット符号付き２進数オペランドの最上位
ビットが共に０に等しく、前記ｎビット符号付き２進数
結果の最上位ビットが１に等しい場合に前記ｎビット符
号付き２進数結果に値２n-1−１を割り当てる手段を備
え、前記第２の負オーバーフロー手段が、前記２つのｎ
ビット符号付き２進数オペランドの最上位ビットが共に
１に等しく、前記ｎビット符号付き２進数結果の最上位
ビットが０に等しい場合に前記ｎビット符号付き２進数
結果に値−２n-1を割り当てる手段を備えている、前項
３記載の計算システム。
【００９１】６．２つのｎビット符号なしオペランドに
ついて減算演算を行って(ｎ＋１)ビット符号付き２進数
中間結果を生成する第３の算術演算手段と、その第３の
算術演算手段に接続され、前記(ｎ＋１)ビット符号付き
２進数中間結果が負である場合にその(ｎ＋１)ビット符
号付き２進数中間結果について補数演算を行うことによ
りｎビット符号なし２進数最終結果を提供する、第３の
負オーバーフロー手段とを更に備えている、前項３記載
の計算システム。
【００９２】７．前記計算システムが、単一の命令に応
じて多数の演算を実施し、前記第３の算術演算が、算術
論理演算装置において同時に行われる複数の並列演算の
内の１つとなる、前項６記載の計算システム。
【００９３】８．前記第２の算術演算手段がｎビット２
の補数加算器を備え、前記計算システムが、前記第１の
正オーバーフロー手段、前記第１の負オーバーフロー手
段、前記第２の正オーバーフロー手段、および前記第２
の負オーバーフロー手段の演算を選択に応じてオーバー
ライドして前記ｎビット２の補数加算器の出力がｎビッ
ト２進数結果として用いられるようにする選択手段を更
に備えている、前項３記載の計算システム。
【００９４】９．前記計算システムが単一の命令に応じ
て多数の演算を実施して、前記第１の算術演算が算術論
理演算装置において同時に行われる複数の並列演算の内
の１つとなる、前項８記載の計算システム。
【００９５】１０．前記第１の算術演算手段がｎビット
２の補数加算器により行われる演算を含んでいる、前項
１記載の計算システム。
【００９６】１１．前記第１の正オーバーフロー手段
が、前記第１のｎビット符号なし２進数オペランドの最
上位ビットが１に等しく、前記第２のｎビット符号付き
２進数オペランドの最上位ビットが０に等しく、前記ｎ
ビット符号なし２進数結果の最上位ビットが０に等しい
場合に第１の正オーバーフロー信号を生成するオーバー
フロー検出論理と、そのオーバーフロー検出論理および
前記ｎビット２の補数加算器の出力に接続され、前記第
１の正オーバーフロー信号と前記第１の算術演算が行わ
れていることを示す第１の選択とに応じて前記ｎビット
２の補数加算器の出力を値２n−１に置き換える、飽和
論理とを備えている、前項１０記載の計算システム。
【００９７】１２．前記第１の負オーバーフロー手段
が、前記第１のｎビット符号なし２進数オペランドの最
上位ビットが０に等しく、前記第２のｎビット符号付き
２進数オペランドの最上位ビットが１に等しく、前記ｎ
ビット符号なし２進数結果の最上位ビットが１に等しい
場合に第１の負オーバーフロー信号を生成するオーバー
フロー検出論理と、前記第１の負オーバーフロー信号と
前記第１の算術演算が行われていることを示す第１の選
択とに応じて前記ｎビット２の補数加算器の出力を値０
に置き換える飽和論理とを備えている、前項１１記載の
計算システム。
【００９８】１３．前記ｎビット２の補数加算器の入力
に接続され、選択に応じてｎビット２進数オペランドが
前記ｎビット２の補数加算器により受容される前にその
ｎビット２進数オペランドをシフトさせるプリシフタを
更に備え、前記オーバーフロー検出論理が、前記ｎビッ
ト２進数オペランドが前記ｎビット２の補数加算器によ
り受容される前にプリシフタがそのｎビット２進数オペ
ランドを左へシフトさせる結果として生じる正のオーバ
ーフローを更に検出する、前項１２記載の計算システ
ム。
【００９９】１４．前記計算システムが単一の命令に応
じて多数の演算を実施し、前記第１の算術演算が算術論
理演算装置において同時に行われる複数の並列演算の内
の１つとなる、前項１記載の計算システム。
【０１００】１５．ハードウェア論理素子により実施さ
れるコンピュータ内の方法であって、この方法が、(a)
算術論理演算装置において第１のｎビット符号なし２進
数オペランドと第２のｎビット符号付き２進数オペラン
ドとについて第１の算術演算を行ってｎビット符号なし
２進数結果を生成し、(b)前記ｎビット符号なし２進数
結果に正のオーバーフローが存在するか否かを判定する
ためのチェックを行い、(c)そのステップ(b)でのチェッ
クにより正のオーバーフローが存在すると判定された場
合に、前記ｎビット符号なし２進数結果に値２n−１を
割り当て、(d)前記ｎビット符号なし２進数結果に負の
オーバーフローが存在するか否かを判定するためのチェ
ックを行い、(e)そのステップ(d)でのチェックにより負
のオーバーフローが存在すると判定された場合に、前記
ｎビット符号なし２進数結果に値０を割り当てる、とい
各ステップを含むことを特徴とする、ハードウェア論理
素子により実施されるコンピュータ内の方法。
【０１０１】１６．前記ステップ(b)が、前記第１のｎ
ビット符号なし２進数オペランドの最上位ビットが１に
等しく、前記第２のｎビット符号付き２進数オペランド
の最上位ビットが０に等しく、前記ｎビット符号なし２
進数結果の最上位ビットが０に等しい場合に正のオーバ
ーフローが存在すると判定することを含み、前記ステッ
プ(d)が、前記第１のｎビット符号なし２進数オペラン
ドの最上位ビットが０に等しく、前記第２のｎビット符
号付き２進数オペランドの最上位ビットが１に等しく、
前記ｎビット符号なし２進数結果の最上位ビットが１に
等しい場合に負のオーバーフローが存在すると判定する
ことを含む、前項１５記載の方法。
【０１０２】１７．(f)前記算術論理演算装置において
２つのｎビット符号付き２進数オペランドについて第２
の算術演算を行ってｎビット符号付き２進数結果を生成
し、(g)そのｎビット符号付き２進数結果に正のオーバ
ーフローが存在するか否かを判定するためのチェックを
行い、(h)そのステップ(g)でのチェックにより正のオー
バーフローが存在すると判定された場合に、前記ｎビッ
ト符号付き２進数結果に値２n-1−１を割り当て、(i)前
記ｎビット符号付き２進数結果に負のオーバーフローが
存在するか否かを判定するためのチェックを行い、(j)
そのステップ(i)でのチェックにより負のオーバーフロ
ーが存在すると判定された場合に、前記ｎビット符号付
き２進数結果に値−２n-1を割り当てる、という各ステ
ップを更に含む、前項１５記載の方法。
【０１０３】１８．(k)前記第２の算術演算が算術論理
演算装置において同時に行われる複数の並列演算の内の
１つとなるように前記ステップ(f)と並列に追加の算術
演算を行う、というステップを更に含む、前項１７記載
の方法。
【０１０４】１９．前記ステップ(b)が、前記第１のｎ
ビット符号なし２進数オペランドの最上位ビットが１に
等しく、前記第２のｎビット符号付き２進数オペランド
の最上位ビットが０に等しく、前記ｎビット符号なし２
進数結果の最上位ビットが０に等しい場合に正のオーバ
ーフローが存在すると判定することを含み、前記ステッ
プ(d)が、前記第１のｎビット符号なし２進数オペラン
ドの最上位ビットが０に等しく、前記第２のｎビット符
号付き２進数オペランドの最上位ビットが１に等しく、
前記ｎビット符号なし２進数結果の前記最上位ビットが
１に等しい場合に負のオーバーフローが存在すると判定
することを含み、前記ステップ(g)が、前記２つのｎビ
ット符号付き２進数オペランドの最上位ビットが共に０
に等しく、前記ｎビット符号付き２進数結果の最上位ビ
ットが１に等しい場合に正のオーバーフローが存在する
と判定することを含み、前記ステップ(i)が、前記２つ
のｎビット符号付き２進数オペランドの最上位ビットが
共に１に等しく、前記ｎビット符号付き２進数結果の最
上位ビットが０に等しい場合に負のオーバーフローが存
在すると判定することを含む、前項１７記載の方法。
【０１０５】２０．(k)前記算術論理演算装置において
２つのｎビット符号なしオペランドについて減算演算を
行って(ｎ＋１)ビット符号付き２進数中間結果を生成
し、(l)前記(ｎ＋１)ビット符号付き２進数中間結果が
負であるか否かを判定するためのチェックを行い、(m)
そのステップ(l)でのチェックにより前記(ｎ＋１)ビッ
ト符号付き２進数中間結果が負であると判定された場合
に、その(ｎ＋１)ビット符号付き２進数中間結果につい
て補数演算を行ってｎビット符号なし２進数最終結果を
生成する、という各ステップを更に含む、前項１７記載
の方法。
【０１０６】２１．(n)前記減算演算が算術論理演算装
置において同時に行われる複数の並列演算の内の１つと
なるように前記ステップ(k)と並列に追加の算術演算を
行う、というステップを更に含む、前項２０記載の方
法。
【０１０７】２２．(f)前記算術論理演算装置において
ｎビット２の補数加算器を用いて２つのｎビット２進数
オペランドについて第３の算術演算を行って、オーバー
フロー演算が行われることのないｎビット２進数結果を
生成する、というステップを更に含む、前項１７記載の
方法。
【０１０８】２３．前記ステップ(a)において、前記第
１の算術演算がｎビット２の補数加算器により行われる
演算である、前項１５記載の方法。
【０１０９】２４．(f)ｎビット２進数オペランドを前
記ステップ(a)を行う前にシフトする、というステップ
を更に含み、前記ステップ(b)が、前記ステップ(f)を行
った結果として正のオーバーフローが生じるか否かを判
定するためのチェックを行うことを含む、前項２３記載
の方法。
【０１１０】２５．(f)前記第１の算術演算が、算術論
理演算装置において同時に行われる複数の並列演算の内
の１つとなるように前記ステップ(a)と並列に追加の算
術演算を行う、というステップを更に含む、前項１５記
載の方法。
【０１１１】２６．第１のｎビット符号付き２進数オペ
ランドと第２のｎビット符号付き２進数オペランドとに
ついて第１の算術演算を行ってｎビット正符号付き２進
数結果を生成する第１の算術演算手段と、その第１の算
術演算手段に接続され、正のオーバーフローが存在する
場合に前記ｎビットの正符号付き２進数結果に値２n-1
−１を割り当てる、第１の正オーバーフロー手段と、前
記第１の算術演算手段に接続され、負のオーバーフロー
が存在する場合に前記ｎビット正符号付き２進数結果に
値０を割り当てる、第１の負オーバーフロー手段とを備
えることを特徴とする、計算システム。
【０１１２】２７．前記第１の正オーバーフロー手段
が、前記第１のｎビット符号付き２進数オペランドの最
上位ビットが０に等しく、前記第２のｎビット符号付き
２進数オペランドの最上位ビットが０に等しく、前記ｎ
ビット正符号付き２進数結果の最上位ビットが１に等し
い場合に前記ｎビット正符号付き２進数結果に値２n-1
−１を割り当てる手段を含み、前記第１の負オーバーフ
ロー手段が、前記ｎビット正符号付き２進数結果の最上
位ビットが１に等しく、前記第１のｎビット符号付き２
進数オペランドの最上位ビットと前記第２のｎビット符
号付き２進数オペランドの最上位ビットとのどちらか１
つが１に等しい場合に前記ｎビット正符号付き２進数結
果に値０を割り当て、前記第１のｎビット符号付き２進
数オペランドの最上位ビットと前記第２のｎビット符号
付き２進数オペランドの最上位ビットとが共に１に等し
い場合に前記ｎビット正符号付き２進数結果に値０を割
り当てる手段を含む、前項２６記載の計算システム。
【０１１３】２８．ハードウェア論理素子により実施さ
れるコンピュータ内の方法であって、この方法が、(a)
算術論理演算装置において第１のｎビット符号付き２進
数オペランドと第２のｎビット符号付き２進数オペラン
ドとについて第１の算術演算を行ってｎビット正符号付
き２進数結果を生成し、(b)前記ｎビット正符号付き２
進数結果に正のオーバーフローが存在するか否かを判定
するためのチェックを行い、(c)そのステップ(b)でのチ
ェックにより正のオーバーフローが存在すると判定され
た場合に、前記ｎビット正符号付き２進数結果に値２
n-1−１を割り当て、(d)前記ｎビット正符号付き２進数
結果に負のオーバーフローが存在するか否かを判定する
ためのチェックを行い、(e)そのステップ(d)でのチェッ
クにより負のオーバーフローが存在すると判定された場
合に、前記ｎビット正符号付き２進数結果に値０を割り
当てる、という各ステップを含む、ハードウェア論理素
子により実施されるコンピュータ内の方法。
【０１１４】２９．前記ステップ(b)が、前記第１のｎ
ビット符号付き２進数オペランドの最上位ビットが０に
等しく、前記第２のｎビット符号付き２進数オペランド
の最上位ビットが０に等しく、前記ｎビット正符号付き
２進数結果の最上位ビットが１に等しい場合に正のオー
バーフローが存在すると判定することを含み、前記ステ
ップ(d)が、前記ｎビット正符号付き２進数結果の最上
位ビットが１に等しく、前記第１のｎビット符号付き２
進数オペランドの最上位ビットと前記第２のｎビット符
号付き２進数オペランドの最上位ビットとのどちらか１
つが１に等しい場合に負のオーバーフローが存在すると
判定し、前記第１のｎビット符号付き２進数オペランド
の最上位ビットと前記第２のｎビット符号付き２進数オ
ペランドの最上位ビットとが共に１に等しい場合に負の
オーバーフローが存在すると判定することを含む、前項
２８記載の方法。
【０１１５】
【発明の効果】本発明は上述のように構成したので、算
術演算の結果として生じる正および負のオーバーフロー
を効率的に取り扱うコンピュータシステムを提供するこ
とが可能となる。
【図面の簡単な説明】
【図１】従来の演算処理装置内の演算実行データパスを
示す簡略ブロック図である。
【図２】本発明の好適な実施例による演算処理装置内の
演算実行データパスを示す簡略ブロック図である。
【図３】本発明の好適な実施例による図２に示すプリシ
フタについてのオーバーフロー計算を行う論理を示す図
である。
【図４】本発明の好適な実施例による図２に示す算術論
理演算装置（ＡＬＵ）についてのオーバーフロー計算を
行う論理を示す図である。
【図５】本発明の好適な実施例による図２に示す飽和選
択論理ブロックを実施する論理を示す図である。
【図６】本発明の好適な実施例による図２に示すＡＬＵ
についての算術結果を表すのに用いられる飽和論理を示
す図である。
【図７】本発明の好適な代替実施例による図２に示すＡ
ＬＵの簡略ブロック図である。
【図８】本発明の好適な実施例による図２に示すＡＬＵ
内の２の補数加算器の実施例を示す図である。
【図９】本発明の好適な代替実施例による図２に示すＡ
ＬＵの代替的な簡略ブロック図である。
【図１０】本発明の好適な実施例によるプリシフタの簡
略ブロック図である。
【図１１】本発明の別の好適な実施例による図２に示す
ＡＬＵについてのオーバーフロー計算を行う論理を示す
図である。
【図１２】本発明の別の好適な実施例による図２に示す
飽和選択論理ブロックを実施する論理を示す図である。
【符号の説明】
26 ＡＬＵ 27 プリシフタ 28 補数演算回路 201 飽和論理 202 飽和選択ブロック 204,205 オーバーフロー信号 206 飽和選択信号 207 ＡＬＵ結果 208 オーバーフロー修正結果

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１のｎビット符号なし２進数オペランド
    と第２のｎビット符号付き２進数オペランドとについて
    第１の算術演算を行ってｎビット符号なし２進数結果を
    生成する第１の算術演算手段と、 その第１の算術演算手段に接続され、正のオーバーフロ
    ーが存在する場合に前記ｎビット符号なし２進数結果に
    値２n−１を割り当てる、第１の正オーバーフロー手段
    と、 前記第１の算術演算手段に接続され、負のオーバーフロ
    ーが存在する場合に前記ｎビット符号なし２進数結果に
    値０を割り当てる、第１の負オーバーフロー手段とを備
    えることを特徴とする、計算システム。
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